JP2008198675A - Laminate semiconductor integrated device - Google Patents
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Abstract
Description
本発明は、面内に複数のトランジスタが形成されたＩＩＩ族窒化物半導体層を積層した積層型半導体集積回路に関する。 The present invention relates to a stacked semiconductor integrated circuit in which a group III nitride semiconductor layer having a plurality of transistors formed in a plane is stacked.
１９６０年以来、ムーアの法則にしたがって半導体集積回路の集積度は４倍／３年のペースで増加し、それに伴って、ＣＰＵの演算能力及びメモリの記憶容量は飛躍的に向上してきた。半導体集積回路の集積度は、基本的には素子及び素子間配線のデザインルール（加工寸法）に依存している。例えば、現在の一般的なＣＰＵのデザインルールは６５〜９０ｎｍで、さらなる微細加工の検討が盛んに行われている。 Since 1960, the degree of integration of semiconductor integrated circuits has increased by a factor of 4/3 years according to Moore's Law, and along with this, the CPU's computing power and memory storage capacity have improved dramatically. The degree of integration of a semiconductor integrated circuit basically depends on the design rules (working dimensions) of elements and inter-element wiring. For example, the current general CPU design rule is 65 to 90 nm, and further studies on fine processing are being actively conducted.
しかしながら、近年、近い将来にこの集積度の増加は停滞するであろう、との指摘がなされている。その要因としては、微細加工された素子の特性バラツキ、及びリーク電流による発熱増加の問題がある。さらに、これ以上に本質的な要因として、デザインルールが１０ｎｍに近いいわゆる「ナノ領域」では、電子を粒子として取り扱うことができなくなり、従来の原理に基づく素子動作が困難になるという問題がある。 However, in recent years, it has been pointed out that this increase in the degree of accumulation will stagnate in the near future. As the factors, there are a problem of variation in characteristics of microfabricated elements and an increase in heat generation due to leakage current. Further, as a more essential factor, in the so-called “nano region” whose design rule is close to 10 nm, there is a problem that it becomes impossible to handle electrons as particles and the device operation based on the conventional principle becomes difficult.
このため、デザインルールの微細化という従来の手法の延長線上において、数ｍｍ角程度の現実的なチップサイズに集積可能な素子数は、ＭＯＳＦＥＴ換算でせいぜい１０Ｇ個である。 For this reason, the number of elements that can be integrated on a practical chip size of about several square mm on the extension of the conventional method of miniaturizing the design rule is at most 10 G in terms of MOSFET.
上記限界を解決するために、ウェハー面内の集積度ではなく、ウェハーの厚さ方向の集積度を向上させる種々の手法が検討されている。
そのひとつとして、面内に素子が形成された複数のＳｉウェハーを重ね合わせ、これらを相互に接続し、１チップ化するという手法がある（例えば、特許文献１参照）。しかしながら、この手法では、現実的なチップ厚を保ちつつ重ね合わせ可能なＳｉウェハーはせいぜい１０枚であり、大幅な集積度の改善は困難であった。
この他、１枚のＳｉウェハー上への、素子形成された複数の半導体層（Ｓｉ層）の積層が検討されている。しかしながら、この手法では、Ｓｉ層表面のＳｉＯ２膜上に良質な単結晶Ｓｉ層を積層するのが非常に困難であり、電気的特性に優れた素子の形成は困難であった。
In order to solve the above-mentioned limitation, various methods for improving the integration degree in the thickness direction of the wafer instead of the integration degree in the wafer plane have been studied.
As one of the methods, there is a method in which a plurality of Si wafers having elements formed in the plane are overlapped and connected to each other to form one chip (for example, see Patent Document 1). However, with this method, there are no more than 10 Si wafers that can be stacked while maintaining a realistic chip thickness, and it has been difficult to significantly improve the degree of integration.
In addition, the stacking of a plurality of semiconductor layers (Si layers) in which elements are formed on a single Si wafer has been studied. However, with this method, it is very difficult to stack a high-quality single crystal Si layer on the SiO 2 film on the surface of the Si layer, and it is difficult to form an element with excellent electrical characteristics.
以上のように、現在のところ、Ｓｉ系の半導体集積装置において、ウェハー厚さ方向の素子集積度を向上させる有効な手段は発見されていない。
したがって、本発明は、素子形成された複数の半導体層を積層し、集積可能な素子数を飛躍的に高めることができる積層型半導体集積装置を提供することを課題とする。 Therefore, an object of the present invention is to provide a stacked semiconductor integrated device in which a plurality of semiconductor layers in which elements are formed can be stacked and the number of elements that can be integrated can be dramatically increased.
上記課題を解決するために、本発明者は、ＩＩＩ族窒化物半導体であれば、素子形成された複数の半導体層を結晶性良く積層できることを見出し、本発明を完成させた。 In order to solve the above-mentioned problems, the present inventor has found that a plurality of semiconductor layers in which elements are formed can be stacked with good crystallinity in the case of a group III nitride semiconductor, and has completed the present invention.
そこで、本発明に係る積層型半導体集積装置は、複数のトランジスタが形成された、複数のＩＩＩ族窒化物半導体層を積層して形成される積層型半導体集積装置であって、ｉ）基板上に直接、または緩衝層を介して積層された第１のＧａＮ層と、ｉｉ）前記第１のＧａＮ層の表面近傍に形成された複数のトランジスタと、ｉｉｉ）前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、ｉｖ）前記酸化膜または窒化膜を含む前記第１のＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、ｖ）前記ＡｌＧａＮ層上に形成された第２のＧａＮ層と、ｖｉ）前記第２のＧａＮ層の表面近傍に形成された複数のトランジスタと、を少なくとも備え、集積すべきトランジスタの数量に応じて、前記第２のＧａＮ層上に、ＡｌＧａＮ層及び、複数のトランジスタが形成されたＧａＮ層を繰り返し積層したことを特徴とする。 Therefore, a stacked semiconductor integrated device according to the present invention is a stacked semiconductor integrated device formed by stacking a plurality of group III nitride semiconductor layers in which a plurality of transistors are formed, and i) on a substrate. A first GaN layer stacked directly or via a buffer layer, ii) a plurality of transistors formed near the surface of the first GaN layer, and iii) an oxidation covering the surface and side surfaces of the transistor A film or nitride film, iv) an AlGaN layer laminated by ELO on the first GaN layer including the oxide film or nitride film, and v) a second GaN layer formed on the AlGaN layer Vi) a plurality of transistors formed in the vicinity of the surface of the second GaN layer, and an AlGaN layer on the second GaN layer according to the number of transistors to be integrated. And, characterized by being repeatedly stacked GaN layer in which a plurality of transistors are formed.
好ましくは、本発明に係る積層型半導体集積装置における前記トランジスタは、ＭＩＳＦＥＴ及び／またはＨＥＭＴである。 Preferably, the transistor in the stacked semiconductor integrated device according to the present invention is a MISFET and / or a HEMT.
さらに好ましくは、本発明に係る積層型半導体集積装置において、複数のトランジスタの電極を相互に接続する面内配線は、複数回に分けて積層される前記ＡｌＧａＮ層の間に形成される。 More preferably, in the stacked semiconductor integrated device according to the present invention, the in-plane wiring that interconnects the electrodes of the plurality of transistors is formed between the AlGaN layers stacked in a plurality of times.
また、本発明に係る積層型半導体集積装置において、前記第１のＧａＮ層、第２のＧａＮ層、及び必要に応じてその上方に繰り返し積層されたＧａＮ層に形成されたトランジスタの電極は、接続すべきトランジスタが形成された２つのＧａＮ層の間に位置するＧａＮ層及びＡｌＧａＮ層を貫通する層間配線によって相互に接続される。 Further, in the stacked semiconductor integrated device according to the present invention, the first GaN layer, the second GaN layer, and the electrode of the transistor formed on the GaN layer repeatedly stacked above the first GaN layer, if necessary, are connected. The transistors to be connected are connected to each other by an interlayer wiring penetrating the GaN layer and the AlGaN layer located between the two GaN layers where the transistors to be formed are formed.
また、本発明に係る積層型半導体集積装置において、前記第１のＧａＮ層、第２のＧａＮ層、及び必要に応じてその上方に繰り返し積層されたＧａＮ層に形成されたトランジスタの電極は、当該積層型半導体集積装置の端面に設けられた層間配線によって相互に接続される。 Further, in the stacked semiconductor integrated device according to the present invention, the electrode of the transistor formed on the first GaN layer, the second GaN layer, and a GaN layer repeatedly stacked above the first GaN layer, if necessary, They are connected to each other by an interlayer wiring provided on the end face of the stacked semiconductor integrated device.
本発明によれば、チップ厚を大きく増加させることなく、面内に素子形成された複数の半導体層を積層することができ、しかも各層に形成された素子同士の配線が容易で、集積可能な半導体素子数を飛躍的に高めることができる積層型半導体集積装置を提供することができる。 According to the present invention, it is possible to stack a plurality of semiconductor layers in which elements are formed in a plane without greatly increasing the chip thickness, and the wiring between elements formed in each layer can be easily and integrated. A stacked semiconductor integrated device capable of dramatically increasing the number of semiconductor elements can be provided.
本発明の好ましい実施例を説明するにあたり、まず、図１及び図２を参照して、本発明で使用されるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とＨＥＭＴ（High Electron Mobility Transistor）の構造、及び基本特性につき説明する。 In describing a preferred embodiment of the present invention, first, referring to FIG. 1 and FIG. 2, the structure of MISFET (Metal-Insulator-Semiconductor Field Effect Transistor) and HEMT (High Electron Mobility Transistor) used in the present invention. The basic characteristics will be described.
図１（ａ）は、ＩＩＩ族窒化物半導体を用いたＭＩＳＦＥＴの断面図である。ＭＩＳＦＥＴ１０は、基板上に直接または適当な緩衝層を介して積層される絶縁性のｉ−ＧａＮ層１１と、この層上に積層される絶縁性のｉ−ＡｌＮ層１６と、ソース電極１３及びドレイン電極１５を形成すべき領域のｉ−ＡｌＮ層１６をエッチングにより取り除いた後に、当該領域のｉ−ＧａＮ層１１に適当なイオンを注入して形成されるｎ＋拡散領域１２と、当該領域上に蒸着されるＡｌ／Ｔｉからなるソース電極１３及びドレイン電極１５と、ｉ−ＡｌＮ層１６上に蒸着されるＡｕ／Ｎｉからなるゲート電極１４と、からなる。
なお、上記電極材料は一例であり、適当な他の電極材料を使用してもよい。
FIG. 1A is a cross-sectional view of a MISFET using a group III nitride semiconductor. The MISFET 10 includes an insulating i-GaN layer 11 stacked directly on a substrate or via an appropriate buffer layer, an insulating i-AlN layer 16 stacked on this layer, a source electrode 13 and a drain. After removing the i-AlN layer 16 in the region in which the electrode 15 is to be formed by etching, an n + diffusion region 12 formed by implanting appropriate ions into the i-GaN layer 11 in the region, and on the region The source electrode 13 and the drain electrode 15 made of Al / Ti are deposited, and the gate electrode 14 made of Au / Ni is deposited on the i-AlN layer 16.
In addition, the said electrode material is an example and you may use another suitable electrode material.
ＭＩＳＦＥＴ１０の各電極を図１（ａ）に示されるように接続し、ゲート−ソース間電圧Ｖｇｓをパラメータとして、ドレイン−ソース間電圧Ｖｄｓを変化させた際のドレイン電流Ｉｄｓは図１（ｂ）のようになる。ゲート−ソース間に正電圧を印加し、ドレイン−ソース間電圧Ｖｄｓを上げて行くとドレイン電流Ｉｄｓは増加し、一定の電流値で飽和する。一方、ゲート−ソース間電圧が０［Ｖ］の場合、ドレイン−ソース間電圧Ｖｄｓを変化させてもドレイン電流Ｉｄｓは流れない。 The drain current Ids when the respective electrodes of the MISFET 10 are connected as shown in FIG. 1A and the drain-source voltage Vds is changed using the gate-source voltage Vgs as a parameter is shown in FIG. It becomes like this. When a positive voltage is applied between the gate and the source and the drain-source voltage Vds is increased, the drain current Ids increases and becomes saturated at a constant current value. On the other hand, when the gate-source voltage is 0 [V], the drain current Ids does not flow even if the drain-source voltage Vds is changed.
上記特性を利用して、ＭＩＳＦＥＴ１０は、例えば、ドレイン−ソース間電圧ＶｄｓをＶ１一定とし、ゲート−ソース間電圧Ｖｇｓを切り替えることによって、ドレイン電流Ｉｄｓの多寡を制御することができる。なお、ＭＩＳＦＥＴ１０ように、ゲート−ソース間電圧Ｖｇｓに正電圧を印加しない限りドレイン電流Ｉｄｓが流れないような特性を「ノーマリー・オフ」と呼ぶ。 Using the above characteristics, for example, the MISFET 10 can control the amount of the drain current Ids by switching the gate-source voltage Vgs while keeping the drain-source voltage Vds constant at V1. Note that the characteristic that the drain current Ids does not flow unless a positive voltage is applied to the gate-source voltage Vgs as in the MISFET 10 is referred to as “normally off”.
次に、図２を参照してＨＥＭＴの構造、及び基本特性について説明する。
図２（ａ）は、ＩＩＩ族窒化物半導体を用いたＨＥＭＴの断面図である。ＨＥＭＴ２０は、基板上に直接または適当な緩衝層を介して積層される絶縁性のｉ−ＧａＮ層２１と、この層上に積層されるｎ型のＡｌｘＧａ１−ｘＮ層２２（０．２≦ｘ≦１）と、ソース電極２３及びドレイン電極２５を形成すべき領域のＡｌｘＧａ１−ｘＮ層２２をエッチングにより掘り下げた後に、当該掘り下げた領域に蒸着されるＡｌ／Ｔｉからなるソース電極２３及びドレイン電極２５と、残ったＡｌｘＧａ１−ｘＮ層２２上に蒸着されるＡｕ／Ｎｉからなるゲート電極２４と、からなる。
なお、上記電極材料は一例であり、適当な他の電極材料を使用してもよい。
Next, the structure and basic characteristics of the HEMT will be described with reference to FIG.
FIG. 2A is a cross-sectional view of a HEMT using a group III nitride semiconductor. The HEMT 20 includes an insulating i-GaN layer 21 stacked directly on a substrate or via an appropriate buffer layer, and an n-type Al x Ga 1-x N layer 22 (0. 2 ≦ x ≦ 1), and after the Al x Ga 1-x N layer 22 in the region where the source electrode 23 and the drain electrode 25 are to be formed is dug down by etching, it is made of Al / Ti deposited on the dug down region. The source electrode 23 and the drain electrode 25, and the gate electrode 24 made of Au / Ni deposited on the remaining Al x Ga 1-x N layer 22.
In addition, the said electrode material is an example and you may use another suitable electrode material.
ＨＥＭＴ２０の各電極を図２（ａ）に示されるように接続し、ゲート−ソース間電圧Ｖｇｓをパラメータとして、ドレイン−ソース間電圧Ｖｄｓを変化させた際のドレイン電流Ｉｄｓは図２（ｂ）のようになる。図２（ｂ）に示されるようにＨＥＭＴ２０は、ゲート−ソース間電圧Ｖｇｓ＝０［Ｖ］においてドレイン電流Ｉｄｓが流れる「ノーマリー・オン」特性を有する。ドレイン−ソース間電圧Ｖｄｓを上げるにつれてドレイン電流Ｉｄｓが増加し、一定の電流値で飽和する特性はＭＩＳＦＥＴ１０と同様である。 The drain current Ids when the electrodes of the HEMT 20 are connected as shown in FIG. 2A and the drain-source voltage Vds is changed using the gate-source voltage Vgs as a parameter is shown in FIG. 2B. It becomes like this. As shown in FIG. 2B, the HEMT 20 has a “normally on” characteristic in which the drain current Ids flows at a gate-source voltage Vgs = 0 [V]. The drain current Ids increases as the drain-source voltage Vds increases, and the characteristic of saturation at a constant current value is the same as that of the MISFET 10.
上記特性を利用して、ＨＥＭＴ２０は、例えば、ドレイン−ソース間電圧ＶｄｓをＶ２一定とし、ゲート−ソース間電圧Ｖｇｓの極性（正電圧／負電圧）を切り替えることによって、ドレイン電流Ｉｄｓの多寡を制御することができる。 By utilizing the above characteristics, HEMT20, for example, the drain - source voltage Vds and V 2 constant, the gate - by switching the polarity of the source voltage Vgs (positive / Negative), the amount of drain current Ids Can be controlled.
続いて、上記したＭＩＳＦＥＴ１０及びＨＥＭＴ２０を面内方向及びウェハー厚さ方向に集積した本発明に係る積層型半導体集積装置の実施例につき、図３〜図６を参照して説明する。実施例１は層間配線を行わない本発明の最も基本的な形態、実施例２は実施例１に層間配線を追加した形態である。なお、本発明の理解を容易にするために各例における素子は全てＭＩＳＦＥＴとしたが、一部または全部の素子をＨＥＭＴに変更してもよい。 Subsequently, an embodiment of the stacked semiconductor integrated device according to the present invention in which the above-described MISFET 10 and HEMT 20 are integrated in the in-plane direction and the wafer thickness direction will be described with reference to FIGS. Example 1 is the most basic form of the present invention in which interlayer wiring is not performed, and Example 2 is a form in which interlayer wiring is added to Example 1. In order to facilitate understanding of the present invention, all elements in each example are MISFETs, but some or all of the elements may be changed to HEMTs.
図３は、実施例１に係る積層型半導体集積装置の製造工程を示す断面図であって、このうち、図３（ａ）は、第１のｉ−ＧａＮ層の表面近傍に２個のトランジスタＴｒ１、Ｔｒ２が形成された状態である。トランジスタＴｒ１、Ｔｒ２は、いずれもＭＩＳＦＥＴである。積層型半導体集積装置の製造工程では、まず、第１のｉ−ＧａＮ層が、基板上に直接または適当な緩衝層を介して積層される。そして、このｉ−ＧａＮ層にｉ−ＡｌＮ層、ｎ＋拡散領域、各電極が順次形成され、その後、各素子の表面及び側面を覆うＳｉＯ２膜がＣＶＤ（化学気相成長法：Chemical Vapor Deposition）によって形成される。 FIG. 3 is a cross-sectional view illustrating the manufacturing process of the stacked semiconductor integrated device according to the first embodiment. FIG. 3A illustrates two transistors near the surface of the first i-GaN layer. In this state, Tr 1 and Tr 2 are formed. The transistors Tr 1 and Tr 2 are both MISFETs. In the manufacturing process of the stacked semiconductor integrated device, first, the first i-GaN layer is stacked on the substrate directly or via an appropriate buffer layer. Then, an i-AlN layer, an n + diffusion region, and each electrode are sequentially formed on the i-GaN layer, and then an SiO 2 film covering the surface and side surfaces of each element is formed by CVD (Chemical Vapor Deposition: Chemical Vapor Deposition). ).
図３（ｂ）は、第１のｉ−ＧａＮ層上に第１のｉ−ＡｌＧａＮ層を積層するとともに、トランジスタＴｒ１とＴｒ２を面内配線２、３で接続した状態である。本例では、トランジスタＴｒ１のドレインＤ１とトランジスタＴｒ２のドレインＤ２が面内配線２で相互に接続され、トランジスタＴｒ１のゲートＧ１とトランジスタＴｒ２のゲートＧ２が面内配線３で相互に接続される。 FIG. 3B shows a state in which the first i-AlGaN layer is stacked on the first i-GaN layer and the transistors Tr 1 and Tr 2 are connected by the in-plane wirings 2 and 3. In this embodiment, the drain D 1 and the drain D 2 of the transistor Tr 2 of the transistor Tr 1 is connected to each other in-plane wiring 2, transistor Tr 1 gate G 1 and the gate G 2 is plane wiring 3 of the transistor Tr 2 Connected to each other.
第１のｉ−ＡｌＧａＮ層は、ＭＯＣＶＤ（有機金属気相成長法：Metal-Organic Chemical Vapor Deposition）等の結晶成長方法によって積層される。ここで、ｉ−ＡｌＧａＮは、ｉ−ＧａＮ層上においてのみ成長し、ＳｉＯ２膜上では成長しないという特性を有する。したがって、第１のｉ−ＡｌＧａＮ層の成長は、ＳｉＯ２膜に覆われていないところから始まり、次第に面内方向に拡がるように進行する。このような結晶成長をＥＬＯ（Epitaxial Lateral Over-growth）と呼ぶ。一般的によく知られているように、ＥＬＯによれば、基板の結晶欠陥を受け継がない良質の結晶を得ることができる。
なお、ＳｉＯ２膜を他の酸化膜、または窒化物に置き換えても、同様の効果を得ることができる。
The first i-AlGaN layer is stacked by a crystal growth method such as MOCVD (Metal-Organic Chemical Vapor Deposition). Here, i-AlGaN has a characteristic that it grows only on the i-GaN layer and does not grow on the SiO 2 film. Therefore, the growth of the first i-AlGaN layer starts from the point where it is not covered with the SiO 2 film and proceeds so as to gradually expand in the in-plane direction. Such crystal growth is called ELO (Epitaxial Lateral Over-growth). As is generally well known, according to ELO, a high-quality crystal that does not inherit crystal defects of the substrate can be obtained.
The same effect can be obtained even if the SiO 2 film is replaced with another oxide film or nitride.
図３（ｂ）に示されるように、本例において、第１のｉ−ＡｌＧａＮ層は２回に分けて積層される。具体的には、まず、第１のｉ−ＧａＮ層上に、第１のｉ−ＡｌＧａＮ層の下側がＥＬＯによって積層され、その上にドレインＤ１とドレインＤ２を接続する面内配線２が形成され、さらにこの面内配線２上にＳｉＯ２膜が形成される。続いて、これらの上に、第１のｉ−ＡｌＧａＮ層の上側がＥＬＯによって積層され、ゲートＧ１とゲートＧ２を接続する面内配線３及び当該配線上のＳｉＯ２膜が形成される。 As shown in FIG. 3B, in this example, the first i-AlGaN layer is laminated in two steps. More specifically, first, the first i-GaN layer, the lower side of the first i-AlGaN layer are laminated by ELO, the plane wiring 2 connecting the drain D 1 and the drain D 2 thereon Further, an SiO 2 film is formed on the in-plane wiring 2. Subsequently, on these, the upper first i-AlGaN layer are laminated by ELO, SiO 2 film on the surface in lines 3 and the wiring for connecting the gate G 1 and the gate G 2 is formed.
なお、図３（ｂ）のＡ部は図４に示す斜視図のようになっている。ドレイン電極Ｄ２の表面には、これと面内配線２（図３（ｂ）参照）とを接続するポスト２’が形成されている。したがって、素子表面及び側面に形成されるＳｉＯ２膜は、上記接続部を除いた部分に形成される。 In addition, the A part of FIG.3 (b) has become like the perspective view shown in FIG. On the surface of the drain electrode D 2, this and the in-plane wiring 2 (see FIG. 3 (b)) post 2 connecting the 'are formed. Therefore, the SiO 2 film formed on the element surface and side surfaces is formed on the portion excluding the connection portion.
このように、本発明に係るｉ−ＡｌＧａＮ層は、面内配線を行いたい層数に応じて複数回に分けて積層され、しかも、その度にＥＬＯによる結晶成長が行われる。したがって、本発明に係るｉ−ＡｌＧａＮ層は、当該層上に形成されるｉ−ＧａＮ層にとって、結晶性に優れた良質な基板となる。 As described above, the i-AlGaN layer according to the present invention is laminated in a plurality of times according to the number of layers for which in-plane wiring is desired, and crystal growth by ELO is performed each time. Therefore, the i-AlGaN layer according to the present invention is a high-quality substrate having excellent crystallinity for the i-GaN layer formed on the layer.
図３（ｃ）は、第１のｉ−ＡｌＧａＮ層上に第２のｉ−ＧａＮ層が積層され、その表面近傍に２個のトランジスタＴｒ３、Ｔｒ４が形成された状態である。本例に係る積層型半導体集積装置１において、トランジスタＴｒ３、Ｔｒ４は、いずれもトランジスタＴｒ１、Ｔｒ２と同じＭＩＳＦＥＴである。第２のｉ−ＧａＮ層に形成された素子間の面内配線は、複数回に分けて積層される第２のｉ−ＡｌＧａＮ層（図示なし）間に形成される。そして、第２のｉ−ＡｌＧａＮ層上には、必要に応じて、第３のｉ−ＧａＮ層、第３のｉ−ＡｌＧａＮ層・・・が順次積層される。 FIG. 3C shows a state in which the second i-GaN layer is stacked on the first i-AlGaN layer, and two transistors Tr 3 and Tr 4 are formed in the vicinity of the surface. In the stacked semiconductor integrated device 1 according to this example, the transistors Tr 3 and Tr 4 are both MISFETs that are the same as the transistors Tr 1 and Tr 2 . The in-plane wiring between the elements formed in the second i-GaN layer is formed between second i-AlGaN layers (not shown) stacked in multiple times. Then, a third i-GaN layer, a third i-AlGaN layer,... Are sequentially stacked on the second i-AlGaN layer as necessary.
以上のように、本例では、集積したい素子数に応じて、面内に素子形成された複数のｉ−ＧａＮ層を積層することができ、面内方向だけでなく、ウェハー厚さ方向の素子集積度を上げることができる。また、素子形成されるｉ−ＧａＮ層間のｉ−ＡｌＧａＮ層がＥＬＯによって積層されるため、結晶性に優れたｉ−ＧａＮ層に素子形成することができる。しかも、ｉ−ＧａＮ層の厚さは約１００ｎｍ、ｉ−ＡｌＧａＮ層の厚さは約１０ｎｍなので、これらを繰り返し積層してもチップ厚にはほとんど影響を与えない。 As described above, in this example, a plurality of i-GaN layers formed in the plane can be stacked according to the number of elements to be integrated, and not only in the in-plane direction but also in the wafer thickness direction. The degree of integration can be increased. Further, since the i-AlGaN layer between the i-GaN layers on which the elements are formed is laminated by ELO, the elements can be formed on the i-GaN layer having excellent crystallinity. Moreover, since the i-GaN layer has a thickness of about 100 nm and the i-AlGaN layer has a thickness of about 10 nm, even if these layers are repeatedly stacked, the chip thickness is hardly affected.
実施例２として、実施例１に係る積層型半導体集積装置において、異なるｉ−ＧａＮ層に形成された素子同士を相互に接続する一態様につき説明する。 As Example 2, an aspect in which elements formed in different i-GaN layers are connected to each other in the stacked semiconductor integrated device according to Example 1 will be described.
図５は、実施例２に係る積層型半導体集積装置の一例を示す部分断面図である。この積層型半導体集積装置１’は、実施例１と同様の第１のｉ−ＧａＮ層、及び第１のｉ−ＡｌＧａＮ層を備える。これらの層には、実施例１と同様に、トランジスタＴｒ１、Ｔｒ２、及びこれらを相互に接続する面内配線２、３が形成されている。 FIG. 5 is a partial cross-sectional view illustrating an example of a stacked semiconductor integrated device according to the second embodiment. The stacked semiconductor integrated device 1 ′ includes a first i-GaN layer and a first i-AlGaN layer similar to those in the first embodiment. In these layers, as in the first embodiment, transistors Tr 1 and Tr 2 and in-plane wirings 2 and 3 for connecting them to each other are formed.
本例では、第１のｉ−ＡｌＧａＮ層の上に、第２のｉ−ＧａＮ層、第２のｉ−ＡｌＧａＮ層、第３のｉ−ＧａＮ層・・・第ｎのｉ−ＧａＮ層、第ｎのｉ−ＡｌＧａＮ層が順次積層される。第ｎのｉ−ＧａＮ層には、トランジスタＴｒｎが形成され、このドレインＤｎと、ドレインＤ１及びＤ２が層間配線６を介して相互に接続される。 In this example, on the first i-AlGaN layer, the second i-GaN layer, the second i-AlGaN layer, the third i-GaN layer, the n-th i-GaN layer, the first n i-AlGaN layers are sequentially stacked. A transistor Tr n is formed in the n -th i-GaN layer, and the drain D n and the drains D 1 and D 2 are connected to each other through the interlayer wiring 6.
図５に示されるように、実施例２に係る層間配線６は、接続すべき素子が形成されているｉ−ＧａＮ層の間に位置している各層を貫通して形成される。この形成には、例えば、実施例１の第１のｉ−ＡｌＧａＮ層におけるトランジスタＴｒ１とＴｒ２の接続と同様の配線形成技術が適用でき、製造工程の複雑化、及び高コスト化を防ぎつつ、異なる層に形成された素子同士を容易に接続することができる。 As shown in FIG. 5, the interlayer wiring 6 according to the second embodiment is formed so as to penetrate through each layer located between the i-GaN layers where the elements to be connected are formed. The formation, for example, the same wiring formation technique and a connection of the transistor Tr 1 and Tr 2 of the first i-AlGaN layer in Example 1 can be applied, the complexity of the manufacturing process, and while preventing increase in cost The elements formed in different layers can be easily connected to each other.
以上、本発明の好ましい実施例について説明したが、本発明は上記構成に限定されるものではなく、当業者であれば、種々の変形例を想到できることは自明である。 Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above-described configuration, and it is obvious that those skilled in the art can conceive various modifications.
例えば、図６は、実施例２とは異なる態様で層間配線を行った積層型半導体集積装置の一例を示すチップ端面８付近の部分断面図である。この積層型半導体集積装置１”は、実施例１と同様に第１のｉ−ＧａＮ層、及び第１のｉ−ＡｌＧａＮ層を備える。本例では、第１のｉ−ＧａＮ層のチップ端面８近傍にトランジスタＴｒ１が形成され、そのドレインＤ１からチップ端面８まで伸びた面内配線４が形成される。 For example, FIG. 6 is a partial cross-sectional view in the vicinity of the chip end surface 8 showing an example of a stacked semiconductor integrated device in which interlayer wiring is performed in a manner different from that of the second embodiment. This stacked semiconductor integrated device 1 ″ includes a first i-GaN layer and a first i-AlGaN layer as in Example 1. In this example, the chip end face 8 of the first i-GaN layer is provided. A transistor Tr 1 is formed in the vicinity, and an in-plane wiring 4 extending from the drain D 1 to the chip end face 8 is formed.
図６に示す積層型半導体集積装置１”では、さらに、第１のｉ−ＡｌＧａＮ層の上に、第２のｉ−ＧａＮ層、第２のｉ−ＡｌＧａＮ層、第３のｉ−ＧａＮ層・・・第ｎのｉ−ＧａＮ層、第ｎのｉ−ＡｌＧａＮ層が順次積層される。第ｎのｉ−ＧａＮ層の表面近傍には、トランジスタＴｒｎが形成され、そのドレインＤｎからチップ端面８まで伸びた面内配線５が形成される。そして、面内配線５、及びチップ端面８上に形成された層間配線７を介して、ドレインＤｎとドレインＤ１が相互に接続される。 In the stacked semiconductor integrated device 1 ″ shown in FIG. 6, the second i-GaN layer, the second i-AlGaN layer, the third i-GaN layer, and the like are further formed on the first i-AlGaN layer. · · i-GaN layer of the n, i-AlGaN layer of the n are sequentially laminated. in the vicinity of the surface of the i-GaN layer of the n, transistor Tr n is formed, the chip end surface from the drain D n The in-plane wiring 5 extending to 8 is formed, and the drain D n and the drain D 1 are connected to each other via the in-plane wiring 5 and the interlayer wiring 7 formed on the chip end surface 8.
本例に係る層間配線７は、一旦全てのウェハー製造工程を終了し、ダイシング、または劈開によってウェハーを個々のチップに分割した後に形成される。本例によれば、実施例２のようなチップ内の各相を貫く層間配線（例えば、図５に示す層間配線６）が不要となるか、またはその配線本数を削減することができるので、各ｉ−ＧａＮ層に形成される素子の面内集積度を高められるとともに、素子配置の自由度を高くすることができる。 The interlayer wiring 7 according to this example is formed after all the wafer manufacturing steps are once completed and the wafer is divided into individual chips by dicing or cleaving. According to this example, the interlayer wiring (for example, the interlayer wiring 6 shown in FIG. 5) penetrating each phase in the chip as in the second embodiment is unnecessary, or the number of wirings can be reduced. The degree of in-plane integration of elements formed in each i-GaN layer can be increased and the degree of freedom in element arrangement can be increased.
また、各例におけるｉ−ＧａＮ層、ｉ−ＡｌＮ層の表記“ｉ”は絶縁性であることを示しているが、これは意図的に不純物を添加していないことを意味するものであって、多少の導電性を有していてもｉ−ＧａＮ層またはｉ−ＡｌＮ層に含まれる。 Further, the notation “i” of the i-GaN layer and i-AlN layer in each example indicates that it is insulative, but this means that no impurity is intentionally added. Even if it has some conductivity, it is included in the i-GaN layer or i-AlN layer.
１ 積層型半導体集積装置
１’ 積層型半導体集積装置
１” 積層型半導体集積装置
２〜５ 面内配線
２’ ポスト
６、７ 層間配線
８ チップ端面
１０ ＭＩＳＦＥＴ
１１ ｉ−ＧａＮ層
１２ ｎ＋拡散領域
１３ ソース電極
１４ ゲート電極
１５ ドレイン電極
１６ ｉ−ＡｌＮ層
２０ ＨＥＭＴ
２１ ｉ−ＧａＮ層
２２ ｎ＋−ＡｌｘＧａ１−ｘＮ層
２３ ソース電極
２４ ゲート電極
２５ ドレイン電極
DESCRIPTION OF SYMBOLS 1 Multilayer type semiconductor integrated device 1 'Multilayer type semiconductor integrated device 1 "Multilayer type semiconductor integrated device 2-5 In-plane wiring 2' Post 6, 7 Interlayer wiring 8 Chip end surface 10 MISFET
11 i-GaN layer 12 n + diffusion region 13 source electrode 14 gate electrode 15 drain electrode 16 i-AlN layer 20 HEMT
21 i-GaN layer 22 n + -Al x Ga 1-x N layer 23 Source electrode 24 Gate electrode 25 Drain electrode
Claims (5)
ｉ）基板上に直接、または緩衝層を介して積層された第１のＧａＮ層と、
ｉｉ）前記第１のＧａＮ層の表面近傍に形成された複数のトランジスタと、
ｉｉｉ）前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、
ｉｖ）前記酸化膜または窒化膜を含む前記第１のＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、
ｖ）前記ＡｌＧａＮ層上に形成された第２のＧａＮ層と、
ｖｉ）前記第２のＧａＮ層の表面近傍に形成された複数のトランジスタと、
を少なくとも備え、集積すべきトランジスタの数量に応じて、前記第２のＧａＮ層上に、ＡｌＧａＮ層及び、複数のトランジスタが形成されたＧａＮ層を繰り返し積層したことを特徴とする積層型半導体集積装置。 A stacked semiconductor integrated device formed by stacking a plurality of group III nitride semiconductor layers in which a plurality of transistors are formed,
i) a first GaN layer stacked directly on the substrate or via a buffer layer;
ii) a plurality of transistors formed in the vicinity of the surface of the first GaN layer;
iii) an oxide film or a nitride film covering the surface and side surfaces of the transistor;
iv) an AlGaN layer stacked by ELO on the first GaN layer including the oxide film or the nitride film;
v) a second GaN layer formed on the AlGaN layer;
vi) a plurality of transistors formed near the surface of the second GaN layer;
A stacked semiconductor integrated device, wherein an AlGaN layer and a GaN layer formed with a plurality of transistors are repeatedly stacked on the second GaN layer according to the number of transistors to be integrated .
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