JP2008191681A - Method for driving plasma display panel - Google Patents
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Abstract
Description
近年各種ディスプレイ装置においては、表示すべき情報や設置条件の多用化、大画面化及び高精細化が著しい。従ってこれらに用いられるプラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ），ＣＲＴ，ＬＣＤ，ＥＬ，蛍光表示管，発光ダイオード等の表示装置においては、これらの傾向に対応すべく、表示品質の向上が求められている。 In recent years, in various display devices, the information to be displayed and the installation conditions have been diversified, the screen has been enlarged and the definition has been increased. Therefore, in display devices such as plasma display panels (PDP), CRTs, LCDs, ELs, fluorescent display tubes, and light emitting diodes used for these, improvement in display quality is required to cope with these trends. ing.
上記の表示装置の内、ＰＤＰは、ちらつきが無い、大画面化が容易である，高輝度長寿命等の優れた特長を有することから、最近盛んに開発が行われている。ＰＤＰには、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型がある。 Among the above display devices, the PDP has been actively developed recently because it has excellent features such as no flickering, easy screen enlargement, high brightness and long life. The PDP includes a two-electrode type that performs selective discharge (address discharge) and sustain discharge with two electrodes, and a three-electrode type that performs address discharge using a third electrode.
階調表示を行うカラーＰＤＰでは、放電により発生する紫外線によって放電セル内に形成した蛍光体を励起しているが、この蛍光体は、放電により同時に発生する正電荷であるイオンの衝撃に弱いという欠点がある。上記の２電極型では、蛍光体がイオンに直接当たるような構成になっているため、蛍光体の寿命低下を招く恐れがある。 In a color PDP that performs gradation display, a phosphor formed in a discharge cell is excited by ultraviolet rays generated by discharge, but this phosphor is vulnerable to the impact of ions, which are positive charges generated simultaneously by discharge. There are drawbacks. The two-electrode type described above has a configuration in which the phosphor directly hits ions, which may cause a reduction in the lifetime of the phosphor.
この問題を回避できるカラーＰＤＰとして、面放電を利用した３電極構造が一般に知られている。さらに、この３電極型においても、第３の電極を維持放電を行う第１と第２の電極が配置されている基板に形成する場合と、対向するもう一つの基板に配置する場合がある。また同一基板に前記の３種の電極を形成する場合でも、維持放電を行う２本の電極の上に第３の電極を配置する場合と、その下に第３の電極を配置する場合がある。 As a color PDP capable of avoiding this problem, a three-electrode structure using surface discharge is generally known. Further, even in this three-electrode type, there are cases where the third electrode is formed on the substrate on which the first and second electrodes for sustaining discharge are disposed, and on the other substrate facing each other. Even when the above three types of electrodes are formed on the same substrate, there are cases where the third electrode is disposed on the two electrodes that perform the sustain discharge and the third electrode is disposed below the third electrode. .
さらに、蛍光体から発せられた可視光をその蛍光体を透過して見る場合（透過型）と、蛍光体からの反射を見る場合（反射型）がある。また放電を行うセルは、障壁（リブ、又はバリアとも言う）によって、隣接セルとの空間的な結合が断ち切られている。この障壁は、放電セルを取り囲むように４方に設けて完全に密封する場合と、一方向のみに設けられて、他の方向は電極間のギャップ（距離）の適正化によって結合を断ち切る場合等がある。 Furthermore, there are a case where visible light emitted from a phosphor is viewed through the phosphor (transmission type) and a case where the reflection from the phosphor is viewed (reflection type). In addition, a cell to be discharged is disconnected from the adjacent cell by a barrier (also referred to as a rib or a barrier). This barrier is provided in four directions so as to surround the discharge cell and completely sealed, or provided in only one direction, and the other direction is used to break the coupling by optimizing the gap (distance) between the electrodes. There is.
本発明は、上記に記した各種方式のＰＤＰの駆動方法に関する。 The present invention relates to a method for driving the above-described various types of PDPs.
本明細書では、維持放電を行う電極の基板とは別な対向する基板に第３の電極を形成するパネルで、障壁が垂直方向（つまり、第１電極と第２電極に直交し、第３電極と平行）にのみ形成され、維持電極の一部が透明電極によって構成されている反射型の例をもとに説明する。 In this specification, a panel in which the third electrode is formed on an opposite substrate different from the substrate of the electrode that performs the sustain discharge, the barrier is in the vertical direction (that is, perpendicular to the first electrode and the second electrode, A description will be given based on a reflection type example in which a part of the sustain electrode is formed of a transparent electrode.
図１は、上記の３電極・面放電・ＡＣ型ＰＤＰの概略平面図である。また図２は、上記３電極・面放電・ＡＣ型ＰＤＰの垂直方向における概略断面図であり、同様に図３は、上記３電極・面放電・ＡＣ型ＰＤＰの水平方向における概略断面図である。この図２及び３は、一つの放電セルを示している。 FIG. 1 is a schematic plan view of the above-described three-electrode / surface discharge / AC type PDP. FIG. 2 is a schematic sectional view in the vertical direction of the three-electrode / surface discharge / AC type PDP. Similarly, FIG. 3 is a schematic sectional view in the horizontal direction of the three-electrode / surface discharge / AC type PDP. . 2 and 3 show one discharge cell.
ＰＤＰは、基本的に２枚のガラス基板によって構成されている。前面ガラス基板１８には平行する維持電極１９であるＸ電極１３，Ｙ電極１４を備えており、これらの電極は透明電極１９ａとバス電極１９ｂによって構成されている。透明電極１９ａは蛍光体１７からの反射光を透過させる役割があるため、ＩＴＯ（酸化インジュームを主成分とする透明の導体膜）等によって形成される。また、バス電極１９ｂは、電極抵抗による電圧ドロップを防ぐため、低抵抗で形成する必要があり、ＣｒやＣｕによって形成される。
A PDP is basically composed of two glass substrates. The front glass substrate 18 includes
さらにそれらを、誘電体層（ガラス）２０で被覆し、放電面には保護膜としてＭｇＯ（酸化マグネシューム）膜２１を形成する。また、前面ガラス基板１８と向かい合う背面ガラス基板１６には、アドレス電極１５を維持電極１９と直交する形で形成する。またアドレス電極１５間には、障壁１１を形成し、その障壁１１の間には、アドレス電極１５を覆う形で赤，緑，青の発光特性を持つ蛍光体１７を形成する。障壁１１の尾根と、ＭｇＯ２１面が密着する形で２枚のガラス基板が組み立てられている。
Further, they are covered with a dielectric layer (glass) 20, and an MgO (magnesium oxide)
図４は従来技術を示す駆動波形図であり、前述の図１〜図３に示すＰＤＰを駆動する場合の方法を示すものである。ここでは、いわゆる従来の「アドレス／維持放電期間分離型（ＡＤＳ）・書き込みアドレス方式」における１サブフィールド期間を示している。この例では、１サブフィールドは、リセット期間，アドレス期間，及び維持放電期間とに分離される。リセット期間においては、例えばまず全てのＹ電極が０Ｖレベルにされ、同時にＸ電極に電圧Ｖｓ＋Ｖｗ（約３３０Ｖ）からなる全面書き込みパルスが印加される。この結果、以前の表示状態に関わらず、全表示ラインの全セルで放電が行われる。このときのアドレス電極電位は、約１００Ｖ（Ｖａｗ）である。 FIG. 4 is a drive waveform diagram showing the prior art, and shows a method for driving the PDP shown in FIGS. Here, one subfield period in the so-called “address / sustain discharge period separated type (ADS) / write address system” is shown. In this example, one subfield is separated into a reset period, an address period, and a sustain discharge period. In the reset period, for example, all the Y electrodes are first set to 0 V level, and at the same time, a full-surface write pulse composed of a voltage Vs + Vw (about 330 V) is applied to the X electrodes. As a result, discharge is performed in all cells of all display lines regardless of the previous display state. The address electrode potential at this time is about 100 V (Vaw).
次にＸ電極とアドレス電極の電位が０Ｖとなり、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始される。この放電は、電極間の電位差が無いため、壁電荷が形成されることは無く、空間電荷は自己中和して放電が終息する。いわゆる自己消去放電である。この自己消去放電によって、パネル内の全セルの状態が、壁電荷の無い均一な状態となる。このリセット期間は、前のサブフィールドの点灯状態に係わらず全てのセルを同じ状態にする作用があり、次のアドレス（書き込み）放電を安定に行うことができる。 Next, the potential of the X electrode and the address electrode becomes 0 V, and the voltage of the wall charge itself exceeds the discharge start voltage in all the cells, and the discharge is started. Since this discharge has no potential difference between the electrodes, no wall charge is formed, and the space charge self-neutralizes and the discharge ends. This is so-called self-erasing discharge. By this self-erasing discharge, the state of all the cells in the panel becomes a uniform state without wall charges. This reset period has the effect of making all cells the same regardless of the lighting state of the previous subfield, and the next address (writing) discharge can be stably performed.
次にアドレス期間において、表示データに応じたセルのＯＮ／ＯＦＦを行うために、線順次でアドレス放電が行われる。まず、Ｙ電極に−Ｖｙレベル（約−１５０Ｖ）のスキャンパルスを印加すると共に、アドレス電極中の維持放電を起すセル、すなわち点灯させるセルに対応するアドレス電極に、電圧Ｖａ（約５０Ｖ）のアドレスパルスを選択的に印加する。 Next, in the address period, address discharge is performed line-sequentially in order to turn on / off the cells according to the display data. First, a scan pulse of −Vy level (about −150 V) is applied to the Y electrode, and an address of voltage Va (about 50 V) is applied to an address electrode corresponding to a cell that causes a sustain discharge in the address electrode, that is, a cell to be lit. A pulse is selectively applied.
この結果、点灯させるセルのアドレス電極とＹ電極の間で放電が起こり、これをプライミング（種火）としてＸ電極（電圧Ｖｘ＝５０Ｖ）とＹ電極間の放電に即移行する。前者の放電を「プライミングアドレス放電」，後者を「主アドレス放電」と称する。これにより、選択ラインの選択セルのＸ電極とＹ電極上のＭｇＯ面に維持放電が可能な量の壁電荷が蓄積される。 As a result, a discharge occurs between the address electrode and the Y electrode of the cell to be lit, and this is used as a priming (fire) to immediately shift to a discharge between the X electrode (voltage Vx = 50 V) and the Y electrode. The former discharge is called “priming address discharge”, and the latter is called “main address discharge”. As a result, the amount of wall charges capable of sustaining discharge is accumulated on the MgO surface on the X electrode and Y electrode of the selected cell of the selected line.
以下、順次、他の表示ラインについても同様の動作が行われ、全表示ラインにおいて新たな表示データの書き込みが行われる。 Thereafter, the same operation is sequentially performed for other display lines, and new display data is written in all the display lines.
その後維持放電期間になると、Ｙ電極とＸ電極に交互に電圧Ｖｓ（約１８０Ｖ）からなる維持パルスが印加されて維持放電が行われ、１サブフィールドの映像表示が行われる。なお、かかる「アドレス／維持放電分離型・書き込みアドレス方式」においては、維持放電期間の長短、つまり維持パルスの回数によって、輝度が決定される。 Thereafter, in the sustain discharge period, a sustain pulse composed of a voltage Vs (about 180 V) is alternately applied to the Y electrode and the X electrode to perform a sustain discharge, and a video display of one subfield is performed. In the “address / sustain discharge separation type / write address system”, the luminance is determined by the length of the sustain discharge period, that is, the number of sustain pulses.
図５は、アドレス／維持放電分離型・書込みアドレス方式のタイムチャートであり、多階調表示の一例として１６階調表示を行う場合の駆動方法を示している。この例では、１フレームは４個のサブフィールド（ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４）に区分される。そしてこれらのサブフィールドＳＦ１〜ＳＦ４においては、リセット期間とアドレス期間とはそれぞれ同一の長さとなる。また維持放電期間の長さは、例えば１：２：４：８の比率となる。従って、点灯させるサブフィールドを選択することで、０から１５までの１６段階の階調表示が可能となる。 FIG. 5 is a time chart of the address / sustain discharge separation type / address address system, and shows a driving method in the case of performing 16 gradation display as an example of multi gradation display. In this example, one frame is divided into four subfields (SF1, SF2, SF3, SF4). In these subfields SF1 to SF4, the reset period and the address period have the same length. The length of the sustain discharge period is, for example, a ratio of 1: 2: 4: 8. Therefore, by selecting the subfield to be lit, it is possible to display 16 levels of gradation from 0 to 15.
上記駆動方法では、各々のサブフィールドがリセット期間を備えており、各々のサブフィールドにて全面書き込みパルスの印加による全面書き込み放電が行われる。このため、本来映像表示に寄与しないリセット期間での発光が各サブフィールドにて生じており、表示画像のコントラストを下げる一因となっている。 In the above driving method, each subfield has a reset period, and full-surface write discharge is performed by applying a full-surface write pulse in each subfield. For this reason, light emission in the reset period that does not originally contribute to video display occurs in each subfield, which contributes to lowering the contrast of the display image.
この問題を解決するため本願出願人は、１フレーム当たりの前記全面書き込み放電の回数を減らすことで高コントラスト化を図った新規の駆動方法を発明し、既に出願した（特許文献１）。この方法は、リセット期間における全面書き込み放電を一部のサブフィールドのみで実施し、他のサブフィールドにおいては、リセット期間にて消去放電のみを実施するものである。全面書き込み放電の回数が減少することにより、映像表示に寄与しない発光を抑えた高コントラスト駆動が可能である。
ＯＮセルを正しく点灯させ、ＯＦＦセルを点灯させない駆動を実現する為の各種パルスの電圧値には許容範囲が存在し、ここではその最小値から最大値までの電圧範囲を駆動電圧マージンと称する。 There is an allowable range for the voltage values of various pulses for realizing the driving in which the ON cell is properly lit and the OFF cell is not lit. Here, the voltage range from the minimum value to the maximum value is referred to as a drive voltage margin.
まず、駆動電圧マージンに関する第１の課題について説明する。単純マトリクスパネル（二重極）の対向電極における細幅パルス消去では、放電形成中に外部印加電圧を打ち切るために、放電時に発生した荷電粒子の大部分は放電セル空間に残留し、パネル誘電体層上の壁電荷に静電引力で吸着され壁面上で再結合して消去される。一方、面放電電極を有した３電極パネルでは、この細幅パルス消去動作が同一基板上の面放電電極上で行われるため、放電セル空間の荷電粒子は対向電極上の電位に影響される。 First, the first problem relating to the drive voltage margin will be described. In narrow pulse erasing at the counter electrode of a simple matrix panel (double electrode), the external applied voltage is cut off during discharge formation, so that most of the charged particles generated during discharge remain in the discharge cell space, and the panel dielectric It is attracted to the wall charges on the layer by electrostatic attraction and recombined on the wall surface to be erased. On the other hand, in a three-electrode panel having surface discharge electrodes, this narrow pulse erasing operation is performed on the surface discharge electrodes on the same substrate, so that charged particles in the discharge cell space are affected by the potential on the counter electrode.
図６は残留壁電荷を示す図・１であり、リセット期間における細幅消去の中和放電中に、対向電極がＶａとなっている場合の残留壁電荷を示す。この場合、対向電極上に多量のマイナス極性電荷を蓄積することになり、消去不良となる。 FIG. 6 is a diagram 1 showing the residual wall charge, and shows the residual wall charge when the counter electrode is Va during the neutralization discharge of the narrow erase in the reset period. In this case, a large amount of negative polarity charge is accumulated on the counter electrode, resulting in erasure failure.
一方、図７は残留壁電荷を示す図・２であり、リセット期間における細幅消去の中和放電中に、対向電極がＧＮＤとなっている場合の残留壁電荷を示す。この場合、対向電極上に多量のプラス極性電荷を蓄積することになり、消去不良となる。 On the other hand, FIG. 7 is a diagram 2 showing the residual wall charges, and shows the residual wall charges when the counter electrode is GND during the neutralization discharge of the narrow erase in the reset period. In this case, a large amount of positive polarity charge is accumulated on the counter electrode, resulting in erasure failure.
これらの場合、この消去不良が次のアドレス期間での選択的な壁電荷の形成を阻害し、結果として駆動電圧マージンの悪化につながることが判明した。 In these cases, it has been found that this erasure failure inhibits selective wall charge formation in the next address period, resulting in deterioration of the drive voltage margin.
次に、駆動電圧マージンに関する第２の課題について説明する。リセット期間中に細幅消去放電を行う際に、画素の不均一性や温度条件の変化から放電開始が予想以上に早まった場合は、必要な壁電荷消去ができないばかりか、消去前の壁電荷状態に対して反転極性の壁電荷を形成する恐れがあり、駆動電圧マージンの減少につながる。 Next, the second problem related to the drive voltage margin will be described. When performing a narrow erase discharge during the reset period, if the discharge starts more quickly than expected due to pixel non-uniformity and changes in temperature conditions, not only the necessary wall charge can be erased, but also the wall charge before erasing. There is a risk that a wall charge having an inverted polarity with respect to the state may be formed, leading to a decrease in drive voltage margin.
次に、駆動電圧マージンに関する第３の課題について説明する。図８は、微弱放電による影響を示す図であり、Ａ（アドレス），Ｘ，Ｙの各電極パルスと共に放電発光パルス（光）が示してある。この放電発光パルスを観察すると、維持放電パルスと次の維持放電パルスの隙間で微弱な発光が存在している。この微弱放電は、次の維持放電自体に与える影響は小さいため、正常に維持放電を繰り返すことが可能である。 Next, a third problem relating to the drive voltage margin will be described. FIG. 8 is a diagram showing the influence of weak discharge, in which the discharge light emission pulse (light) is shown together with the A (address), X, and Y electrode pulses. When this discharge light emission pulse is observed, weak light emission exists in the gap between the sustain discharge pulse and the next sustain discharge pulse. Since this weak discharge has little influence on the next sustain discharge itself, the sustain discharge can be normally repeated.
しかしながら、この微弱放電は、リセット期間における消去放電（図８では細幅放電を用いている）に対しては大きな影響を与えることが判明した。具体的には、この微弱放電により維持放電で形成した壁電荷が減少し、正常な消去放電が阻害され、結果として壁電荷の消去不良となってしまう。これが駆動電圧マージンの減少につながる。 However, it has been found that this weak discharge has a great influence on the erasing discharge (the narrow discharge is used in FIG. 8) in the reset period. Specifically, the wall charge formed by the sustain discharge is reduced by this weak discharge, and normal erasure discharge is hindered, resulting in defective erasure of the wall charge. This leads to a reduction in drive voltage margin.
次に、駆動電圧マージンに関する第４の課題について説明する。この課題は、特に前述の高コントラスト駆動において問題となるものである。前記の高コントラスト駆動は、一部のサブフィールドを除いて、リセット期間中消去放電のみを行うものである。この消去放電として、直前のサブフィールドにて点灯していたセルの消去のみを行う消去パルスを印加すると、全面書き込み／自己消去パルスを用いた場合に比べて対向電極（アドレス電極）上の残留壁電荷の消去能力が弱体化することが判明した。 Next, a fourth problem relating to the drive voltage margin will be described. This problem is particularly problematic in the above-described high contrast driving. The high-contrast drive performs only erasing discharge during the reset period except for some subfields. As this erasing discharge, when an erasing pulse for erasing only the cells lit in the immediately preceding subfield is applied, the residual wall on the counter electrode (address electrode) compared with the case of using the full-surface writing / self-erasing pulse. It was found that the charge erasing ability was weakened.
さらに、サブフィールドを重ねる度にこのリセットしきれない対向側電極上の残留壁電荷が蓄積され続けることで次のフレームの全面書き込み放電への負担が非常に重くなってしまっていた。このため、全面書き込み放電を経ても各セルの電位分布が均一にならない、或いはその後のアドレス放電に悪影響を及ぼすといった問題が生じ、結果として駆動電圧マージンの減少をもたらしていた。 Furthermore, since the residual wall charges on the counter electrode that cannot be reset each time the subfields are overlapped, the burden on the full-frame write discharge in the next frame has become very heavy. For this reason, there is a problem that the potential distribution of each cell does not become uniform even after the entire write discharge, or the subsequent address discharge is adversely affected. As a result, the drive voltage margin is reduced.
次に、駆動電圧マージンに関する第５の課題について説明する。図５は、アドレス／維持放電分離型・書き込みアドレス方式のタイムチャートが示す図であり、リセット期間、アドレス期間、維持放電期間、休止期間が示してある。放電維持電圧パルスの回数の変動による駆動期間のトータル時間の変動により、休止期間が変動し、その影響で休止期間後に印加される電圧パルスによる放電状態が変動し、その結果、リセットしなければならない壁電荷量が変動し、結果として駆動電圧マージンの減少をもたらしていた。 Next, a fifth problem relating to the drive voltage margin will be described. FIG. 5 is a diagram showing a time chart of the address / sustain discharge separated type / write address system, and shows a reset period, an address period, a sustain discharge period, and a rest period. Due to fluctuations in the total time of the driving period due to fluctuations in the number of sustaining voltage pulses, the rest period fluctuates, and as a result, the discharge state due to voltage pulses applied after the rest period fluctuates and must be reset as a result. The wall charge amount fluctuated, resulting in a decrease in drive voltage margin.
次に、駆動電圧マージンに関する第６の課題について説明する。この課題は、特に高コントラスト駆動において問題となるものである。高コントラスト駆動は、一部のサブフィールドを除いて、リセット期間中消去放電のみを行うものであり、この高コントラスト駆動において、消去放電を行うための電圧パルスが一つでは電荷をリセットする確率が低いため、消去不良を起こしてしまう。これが、駆動電圧マージンの減少をもたらしていた。 Next, a sixth problem relating to the drive voltage margin will be described. This problem is particularly problematic in high contrast driving. In high contrast driving, except for some subfields, only erasing discharge is performed during the reset period. In this high contrast driving, there is a probability of resetting the charge with one voltage pulse for erasing discharge. Since it is low, it causes erasure failure. This has led to a reduction in drive voltage margin.
さらに、電圧値を連続的に変化させる消去パルスによる壁電荷消去は、回路の簡易性から抵抗器とパネル容量で決定する非直線波形が用いられる。この様な非直線波形の場合、消去波形の傾きが急峻な所で放電すると、消去不良が起きる問題があった。 Further, the wall charge erasing by the erasing pulse that continuously changes the voltage value uses a non-linear waveform determined by the resistor and the panel capacitance from the simplicity of the circuit. In the case of such a non-linear waveform, there is a problem in that an erasure failure occurs when discharging is performed at a place where the slope of the erase waveform is steep.
本発明は、上記の点に鑑みなされたもので、プラズマディスプレイの駆動時の駆動電圧マージンの改善が可能なプラズマディスプレイの駆動方法及び駆動装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a driving method and driving apparatus for a plasma display capable of improving a driving voltage margin when driving the plasma display.
そこで、上記課題を解決するため、請求項１記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、消去放電を行うリセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間中に、パルス幅が２μｓ以下である細幅パルスによる第１の消去放電と、印加電圧値を連続的に変化させる消去パルスによる第２の消去放電とを含むことを特徴とする。
Therefore, in order to solve the above-mentioned problem, the invention according to
このように、リセット期間中に複数回の消去放電を実施することで反転極性の壁電荷を消去することができる。 As described above, the wall charges having the reverse polarity can be erased by performing the erase discharge a plurality of times during the reset period.
また、請求項２記載の発明は、前記細幅パルスと消去パルスとの間隔を１０μｓ以上とすることを特徴とする。
The invention according to
このように、細幅パルスによる第１の消去放電と消去パルスによる第２の消去放電との間隔を１０μｓ以上にすることで壁電荷量の変動を少なくすることができる。従って、リセットする確率が高まり、細幅パルスによる第１の消去放電によって生成される不安定な壁電荷が安定となり、第２の消去放電により、確実に消去することができる。 As described above, the wall charge fluctuation can be reduced by setting the interval between the first erase discharge by the narrow pulse and the second erase discharge by the erase pulse to 10 μs or more. Therefore, the probability of resetting is increased, the unstable wall charges generated by the first erasing discharge by the narrow pulse are stabilized, and the second erasing discharge can be surely erased.
なお、第２の消去放電としては、壁電荷消去量は細幅消去より少なく十分ではないが、細幅パルスによる消去放電の様に電荷反転する恐れのないことから、印加電圧値が連続的に変化するＳＥＰ（Ｓｌｏｐｅ Ｅｒａｓｅ Ｐｕｌｓｅ）消去を用いることが適している。 As the second erasing discharge, the wall charge erasing amount is not sufficiently smaller than the narrow width erasing, but there is no fear of charge reversal unlike the erasing discharge by the narrow pulse, so that the applied voltage value is continuously increased. It is suitable to use changing SEP (Slope Erase Pulse) erasure.
また、請求項３記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなる前記プラズマディスプレイパネルであって、印加電圧値を連続的に変化させる前記消去パルスを前記第２の電極に印加し、その際に前記第３の電極にも電圧パルスを印加することを特徴とする。 According to a third aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is provided with the first substrate. 3. The plasma display panel in which three electrodes are arranged so as to intersect the first and second electrodes, and the erase pulse for continuously changing the applied voltage value is applied to the second electrode. In this case, a voltage pulse is also applied to the third electrode.
このように、消去パルスを第２の電極に印加するとき第３の電極にも電圧パルスを印加することにより、残留電荷の消去をより完全に行うことができる。 In this way, when the erase pulse is applied to the second electrode, the residual charge can be erased more completely by applying the voltage pulse to the third electrode.
また、請求項４記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、前記サブフィールドＢの直前に配置されたサブフィールドにおいては、前記維持放電期間における最後尾の前記維持放電パルスのパルス幅を長くしたことを特徴とする。 According to a fourth aspect of the present invention, an image of one frame is composed of n subfields, and each subfield is maintained by repeatedly applying a reset period, an address period, and a sustain discharge pulse. In the method for driving a plasma display panel having a sustain discharge period for performing discharge, subfield A in which both full-surface write discharge and erase discharge are performed in the reset period, and full-surface write discharge is not performed in the reset period. In the subfield arranged immediately before the subfield B, the pulse width of the last sustain discharge pulse in the sustain discharge period is lengthened. And
このように、最後尾の維持放電パルスのパルス幅を十分広くしているため、維持放電パルスによって発生した荷電粒子のほとんどが壁電荷となり、空間電荷によるプライミング効果が小さくなる。これにより、最後尾の維持放電パルスの印加後に微弱放電が生じることを防止することができる。 Thus, since the pulse width of the last sustain discharge pulse is sufficiently wide, most of the charged particles generated by the sustain discharge pulse become wall charges, and the priming effect due to space charge is reduced. Thereby, it is possible to prevent the weak discharge from occurring after the last sustain discharge pulse is applied.
また、請求項５記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなる前記プラズマディスプレイパネルであって、前記維持放電期間中、前記維持放電パルスを該第１及び第２の電極に対して繰り返し印加する際に、前記第３の電極の電位は、前記アドレス期間中に第３の電極に印加する電位と等しいことを特徴とする。 According to a fifth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3. The plasma display panel in which three electrodes are arranged so as to intersect with the first and second electrodes, and the sustain discharge pulse is applied to the first and second electrodes during the sustain discharge period. When the voltage is repeatedly applied, the potential of the third electrode is equal to the potential applied to the third electrode during the address period.
このように、維持放電期間中に第１及び第２の電極に対して維持放電パルスを繰り返し印加するとき、第３の電極の電位をアドレス期間中の電位と等しくしてもよい。 Thus, when the sustain discharge pulse is repeatedly applied to the first and second electrodes during the sustain discharge period, the potential of the third electrode may be equal to the potential during the address period.
また、請求項６記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、消去放電を行うリセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間における消去放電を実施するためのパルスを、その直前に配置されたサブフィールドの前記維持放電期間における最後尾の前記維持放電パルスから、該維持放電期間における該維持放電パルス間の間隔と略等しい間隔をもって印加するサブフィールドを少なくとも含むことを特徴とする。 According to a sixth aspect of the present invention, an image of one frame is composed of n subfields, and each subfield has a reset period for performing erasing discharge, an address period, and a sustain discharge period. In the method for driving a plasma display panel, a pulse for performing an erasing discharge in the reset period is changed from the last sustain discharge pulse in the sustain discharge period of the subfield arranged immediately before the sustain discharge period. It includes at least a subfield to be applied with an interval substantially equal to the interval between the sustain discharge pulses.
このように、その直前のサブフィールドの維持放電期間における最後尾の維持放電パルスから、その維持放電パルスの間隔と略等しい間隔をもってリセット放電を行うパルスを印加することで、仮に微弱放電が発生したとしても、消去放電がその影響を受けることが防止できる。 In this way, a weak discharge is temporarily generated by applying a pulse for performing a reset discharge at an interval substantially equal to the interval of the sustain discharge pulse from the last sustain discharge pulse in the sustain discharge period of the immediately preceding subfield. However, the erasing discharge can be prevented from being affected.
また、請求項７記載の発明は、前記リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、該サブフィールドＢの該リセット期間にて該消去放電を実施するために印加される消去パルスと、その直前に配置されたサブフィールドの前記維持放電期間における最後尾の前記維持放電パルスとの間隔を、該維持放電期間における該維持放電パルス間の間隔と略等しくすることを特徴とする。 According to a seventh aspect of the present invention, there is provided a subfield A in which both full write discharge and erase discharge are performed in the reset period, and a subfield in which erase discharge is performed without performing full write discharge in the reset period. B, and an erasing pulse applied to perform the erasing discharge in the reset period of the subfield B, and the last of the sustaining discharge periods of the subfield disposed immediately before the erasing discharge The interval between the sustain discharge pulses is substantially equal to the interval between the sustain discharge pulses in the sustain discharge period.
このように、その直前のサブフィールドの維持放電期間における最後尾の維持放電パルスから、その維持放電パルスの間隔と略等しい間隔をもってリセット放電を行うパルスをサブフィールドＢに印加することで、仮にサブフィールドＢに微弱放電が発生しても、消去放電がその影響を受けることを防止できる。 In this way, by applying a pulse for performing reset discharge to the subfield B from the last sustain discharge pulse in the sustain discharge period of the immediately preceding subfield to the subfield B at an interval approximately equal to the interval of the sustain discharge pulse, Even if a weak discharge occurs in the field B, the erase discharge can be prevented from being affected.
また、請求項８記載の発明は、前記サブフィールドＢにおける前記消去パルスと、直前に配置されたサブフィールドの最後尾の前記維持放電パルスとの間隔を、２μｓ以下とすることを特徴とする。 The invention according to claim 8 is characterized in that an interval between the erase pulse in the subfield B and the last sustain discharge pulse of the subfield arranged immediately before is 2 μs or less.
このように、サブフィールドＢにおける消去パルスと、直前のサブフィールドの最後尾の維持放電パルスとの間隔を２μｓ以下とすることで、最後尾の維持放電パルスが印加された後直ちに、すなわち維持放電パルス間の間隔と同程度の間隔にて、次のサブフィールドＢの消去放電が行われ、特に顕著な効果を得ることができる。 Thus, by setting the interval between the erase pulse in subfield B and the last sustain discharge pulse in the immediately preceding subfield to 2 μs or less, immediately after the last sustain discharge pulse is applied, that is, sustain discharge. The erase discharge of the next subfield B is performed at intervals similar to the intervals between pulses, and a particularly remarkable effect can be obtained.
また、請求項９記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなる前記プラズマディスプレイパネルであって、前記維持放電期間中、前記維持放電パルスを該第１及び第２の電極に対して繰り返し印加する際に、前記第３の電極の電位は、前記アドレス期間中に第３の電極に印加する電位と等しいことを特徴とする。 According to a ninth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3. The plasma display panel in which three electrodes are arranged so as to intersect with the first and second electrodes, and the sustain discharge pulse is applied to the first and second electrodes during the sustain discharge period. When the voltage is repeatedly applied, the potential of the third electrode is equal to the potential applied to the third electrode during the address period.
このように、維持放電期間中に第１及び第２の電極に対して維持放電パルスを繰り返し印加するとき、第３の電極の電位をアドレス期間中の電位と等しくしてもよい。 Thus, when the sustain discharge pulse is repeatedly applied to the first and second electrodes during the sustain discharge period, the potential of the third electrode may be equal to the potential during the address period.
また、請求項１０記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像が、リセット期間と、アドレス期間と、前記第１及び第２の電極に対して維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記維持放電期間中、前記第３の電極の電位を維持すると共に、該維持放電期間における最後尾の前記維持放電パルスの立ち下がりと同時に、前記第３の電極に印加している電圧パルスを立ち下げることを特徴とする。 According to a tenth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. The three electrodes are arranged so as to intersect the first and second electrodes, and one frame of video includes a reset period, an address period, and a sustain discharge pulse for the first and second electrodes. In the method of driving a plasma display panel having a sustain discharge period in which a sustain discharge is performed by repeatedly applying the voltage, the potential of the third electrode is maintained during the sustain discharge period, and the last of the sustain discharge period The voltage pulse applied to the third electrode is lowered simultaneously with the fall of the sustain discharge pulse.
このように、維持放電期間における最後尾の維持放電パルスの立ち下がりと同時に、第３の電極に印加している電圧パルスを立ち下げることで、維持放電期間における第３の電極上の壁電荷が均一化され、確実なリセット動作を可能にしている。 As described above, the wall charge on the third electrode in the sustain discharge period is reduced by decreasing the voltage pulse applied to the third electrode simultaneously with the fall of the last sustain discharge pulse in the sustain discharge period. Uniform and reliable reset operation is possible.
また、請求項１１記載の発明は、前記維持放電期間における前記維持放電パルスの間隔を１μｓ以下にすることを特徴とする。
The invention according to
このように、維持放電期間における維持放電パルスの間隔を１μｓ以下とすることで、微弱放電による空間電荷が壁電荷として収束する前に、次の維持放電が行えるので、維持放電終了後の第３の電極上の壁電荷は減少し、リセット期間における消去放電の負担を減らすことができる。 In this way, by setting the interval of the sustain discharge pulse in the sustain discharge period to 1 μs or less, the next sustain discharge can be performed before the space charge due to the weak discharge converges as the wall charge, so the third after the sustain discharge ends. As a result, the wall charge on the electrodes decreases, and the burden of erasing discharge in the reset period can be reduced.
また、請求項１２記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、前記サブフィールドＡにおける前記リセット期間中、該全面書き込み放電を実施する前に、更に消去放電を実施することを特徴とする。 According to a twelfth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3 electrodes are arranged so as to intersect with the first and second electrodes, and one frame image is composed of n subfields, and each of the subfields includes a reset period and an address period. And a sub-field A in which both full-surface write discharge and erase discharge are performed in the reset period, and erase is performed without performing full-surface write discharge in the reset period. And a subfield B for performing discharge, and during the reset period in the subfield A, before performing the full-surface write discharge, an erase discharge is further performed. Characterized in that it.
このように、サブフィールドＡのリセット期間において、全面書き込み放電を行う前に、更に消去放電を行うことにより、全面書き込み放電前の残留壁電荷の状態をほぼ同じ状態にすることができ、全面書き込み放電の負担を減らすことができる。したがって、対向電極上に蓄積された電荷の消去をより完全に行うことができる。 Thus, in the reset period of subfield A, the remaining wall charges before the full-surface write discharge can be made substantially the same by performing the erase discharge before performing the full-surface write discharge. The burden of discharge can be reduced. Therefore, the charge accumulated on the counter electrode can be erased more completely.
また、請求項１３記載の発明は、前記全面書き込み放電の前に実施する消去放電は、パルス幅が２μｓ以下である細幅パルス、印加電圧値を連続的に変化させる消去パルスの何れかを印加する消去放電か、或いはその両方をそれぞれ印加することで複数回の消去放電を実施するものであることを特徴とする。
In the invention according to
このように、全面書き込み放電の前に実施する消去放電は、細幅パルス、消去パルスの何れかを印加する消去放電か、或いはその両方をそれぞれ印加することで複数回の消去放電を行うことにより、全面書き込み放電前の残留壁電荷の状態をほぼ同じ状態にすることができ、全面書き込み放電の負担を減らすことができる。したがって、対向電極上に蓄積された電荷の消去をより完全に行うことができる。 As described above, the erasing discharge performed before the entire surface writing discharge is performed by erasing a plurality of times by applying either the narrow pulse, the erasing pulse, or both. The state of the residual wall charges before the full-surface write discharge can be made substantially the same, and the burden of full-surface write discharge can be reduced. Therefore, the charge accumulated on the counter electrode can be erased more completely.
また、請求項１４記載の発明は、印加電圧値を連続的に変化させる前記消去パルスを前記第２の電極に印加し、その際に前記第３の電極にも電圧パルスを印加することを特徴とする。
The invention according to
このように、第２の電極に対して消去パルスを印加するとき、第３の電極にも電圧パルスを印加してもよい。 Thus, when applying the erase pulse to the second electrode, the voltage pulse may also be applied to the third electrode.
また、請求項１５記載の発明は、前記リセット期間において、該全面書き込み放電を実施する前に、更に消去放電を実施するに際し、その時の前記第３の電極に印加される電圧を０Ｖとすることを特徴とする。 Further, according to the present invention, in the reset period, before performing the full-surface write discharge, when performing the erase discharge, the voltage applied to the third electrode at that time is set to 0V. It is characterized by.
このように、全面書き込み放電を行う前に更に消去放電を行い、その時に第３の電極に印加される電圧を０Ｖにすることにより、全面書き込み放電の負担を減らすことができる。したがって、対向電極上に蓄積された電荷の消去をより完全に行うことができる。 As described above, the erase discharge is further performed before the entire write discharge, and the voltage applied to the third electrode at that time is set to 0 V, whereby the burden of the entire write discharge can be reduced. Therefore, the charge accumulated on the counter electrode can be erased more completely.
また、請求項１６記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像が、全面書き込み放電及び消去放電を行うリセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間中、該全面書き込み放電を実施する全面書き込みパルスの立ち下がり後、前記第３の電極にパルス幅が２μｓ以下である細幅パルスを印加することを特徴とする。 According to a sixteenth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is provided with the first substrate. 3 electrodes are arranged so as to cross the first and second electrodes, and one frame image has a reset period in which full-surface writing discharge and erasing discharge are performed, an address period, and a sustain discharge period In the method for driving a plasma display panel, during the reset period, a narrow pulse having a pulse width of 2 μs or less is applied to the third electrode after the fall of the full write pulse for performing the full write discharge. And
このように、リセット期間において、全面書き込みパルスの立ち下がり後、第３の電極にパルス幅が２μｓ以下である細幅パルスを印加することにより、対向電極上に蓄積された電荷の消去をより完全に行い、壁電荷を均一化することができる。 As described above, in the reset period, after the falling of the entire writing pulse, by applying a narrow pulse having a pulse width of 2 μs or less to the third electrode, the charge accumulated on the counter electrode is more completely erased. The wall charges can be made uniform.
また、請求項１７記載の発明は、前記リセット期間において、前記全面書き込みパルスの立ち下がり後、１０μｓ以内に前記第３の電極にパルス幅が２μｓ以下である細幅パルスを印加することを特徴とする。 The invention according to claim 17 is characterized in that, in the reset period, a narrow pulse having a pulse width of 2 μs or less is applied to the third electrode within 10 μs after the fall of the full-surface write pulse. To do.
このように、リセット期間において、全面書き込みパルスの立ち下がり後、１０μｓ以内に第３の電極に細幅パルスを印加することにより、対向電極上に蓄積された電荷の消去がより完全に行われ、特に顕著な効果を得ることができる。 In this way, in the reset period, by applying the narrow pulse to the third electrode within 10 μs after the fall of the entire writing pulse, the charge accumulated on the counter electrode is more completely erased, A particularly remarkable effect can be obtained.
また、請求項１８記載の発明は、前記リセット期間において、前記全面書き込みパルスの立ち下がり後、前記第２の電極に印加電圧値を連続的に変化させる消去パルスを印加することを特徴とする。 The invention according to claim 18 is characterized in that, in the reset period, an erasing pulse for continuously changing an applied voltage value is applied to the second electrode after the fall of the entire writing pulse.
このように、リセット期間において、全面書き込みパルスの立ち下がり後、第３の電極に印加電圧値を連続的に変化させる消去パルスを印加することにより、対向電極上に蓄積された電荷の消去をより完全に行い、壁電荷を均一化することができる。 In this manner, in the reset period, after the falling of the entire writing pulse, by applying an erasing pulse that continuously changes the applied voltage value to the third electrode, the charge accumulated on the counter electrode is more erased. Completely, the wall charge can be made uniform.
また、請求項１９記載の発明は、１フレームの映像を、それぞれ所定の重み付けがなされたｎ個のサブフィールド及び駆動波形を出力しない休止期間にて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実現することなく消去放電を実施するサブフィールドＢとを共に有し、前記休止期間は、全面書き込み放電を実施する全面書き込みパルス印加後の自己消去期間とすることを特徴とする。 According to a nineteenth aspect of the present invention, an image of one frame is composed of n subfields each having a predetermined weight and a pause period in which no drive waveform is output, and each of the subfields includes a reset period. In the driving method of the plasma display panel having the address period and the sustain discharge period, the subfield A that performs both the full write discharge and the erase discharge in the reset period and the full write discharge in the reset period are realized. And the subfield B in which the erasing discharge is performed, and the pause period is a self-erasing period after the application of the entire writing pulse for performing the entire writing discharge.
このように、休止期間を全面書き込みパルス印加後の自己消去期間とすることにより、休止期間の長さによる駆動電圧マージンの変動を小さくすることができる。 In this way, by setting the idle period as the self-erasing period after applying the full write pulse, the fluctuation of the drive voltage margin due to the length of the idle period can be reduced.
また、請求項２０記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間中、パルス幅が２μｓ以下である細幅パルスを印加する第１の工程と、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第２の工程と、負方向に印加電圧値を連続的に変化させる消去パルス、又は、負方向の消去パルスを印加する第３の工程とを含むことを特徴とする。 According to a twentieth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is provided with the first substrate. 3 electrodes are arranged so as to intersect with the first and second electrodes, and one frame image is composed of n subfields, and each of the subfields includes a reset period and an address period. In the method for driving a plasma display panel having a sustain discharge period, a first step of applying a narrow pulse having a pulse width of 2 μs or less during the reset period, and continuously applying an applied voltage value in the positive direction A second step of applying an erasing pulse to be changed; and a third step of applying an erasing pulse for continuously changing the applied voltage value in the negative direction or an erasing pulse in the negative direction. .
このように、リセット期間中に、１番目に細幅パルスを前記第１の電極を印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスを第２の電極に印加し、３番目に負方向に印加電圧値を連続的に変化させる消去パルス、又は、負方向の消去パルスを第２の電極に印加し、複数個の消去パルスを組み合わせることにより、アドレス選択放電を行う前の残留壁電荷をリセットする確率を高くし、駆動電圧マージンを拡大することができる。 Thus, during the reset period, the narrow pulse is applied to the first electrode first, and the erase pulse that continuously changes the applied voltage value in the positive direction is applied to the second electrode second. Thirdly, an address selection discharge is performed by applying an erase pulse for continuously changing the applied voltage value in the negative direction or an erase pulse in the negative direction to the second electrode and combining a plurality of erase pulses. The probability of resetting the previous residual wall charge can be increased and the drive voltage margin can be expanded.
また、請求項２１記載の発明は、前記リセット期間中、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第４の工程を更に含むことを特徴とする。 The invention according to claim 21 further includes a fourth step of applying an erase pulse for continuously changing the applied voltage value in the positive direction during the reset period.
このように、リセット期間中に消去パルスを複数印加する場合、４番目に正方向に印加電圧値を連続的に変化させる消去パルスを第２の電極に印加することにより、アドレス選択放電を行う前の残留壁電荷をリセットする確率が高くなり、特に顕著な効果を得ることができる。 As described above, when a plurality of erase pulses are applied during the reset period, the erase pulse that continuously changes the applied voltage value in the fourth positive direction is applied to the second electrode to perform before the address selective discharge is performed. The probability of resetting the residual wall charge is increased, and a particularly remarkable effect can be obtained.
また、請求項２２記載の発明は、ｎ番目の正の消去パルスよりｎ＋１番目の正の消去パルスを長くすることを特徴とする。 The invention described in claim 22 is characterized in that the (n + 1) th positive erase pulse is made longer than the nth positive erase pulse.
このように、リセット期間中に、印加電圧値を連続的に変化させる消去パルスを複数印加する場合、ｎ番目の正の消去パルスよりｎ＋１番目の正の消去パルスを長くすることにより、アドレス選択放電を行う前の残留壁電荷をリセットする確率が高くなり、特に顕著な効果を得ることができる。 As described above, when a plurality of erase pulses that continuously change the applied voltage value are applied during the reset period, the address selection discharge can be performed by making the n + 1th positive erase pulse longer than the nth positive erase pulse. The probability of resetting the residual wall charge before performing is increased, and a particularly remarkable effect can be obtained.
また、請求項２３記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間中、パルス幅が２μｓ以下である細幅パルスを印加する第１の工程と、正方向に印加電圧値を連続的に変化させる第１の消去パルスを印加する第２の工程と、正方向に印加電圧値を連続的に変化させる第２の消去パルスを印加する第３の工程とを含むことを特徴とする。 According to a twenty-third aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3 electrodes are arranged so as to intersect with the first and second electrodes, and one frame image is composed of n subfields, and each of the subfields includes a reset period and an address period. In the method for driving a plasma display panel having a sustain discharge period, a first step of applying a narrow pulse having a pulse width of 2 μs or less during the reset period, and continuously applying an applied voltage value in the positive direction It includes a second step of applying a first erase pulse to be changed and a third step of applying a second erase pulse to continuously change the applied voltage value in the positive direction.
このように、リセット期間中に、印加電圧値を連続的に変化させる消去パルスを複数印加する場合、１番目に細幅パルスを第１の電極に印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスを第２の電極に印加し、３番目に正方向に印加電圧値を連続的に変化させる消去パルスを第１の電極に印加することにより、アドレス選択放電を行う前の残留壁電荷をリセットする確率を高くし、駆動電圧マージンを拡大することができる。 As described above, when a plurality of erase pulses for continuously changing the applied voltage value are applied during the reset period, the narrow pulse is applied to the first electrode first, and the applied voltage value is applied second in the positive direction. Is applied to the second electrode, and thirdly, an erase pulse that continuously changes the applied voltage value in the positive direction is applied to the first electrode, thereby performing address selective discharge. The probability of resetting the previous residual wall charge can be increased and the drive voltage margin can be expanded.
また、請求項２４記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなるプラズマディスプレイパネルの駆動方法において、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有してなり、該リセット期間において、電極に印加される電圧を連続的に変化させ、放電開始電圧に近い電位で放電を行わせることで壁電荷を消去させるリセットパルスを、複数個印加することを特徴とする。 According to a twenty-fourth aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. In a driving method of a plasma display panel in which three electrodes are arranged so as to intersect with the first and second electrodes, an image of one frame is composed of n subfields, and each of the subfields is A reset period, an address period, and a sustain discharge period. In the reset period, the voltage applied to the electrodes is continuously changed, and discharge is performed at a potential close to the discharge start voltage. A plurality of reset pulses for erasing wall charges are applied.
このように、複数個のリセットパルスをいずれかの電極に連続的に印加することで、異なる放電開始電圧を持つ各セルの壁電荷を、放電開始電圧に近い電圧で安定かつ確実に消去（リセット）することができる。 In this way, by continuously applying multiple reset pulses to one of the electrodes, the wall charge of each cell having a different discharge start voltage can be erased stably and reliably at a voltage close to the discharge start voltage (reset). )can do.
また、請求項２５記載の発明は、前記複数個のリセットパルスを第２の電極に印加し、第１の電極の電位は各リセットパルス毎に異なる値とすることを特徴とする。
The invention described in
このように、第１及び第２の電極間の最大電位差が異なるように設定されるため、異なる放電開始電圧を持つ各セルの壁電荷を放電開始電圧に近い電圧でより安定かつ確実に消去（リセット）することができる。 Thus, since the maximum potential difference between the first and second electrodes is set to be different, the wall charge of each cell having a different discharge start voltage is more stably and reliably erased at a voltage close to the discharge start voltage ( Reset).
また、請求項２６記載の発明は、前記複数個のリセットパルスを第２の電極に印加し、第３の電極の電位は各リセットパルス毎に異なる値とすることを特徴とする。 According to a twenty-sixth aspect of the present invention, the plurality of reset pulses are applied to the second electrode, and the potential of the third electrode has a different value for each reset pulse.
このように、第１及び第３の電極間の最大電位差が異なるように設定されるため、異なる放電開始電圧を持つ各セルの壁電荷を放電開始電圧に近い電圧でより安定かつ確実に消去（リセット）することができる。 Thus, since the maximum potential difference between the first and third electrodes is set to be different, the wall charge of each cell having a different discharge start voltage is more stably and reliably erased at a voltage close to the discharge start voltage ( Reset).
また、請求項２７記載の発明は、前記複数個のリセットパルスの電圧勾配は等しいことを特徴とする。 The invention according to claim 27 is characterized in that voltage gradients of the plurality of reset pulses are equal.
このように、リセットパルスを生成する回路を簡単に構成できる。 In this way, a circuit for generating a reset pulse can be easily configured.
また、請求項２８記載の発明は、前記複数個のリセットパルスについて、ｎ＋１番目のリセットパルスの前記第１の電極と第２の電極との最大電位差は、ｎ番目のリセットパルスにおける前記最大電位差より大きいことを特徴とする。 In the invention according to claim 28, for the plurality of reset pulses, the maximum potential difference between the first electrode and the second electrode in the (n + 1) th reset pulse is greater than the maximum potential difference in the nth reset pulse. It is large.
このように、比較的低い放電開始電圧を有するセルを最初にリセットでき、次に比較的高い放電開始電圧を有するセルをリセットすることができる。 In this way, cells having a relatively low discharge start voltage can be reset first, and then cells having a relatively high discharge start voltage can be reset.
また、請求項２９記載の発明は、前記複数個のリセットパルスについて、ｎ＋１番目のリセットパルスの前記第２の電極と第３の電極との最大電位差は、ｎ番目のリセットパルスにおける前記最大電位差より大きいことを特徴とする。 In the invention according to claim 29, for the plurality of reset pulses, the maximum potential difference between the second electrode and the third electrode of the (n + 1) th reset pulse is greater than the maximum potential difference in the nth reset pulse. It is large.
このように、比較的低い放電開始電圧を有するセルを最初にリセットでき、次に比較的高い放電開始電圧を有するセルをリセットすることができる。 In this way, cells having a relatively low discharge start voltage can be reset first, and then cells having a relatively high discharge start voltage can be reset.
また、請求項３０記載の発明は、各リセットパルス毎に異なった値とする第１の電極の電位のうち、少なくとも１つは前記アドレス期間中に第１の電極に印加する電位と等しいことを特徴とする。 According to a thirty-third aspect of the invention, at least one of the potentials of the first electrode having a different value for each reset pulse is equal to the potential applied to the first electrode during the address period. Features.
このように、第１の電極電位を制御する回路を簡単に構成できる。 Thus, a circuit for controlling the first electrode potential can be easily configured.
また、請求項３１記載の発明は、各リセットパルス毎に異なった値とする第３の電極の電位のうち、少なくとも１つは前記アドレス期間中に第３の電極に印加する電位と等しいことを特徴とする。 According to a thirty-first aspect of the invention, at least one of the potentials of the third electrode having a different value for each reset pulse is equal to the potential applied to the third electrode during the address period. Features.
このように、第３の電極電位を制御する回路を簡単に構成できる。 In this way, a circuit for controlling the third electrode potential can be easily configured.
また、請求項３２記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置したプラズマディスプレイパネルと、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを含んでプラズマディスプレイパネルを駆動する第１の制御部と、該リセット期間において、電極に印加される電圧を連続的に変化させ、放電開始電圧に近い電位で放電を行わせることで壁電荷を消去させるリセットパルスを、複数個印加する第２の制御部とを有することを特徴とする。 According to a thirty-second aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3 electrodes are arranged so as to intersect the first and second electrodes, and one frame of video is composed of n subfields, each subfield including a reset period, A first control unit that drives the plasma display panel including an address period and a sustain discharge period, and a voltage applied to the electrodes is continuously changed in the reset period to discharge at a potential close to the discharge start voltage. And a second control unit that applies a plurality of reset pulses for erasing wall charges by performing the above.
このように、複数個のリセットパルスをいずれかの電極に連続的に印加することで、異なる放電開始電圧を持つ各セルの壁電荷を、放電開始電圧に近い電圧で安定かつ確実に消去（リセット）することができる。 In this way, by continuously applying multiple reset pulses to one of the electrodes, the wall charge of each cell having a different discharge start voltage can be erased stably and reliably at a voltage close to the discharge start voltage (reset). )can do.
また、請求項３３記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、前記第１及び第２の電極に対して維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、前記サブフィールドＢの直前に配置されたサブフィールドにおいては、前記維持放電期間における前記第２の電極への最後尾の前記維持放電パルスのパルス幅を長くしたことを特徴とする。 According to a thirty-third aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3 electrodes are arranged so as to intersect with the first and second electrodes, and one frame image is composed of n subfields, and each of the subfields includes a reset period and an address period. And a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse to the first and second electrodes. A subfield A that performs both discharges and a subfield B that performs erasure discharge without performing full-surface write discharge in the reset period. In the sub-field positioned immediately before the de B, and characterized in that a longer pulse width of the last of the sustain discharge pulse to the second electrode in the sustain discharge period.
このように、最後尾の維持放電パルスのパルス幅を十分広くしているため、維持放電パルスによって発生した荷電粒子のほとんどが壁電荷となり、空間電荷によるプライミング効果が小さくなる。これにより、最後尾の維持放電パルスの印加後に微弱放電が生じることを防止することができる。 Thus, since the pulse width of the last sustain discharge pulse is sufficiently wide, most of the charged particles generated by the sustain discharge pulse become wall charges, and the priming effect due to space charge is reduced. Thereby, it is possible to prevent the weak discharge from occurring after the last sustain discharge pulse is applied.
また、請求項３４記載の発明は、前記維持放電期間中、前記第３の電極の電位は、前記アドレス期間中に第３の電極に印加する電位と等しいことを特徴とする。
The invention according to
このように、維持放電期間中、第３の電極の電位をアドレス期間中の電位と等しくしてもよい。 In this manner, the potential of the third electrode may be equal to the potential during the address period during the sustain discharge period.
また、請求項３５記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、所定のサブフィールドの前記維持放電期間における最後尾の前記維持放電パルスのパルス幅を長くすると共に、該所定のサブフィールドの次のサブフィールドの前記リセット期間において、パルス幅が２μｓ以下である細幅パルスによる消去放電を行うことを特徴とする。
In the invention of
このように、最後尾の維持放電パルスのパルス幅を十分広くしているため、維持放電パルスによって発生した荷電粒子のほとんどが壁電荷となり、空間電荷によるプライミング効果が小さくなると共に、多量の残留電荷を生じさせることなく安定動作が実現できる。 As described above, since the last sustain discharge pulse has a sufficiently wide pulse width, most of the charged particles generated by the sustain discharge pulse become wall charges, the priming effect due to space charge is reduced, and a large amount of residual charges are generated. Stable operation can be realized without causing any problems.
また、請求項３６記載の発明は、１フレームの映像が、リセット期間と、アドレス期間と、維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記維持放電期間における先頭及び最後尾の前記維持放電パルスのパルス幅を長くしたことを特徴とする。 According to a thirty-sixth aspect of the present invention, there is provided a plasma display panel driving method wherein one frame of video has a reset period, an address period, and a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse. The first and last sustain discharge pulses in the sustain discharge period have a longer pulse width.
このように、先頭及び最後尾の維持放電パルスのパルス幅を十分広くしているため、維持放電パルスによって発生した荷電粒子のほとんどが壁電荷となり、空間電荷によるプライミング効果が小さくなる。これにより、最後尾の維持放電パルスの印加後に微弱放電が生じることを防止することができる。 Thus, since the pulse widths of the first and last sustain discharge pulses are sufficiently wide, most of the charged particles generated by the sustain discharge pulses become wall charges, and the priming effect due to space charges is reduced. Thereby, it is possible to prevent the weak discharge from occurring after the last sustain discharge pulse is applied.
また、請求項３７記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像が、リセット期間と、アドレス期間と、前記第１及び第２の電極に対して維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記維持放電期間中、前記第３の電極の電位を維持すると共に、該維持放電期間における前記第２の電極への最後尾の前記維持放電パルスの立ち下がりと同時に、前記第３の電極に印加している電圧パルスを立ち下げることを特徴とする。 According to a thirty-seventh aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. The three electrodes are arranged so as to intersect the first and second electrodes, and one frame of video includes a reset period, an address period, and a sustain discharge pulse for the first and second electrodes. In the method for driving a plasma display panel having a sustain discharge period in which a sustain discharge is performed by repeatedly applying the voltage, the potential of the third electrode is maintained during the sustain discharge period, and the second electrode in the sustain discharge period is maintained. The voltage pulse applied to the third electrode is caused to fall simultaneously with the fall of the last sustain discharge pulse to the other electrode.
このように、維持放電期間における最後尾の維持放電パルスの立ち下がりと同時に、第３の電極に印加している電圧パルスを立ち下げることで、維持放電期間における第３の電極上の壁電荷が均一化され、確実なリセット動作を可能にしている。 As described above, the wall charge on the third electrode in the sustain discharge period is reduced by decreasing the voltage pulse applied to the third electrode simultaneously with the fall of the last sustain discharge pulse in the sustain discharge period. Uniform and reliable reset operation is possible.
また、請求項３８記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなり、１フレームの映像が、全面書き込み放電及び消去放電を共に実施するリセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間中、該全面書き込み放電を実施する前に、パルス幅が２μｓ以下である細幅パルスを前記第１の電極に印加し、印加電圧値を連続的に変化させる消去パルスを前記第２の電極に印加することにより、更に消去放電を実施することを特徴とする。 According to a thirty-eighth aspect of the invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is provided with the first substrate. 3 electrodes are arranged so as to intersect with the first and second electrodes, and one frame image includes a reset period in which both full-surface write discharge and erase discharge are performed, an address period, and a sustain discharge period. In the method for driving a plasma display panel having the above-described characteristics, a narrow pulse having a pulse width of 2 μs or less is applied to the first electrode and the applied voltage value is continuously applied before the full-surface write discharge is performed during the reset period. An erasing discharge is further performed by applying an erasing pulse to be changed to the second electrode.
このように、リセット期間中に複数回の消去放電を実施することで反転極性の壁電荷を消去することができる。 As described above, the wall charges having the reverse polarity can be erased by performing the erase discharge a plurality of times during the reset period.
また、請求項３９記載の発明は、印加電圧値を連続的に変化させる前記消去パルスを前記第２の電極に印加する際に、前記第３の電極にも電圧パルスを印加することを特徴とする。
The invention according to
このように、消去パルスを第２の電極に印加するとき第３の電極にも電圧パルスを印加することにより、残留電荷の消去をより完全に行うことができる。 In this way, when the erase pulse is applied to the second electrode, the residual charge can be erased more completely by applying the voltage pulse to the third electrode.
また、請求項４０記載の発明は、前記リセット期間において、該全面書き込み放電を実施する前に、更に消去放電を実施するに際し、その時の前記第３の電極に印加される電圧を０Ｖとすることを特徴とする。 According to a fortieth aspect of the present invention, in the reset period, before performing the full-surface write discharge, when further performing the erase discharge, the voltage applied to the third electrode at that time is set to 0V. It is characterized by.
このように、全面書き込み放電を行う前に更に消去放電を行い、その時に第３の電極に印加される電圧を０Ｖにすることにより、全面書き込み放電の負担を減らすことができる。したがって、対向電極上に蓄積された電荷の消去をより完全に行うことができる。 As described above, the erase discharge is further performed before the entire write discharge, and the voltage applied to the third electrode at that time is set to 0 V, whereby the burden of the entire write discharge can be reduced. Therefore, the charge accumulated on the counter electrode can be erased more completely.
また、請求項４１記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、該サブフィールドＢのリセット期間中、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第１の工程と、負方向に印加電圧値を連続的に変化させる消去パルス、又は、負方向の消去パルスを印加する第２の工程と、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第３の工程とを含むことを特徴とする。 According to a forty-first aspect of the present invention, there is provided a plasma display panel in which one frame of video is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period. The driving method includes both a subfield A that performs both full address discharge and erase discharge in the reset period and a subfield B that performs erase discharge without performing full address discharge in the reset period. A first step of applying an erase pulse that continuously changes the applied voltage value in the positive direction during the reset period of the subfield B; and an erase pulse that continuously changes the applied voltage value in the negative direction, or A second step of applying an erasing pulse in the negative direction; and a third step of applying an erasing pulse that continuously changes the applied voltage value in the positive direction. Characterized in that it comprises a step.
このように、リセット期間中に、１番目に細幅パルスを前記第１の電極を印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスを第２の電極に印加し、３番目に負方向に印加電圧値を連続的に変化させる消去パルス、又は、負方向の消去パルスを第２の電極に印加し、複数個の消去パルスを組み合わせることにより、アドレス選択放電を行う前の残留壁電荷をリセットする確率を高くし、駆動電圧マージンを拡大することができる。 Thus, during the reset period, the narrow pulse is applied to the first electrode first, and the erase pulse that continuously changes the applied voltage value in the positive direction is applied to the second electrode second. Thirdly, an address selection discharge is performed by applying an erase pulse for continuously changing the applied voltage value in the negative direction or an erase pulse in the negative direction to the second electrode and combining a plurality of erase pulses. The probability of resetting the previous residual wall charge can be increased and the drive voltage margin can be expanded.
また、請求項４２記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、前記リセット期間中、パルス幅が２μｓ以下である細幅パルスによる第１の消去放電と、正方向に印加電圧値を連続的に変化させる消去パルスの立ち上がりによる第２の消去放電と、負方向に印加電圧値を連続的に変化させる消去パルスの立ち下がりによる第３の消去放電とを含むことを特徴とする。 According to a forty-second aspect of the present invention, there is provided a plasma display panel in which one frame of video is composed of n subfields, each subfield having a reset period, an address period, and a sustain discharge period. In the driving method, during the reset period, a first erase discharge by a narrow pulse having a pulse width of 2 μs or less, and a second erase discharge by a rising edge of an erase pulse that continuously changes the applied voltage value in the positive direction, And a third erase discharge caused by the fall of the erase pulse for continuously changing the applied voltage value in the negative direction.
このように、リセット期間中に、印加電圧値を連続的に変化させる消去パルスを複数印加する場合、１番目に細幅パルスを第１の電極に印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスを第２の電極に印加し、３番目に正方向に印加電圧値を連続的に変化させる消去パルスを第１の電極に印加することにより、アドレス選択放電を行う前の残留壁電荷をリセットする確率を高くし、駆動電圧マージンを拡大することができる。 As described above, when a plurality of erase pulses for continuously changing the applied voltage value are applied during the reset period, the narrow pulse is applied to the first electrode first, and the applied voltage value is applied second in the positive direction. Is applied to the second electrode, and thirdly, an erase pulse that continuously changes the applied voltage value in the positive direction is applied to the first electrode, thereby performing address selective discharge. The probability of resetting the previous residual wall charge can be increased and the drive voltage margin can be expanded.
また、請求項４３記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、該サブフィールドＢのリセット期間において、電極に印加される電圧を連続的に変化させるリセットパルスを印加することを特徴とする。
According to the invention of
このように、複数個のリセットパルスをいずれかの電極に連続的に印加することで、異なる放電開始電圧を持つ各セルの壁電荷を、放電開始電圧に近い電圧で安定かつ確実に消去（リセット）することができる。 In this way, by continuously applying multiple reset pulses to one of the electrodes, the wall charge of each cell having a different discharge start voltage can be erased stably and reliably at a voltage close to the discharge start voltage (reset). )can do.
また、請求項４４記載の発明は、第１の基板に第１及び第２の電極を平行に配置すると共に、該第１の基板又は該第１の基板と対向する第２の基板に、第３の電極を該第１及び第２の電極と交差するように配置してなる前記プラズマディスプレイパネルであって、印加電圧値を連続的に変化させる前記リセットパルスを前記第２の電極に印加するに際し、前記第３の電極にも電圧パルスを印加することを特徴とする。 According to a 44th aspect of the present invention, the first and second electrodes are arranged in parallel on the first substrate, and the first substrate or the second substrate facing the first substrate is arranged on the first substrate. 3. The plasma display panel in which three electrodes are arranged so as to intersect with the first and second electrodes, and the reset pulse for continuously changing the applied voltage value is applied to the second electrode. At this time, a voltage pulse is also applied to the third electrode.
このように、消去パルスを第２の電極に印加するとき第３の電極にも電圧パルスを印加することにより、残留電荷の消去をより完全に行うことができる。 In this way, when the erase pulse is applied to the second electrode, the residual charge can be erased more completely by applying the voltage pulse to the third electrode.
また、請求項４５記載の発明は、１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、該サブフィールドＢのリセット期間において、電極に印加される電圧を連続的に変化させるリセットパルスを、複数個印加することを特徴とする。 According to a 45th aspect of the present invention, there is provided a plasma display panel in which one frame of video is composed of n subfields, each subfield having a reset period, an address period, and a sustain discharge period. The driving method includes both a subfield A that performs both full address discharge and erase discharge in the reset period and a subfield B that performs erase discharge without performing full address discharge in the reset period. In the reset period of the subfield B, a plurality of reset pulses for continuously changing the voltage applied to the electrodes are applied.
このように、複数個のリセットパルスをいずれかの電極に連続的に印加することで、異なる放電開始電圧を持つ各セルの壁電荷を、放電開始電圧に近い電圧で安定かつ確実に消去（リセット）することができる。 In this way, by continuously applying multiple reset pulses to one of the electrodes, the wall charge of each cell having a different discharge start voltage can be erased stably and reliably at a voltage close to the discharge start voltage (reset). )can do.
上述の如く本発明によれば、一部のサブフィールドを除いてリセット期間中消去放電のみを行う高コントラスト駆動において、消去放電のために、直前のサブフィールドで点灯していたセルのみ消去する消去パルスとして細幅パルスを印加するようにした場合でも、広い駆動電圧マージンを得ることができる。 As described above, according to the present invention, in high-contrast driving in which only the erasing discharge is performed during the reset period except for some subfields, the erasing is performed by erasing only the cells lit in the immediately preceding subfield for the erasing discharge. Even when a narrow pulse is applied as the pulse, a wide drive voltage margin can be obtained.
更に具体的に述べれば、対向電極電位の影響による多量のマイナス（又はプラス）極性電荷の蓄積を回避し、より完全な消去が可能となる。 More specifically, accumulation of a large amount of negative (or positive) charge due to the influence of the counter electrode potential is avoided, and more complete erasure is possible.
或いは、リセット期間の消去動作において、消去不良となることなく、ほぼ完全な消去動作を実現できる。 Alternatively, an almost complete erase operation can be realized without causing an erase failure in the erase operation during the reset period.
或いは、最後尾の維持放電パルス立ち下がり後の微弱放電に起因する、リセット期間における消去動作不良を防止することができる。 Alternatively, it is possible to prevent an erase operation failure in the reset period due to weak discharge after the last sustain discharge pulse falls.
或いは，仮に最後尾の維持放電パルス立ち下がり後に微弱放電が生じたとしても、続く細幅放電を正常に行うことが可能となる。 Alternatively, even if a weak discharge occurs after the last sustain discharge pulse falls, the subsequent narrow discharge can be normally performed.
或いは、リセット期間における全面書き込み／自己消去パルスによる対向電極上の電荷の消去をより完全な形で行うことができる。 Alternatively, the charge on the counter electrode can be erased in a more complete form by the full-surface writing / self-erasing pulse in the reset period.
或いは、維持放電期間中に対向電極上に蓄積する残留壁電荷の影響を最小限に抑えられ、次の消去動作をより完全な形で行うことができる。 Alternatively, the influence of the residual wall charge accumulated on the counter electrode during the sustain discharge period can be minimized, and the next erase operation can be performed in a more complete manner.
また、複数個のリセットパルスをいずれかの電極に連続的に印加することで、異なる放電開始電圧を持つ各セルの壁電荷を、放電開始電圧に近い電圧で安定かつ確実に消去（リセット）することができる。 In addition, by continuously applying a plurality of reset pulses to any one of the electrodes, the wall charge of each cell having a different discharge start voltage can be erased (reset) stably and reliably at a voltage close to the discharge start voltage. be able to.
或いは、第１及び第２又は第３の電極間の最大電位差が異なるように設定されるため、異なる放電開始電圧を持つ各セルの壁電荷を放電開始電圧に近い電圧でより安定かつ確実に消去（リセット）することができる。 Alternatively, since the maximum potential difference between the first and second or third electrodes is set to be different, the wall charge of each cell having a different discharge start voltage is more stably and reliably erased at a voltage close to the discharge start voltage. (Reset).
或いは、リセットパルスを生成する回路を簡単に構成できる。 Alternatively, a circuit for generating a reset pulse can be easily configured.
或いは、比較的低い放電開始電圧を有するセルを最初にリセットでき、次に比較的高い放電開始電圧を有するセルをリセットすることができる。 Alternatively, cells with a relatively low discharge start voltage can be reset first, and then cells with a relatively high discharge start voltage can be reset.
或いは、第２又は第３の電極電位を制御する回路を簡単に構成できる。 Alternatively, a circuit for controlling the second or third electrode potential can be easily configured.
次に、本発明を実施するための最良の形態を、以下の実施例に基づき図面を参照しつつ説明していく。 Next, the best mode for carrying out the present invention will be described based on the following embodiments with reference to the drawings.
図９及び図１０はそれぞれ第１、第２の実施例を示す駆動波形図であり、前記高コントラスト駆動方法に対して本実施例を適用したものである。すなわち、サブフィールドＳＦｎ＋１では全面書き込み放電は行わず、細幅パルス（例えば、パルス幅が２μｓ以下）からなる消去パルスをＸ電極に印加することによって、壁電荷を消去している。なお、前記細幅パルスは、放電形成直後にパルス電圧の印加を終了させるものであり、放電時に発生した荷電粒子の大部分は放電セル空間に残留し、パネル誘電体層上の壁電荷に静電引力で吸着され、壁面上で再結合して消去される。これは、以降の実施例においても共通である。 FIG. 9 and FIG. 10 are drive waveform diagrams showing the first and second embodiments, respectively, in which the present embodiment is applied to the high contrast driving method. That is, in the subfield SFn + 1, the wall charges are erased by applying an erase pulse composed of a narrow pulse (for example, a pulse width of 2 μs or less) to the X electrode without performing full-surface write discharge. The narrow pulse terminates the application of the pulse voltage immediately after the discharge is formed, and most of the charged particles generated during the discharge remain in the discharge cell space, and are statically charged to the wall charges on the panel dielectric layer. It is adsorbed by the electric attractive force and recombined on the wall surface to be erased. This is the same in the following embodiments.
さて、３電極構造パネルの維持放電期間中の対向電極電位は、維持放電電極間の電位差の中間値としておくことにより、パネルが安定的に動作することが知られている。このため維持放電期間中は、対向電極を正極性電位に維持するわけである。そしてこのことは、細幅パルス（例えば、パルス幅が２μｓ以下）による消去放電時においても同様である。 Now, it is known that the panel operates stably by setting the counter electrode potential during the sustain discharge period of the three-electrode structure panel to an intermediate value of the potential difference between the sustain discharge electrodes. For this reason, the counter electrode is maintained at a positive potential during the sustain discharge period. This also applies to erasing discharge with a narrow pulse (for example, a pulse width of 2 μs or less).
このため、本実施例では、細幅パルスの印加による消去放電の実施により、壁電荷が形成される際の対向電極電位を維持放電電極間の電位差Ｖａとしている。そして、対向電極電位Ｖａの立ち下がりが細幅パルスの立ち上がりと同時になるようにし、且つ、細幅パルスの立ち下がりによって生じる中和放電時の電位をＧＮＤとすることで、前記した細幅消去放電時の対向電極電位の影響を回避している。 For this reason, in this embodiment, the counter electrode potential when the wall charges are formed by performing the erase discharge by applying the narrow pulse is set to the potential difference Va between the sustain discharge electrodes. Then, the above-mentioned narrow erase discharge is performed by making the falling of the counter electrode potential Va coincide with the rising of the narrow pulse and setting the potential at the neutralization discharge caused by the falling of the narrow pulse to GND. The influence of the counter electrode potential at the time is avoided.
図１０に示す第２の実施例は、図９に示す第１実施例の変形例である。Ｘ及びＹ電極それぞれに印加される波形自体は、図９に示す第１実施例と相違するが、Ｘ−Ｙ電極間にかかる電位差は図９に示す第１実施例と同一であり、両者は実質的に同じ駆動であると言える。 The second embodiment shown in FIG. 10 is a modification of the first embodiment shown in FIG. Although the waveforms themselves applied to the X and Y electrodes are different from those of the first embodiment shown in FIG. 9, the potential difference applied between the XY electrodes is the same as that of the first embodiment shown in FIG. It can be said that the driving is substantially the same.
以上の第１、第２実施例により、対向電極電位の影響による多量のマイナス（又はプラス）極性電荷の蓄積を回避してより完全な消去が可能となり、駆動電圧マージンが改善される。 According to the first and second embodiments described above, accumulation of a large amount of negative (or positive) polarity charges due to the influence of the counter electrode potential can be avoided and more complete erasure can be achieved, and the drive voltage margin can be improved.
なお、本実施例では、高コントラスト駆動方法を基に説明しているが、本実施例の原理は必ずしも高コントラスト駆動方法に限定されるものではない。例えば、全てのサブフィールドのリセット期間において、全面書き込み／細幅消去放電を実施するような場合であれば、本実施例と同様な効果が期待できる。また、逆に、全てのサブフィールドのリセット期間において、全面書き込み放電を行うことなく細幅消去放電を行うような場合でも有効であろう。 Although the present embodiment has been described based on the high contrast driving method, the principle of the present embodiment is not necessarily limited to the high contrast driving method. For example, the effect similar to that of the present embodiment can be expected in the case where full-surface write / narrow erase discharge is performed in the reset period of all subfields. On the contrary, it will be effective even in the case where the narrow erase discharge is performed without performing the full-surface write discharge in the reset period of all the subfields.
図１１は第３実施例を示す駆動波形図であり、高コントラスト駆動を示すものである。ｎ番目のサブフィールドＳＦｎにおいて最終維持放電を行ったセルは、Ｘ電極に正電荷、Ｙ電極に負電荷を蓄積している。同図では、Ｘ，Ｙ電極上のおおよその壁電荷量を概念的に示している。次のサブフィールドであるＳＦｎ＋１では、全面書き込み放電は行わず、第１の消去パルスである細幅パルスをＸ電極に印加することによって、壁電荷を消去している。 FIG. 11 is a drive waveform diagram showing the third embodiment, and shows high contrast drive. In the cell that has undergone the final sustain discharge in the n-th subfield SFn, positive charge is accumulated in the X electrode and negative charge is accumulated in the Y electrode. In the figure, the approximate amount of wall charges on the X and Y electrodes is conceptually shown. In SFn + 1, which is the next subfield, wall charges are erased by applying a narrow pulse, which is the first erase pulse, to the X electrode without performing full-surface write discharge.
この時、画素の不均一性や温度条件の変化から、放電開始が予想以上に早まった場合は、消去前の壁電荷に対して反対の極性の壁電荷をＸ，Ｙ双方に蓄積してしまう。同図の例では、消去パルスの印加前より減少しているものの、Ｘ，Ｙ電極上に壁電荷が蓄積され、消去不良の状態となっている。 At this time, if the discharge start is earlier than expected due to the non-uniformity of the pixel or the change in the temperature condition, wall charges having opposite polarities to the wall charges before erasing are accumulated in both X and Y. . In the example of the figure, although it is decreased from before the erase pulse is applied, wall charges are accumulated on the X and Y electrodes, resulting in an erase failure state.
しかしながら、本実施例では、次に配置した第２の消去パルスであるＳＥＰ（Ｓｌｏｐｅ Ｅｒａｓｅ Ｐｕｌｓｅ）によって、消去不良の状態をより完全消去の状態に近づけている。なお、ＳＥＰは第１の消去パルスである細幅パルスから１０μｓ以上の間隔を空けて設けられることが望ましい。これは、ＳＥＰと第１の消去パルスである細幅パルスとの間隔が１０μｓ以下であると、電荷状態が不安定なままで消去動作を行うことになるからである。 However, in the present embodiment, the erase failure state is made closer to the complete erase state by SEP (Slope Erase Pulse) which is the second erase pulse arranged next. Note that the SEP is desirably provided at an interval of 10 μs or more from the narrow pulse which is the first erase pulse. This is because if the interval between the SEP and the narrow pulse that is the first erase pulse is 10 μs or less, the erase operation is performed while the charge state remains unstable.
図１１の例では、第２の消去パルスによる消去動作後、Ｘ，Ｙ電極上に残留する壁電荷はごく微量となっており、この程度の残留電荷はこの後のアドレス期間に対して悪影響を与えることはない。 In the example of FIG. 11, after the erase operation by the second erase pulse, the wall charges remaining on the X and Y electrodes are very small, and this residual charge has an adverse effect on the subsequent address period. Never give.
なお、第２の消去パルスとしては、壁電荷消去量は細幅消去より少なく十分ではないが、細幅の様に電荷反転する恐れのないことから、ＳＥＰを用いることが望ましい。ＳＥＰは、ゆるやかな傾斜をもって立ち上がるパルスであり、立ち上がり中のパルス電圧が放電電圧に到達したセルから順次放電が行われるため、実質的に各セルには、最適電圧（放電開始電圧にほぼ等しい電圧）が印加されたことになる。このため、セルに極性反転した電荷を残留させることがない。 As the second erasing pulse, the wall charge erasing amount is not sufficiently smaller than the narrow width erasing, but it is desirable to use SEP because there is no fear of charge reversal unlike the narrow width. SEP is a pulse that rises with a gentle slope, and discharge is performed sequentially from the cell where the rising pulse voltage reaches the discharge voltage. Therefore, each cell substantially has an optimum voltage (a voltage substantially equal to the discharge start voltage). ) Is applied. For this reason, the charge whose polarity is reversed does not remain in the cell.
以上の第３実施例により、リセット期間の消去動作において、消去不良となることなくほぼ完全な消去動作が実現でき、駆動電圧マージンが改善される。なお、全てのサブフィールドのリセット期間においても全面書き込み放電を行うことなく細幅消去放電を行うような場合でも、本実施例は有効であろう。また、複数の消去放電としては、前記の細幅／ＳＥＰの組み合わせ以外でも、例えば、細幅／細幅、ＳＥＰ／ＳＥＰ、ＳＥＰ／細幅等の組み合わせも可能である。 According to the third embodiment described above, in the erasing operation in the reset period, almost complete erasing operation can be realized without causing erasure failure, and the drive voltage margin is improved. It should be noted that this embodiment will be effective even in the case where narrow erase discharge is performed without performing full-surface write discharge even in the reset period of all subfields. As the plurality of erasing discharges, combinations other than the narrow width / SEP combination, for example, narrow width / small width, SEP / SEP, SEP / thin width, and the like are also possible.
図１２は、第４実施例を示す駆動波形図であり、高コントラスト駆動方法に対して本実施例を適用したものである。すなわち、サブフィールドＳＦｎ＋１では全面書き込み放電は行わず、細幅パルスからなる消去パルスをＸ電極に印加することによって、壁電荷を消去している。図８を利用して説明したように、維持放電期間の各維持パルスの立ち下がり後には微弱放電が生じており、特に最後尾の維持放電パルスの立ち下がり後に発生した微弱放電が、その後に行う消去放電に悪影響を及ぼしていた。 FIG. 12 is a drive waveform diagram showing the fourth embodiment, and this embodiment is applied to the high contrast driving method. That is, in the subfield SFn + 1, the wall charges are erased by applying the erase pulse composed of the narrow pulse to the X electrode without performing the entire surface write discharge. As described with reference to FIG. 8, a weak discharge occurs after the falling of each sustain pulse in the sustain discharge period, and in particular, the weak discharge generated after the trailing end of the last sustain discharge pulse is performed thereafter. The erase discharge was adversely affected.
しかしながら、本実施例においては、最後尾の維持放電パルスのパルス幅を、その他の維持放電パルスのパルス幅よりも長くしている。その結果、本実施例では、パルス幅を長くした最後尾の維持放電パルスの立ち下がり後に微弱放電は発生せず、その後の細幅放電も正常に実施することが可能となっている。なお、最後尾の維持放電パルスのパルス幅は、微弱放電を防止するためには、少なくとも３μｓ以上必要であることが実験的に確認されている。 However, in this embodiment, the pulse width of the last sustain discharge pulse is made longer than the pulse widths of the other sustain discharge pulses. As a result, in this embodiment, the weak discharge does not occur after the trailing edge of the last sustain discharge pulse with the long pulse width, and the subsequent narrow discharge can be normally performed. It has been experimentally confirmed that the pulse width of the last sustain discharge pulse is required to be at least 3 μs or more in order to prevent weak discharge.
以上の第４実施例により、最後尾の維持放電パルス立ち下がり後の微弱放電に起因するリセット期間における消去動作不良を防止することができ、駆動電圧マージンが改善される。 According to the fourth embodiment described above, it is possible to prevent the erase operation failure in the reset period caused by the weak discharge after the last sustain discharge pulse falls, and the drive voltage margin is improved.
なお、本実施例では、高コントラスト駆動方法を基に説明しているが、本実施例の原理は必ずしも高コントラスト駆動方法に限定されるものではない。全てのサブフィールドのリセット期間において全面書き込み放電を実施するような駆動方法であっても、本実施例と同様な効果が期待できる。また逆に、全てのサブフィールドのリセット期間において、全面書き込み放電を行うことなく細幅消去放電を行うような場合でも有効であろう。 Although the present embodiment has been described based on the high contrast driving method, the principle of the present embodiment is not necessarily limited to the high contrast driving method. Even if the driving method is such that the full address discharge is performed in the reset period of all the subfields, the same effect as in this embodiment can be expected. Conversely, it will be effective even in the case where narrow erase discharge is performed without performing full-surface write discharge in the reset period of all subfields.
図１３は、第５実施例を示す駆動波形図であり、高コントラスト駆動方法に対して本実施例を適用したものである。すなわち、サブフィールドＳＦｎ＋１では全面書き込み放電は行わず、細幅パルスからなる消去パルスをＸ電極に印加することによって、壁電荷を消去している。本実施例においては、最後尾の維持放電パルスと、続く全面書き込み放電を行わないサブフィールドにおけるリセット期間にて印加される細幅パルスとの間隔を、同一サブフィールドの維持放電期間における維持放電パルス間の間隔と同程度に狭いものとしている。 FIG. 13 is a drive waveform diagram showing the fifth embodiment, and this embodiment is applied to the high contrast driving method. That is, in the subfield SFn + 1, the wall charges are erased by applying the erase pulse composed of the narrow pulse to the X electrode without performing the entire surface write discharge. In the present embodiment, the interval between the last sustain discharge pulse and the narrow pulse applied in the reset period in the subfield where no full-surface write discharge is performed is set as the sustain discharge pulse in the sustain discharge period in the same subfield. It is assumed to be as narrow as the interval between them.
図８を利用して説明したように、最後尾の維持放電パルスの立ち下がり後には微弱放電が発生し、正常な消去放電に悪影響を及ぼしていた。しかし、この微弱放電は、前記したように、連続して印加される維持放電パルスに対しては、ほとんど影響を及ぼさないことが判っている。微弱放電が各維持放電に対して影響を及ぼさない理由は、微弱放電の発生後に直ちに次のパルスを印加しているからであると思われる。 As described with reference to FIG. 8, a weak discharge occurs after the trailing edge of the last sustain discharge pulse, which adversely affects normal erase discharge. However, it has been found that this weak discharge has almost no influence on the sustain discharge pulse applied continuously as described above. The reason why the weak discharge does not affect each sustain discharge is considered to be that the next pulse is applied immediately after the occurrence of the weak discharge.
本実施例では、この点を考慮し、最後尾の維持放電パルスとそれに続くサブフィールド（全面書き込み放電を行わないもの）におけるリセット期間中の細幅パルスとの間隔を、維持放電パルス間の間隔と同程度に狭いものとした。この間隔は、２μｓ以下とすることが適当である。 In the present embodiment, in consideration of this point, the interval between the last sustain discharge pulse and the narrow pulse during the reset period in the subsequent subfield (the one that does not perform full address discharge) is the interval between the sustain discharge pulses. As narrow as that. This interval is suitably 2 μs or less.
以上、第５の実施例により、図１１の光パルスから判るように最後尾の維持放電パルス立ち下げ後に微弱放電は起きているものの、続く細幅放電は正常に行うことが可能となり、駆動電圧マージンが改善される。 As described above, according to the fifth embodiment, as can be seen from the light pulse in FIG. 11, although the weak discharge occurs after the last sustain discharge pulse falls, the subsequent narrow discharge can be normally performed, and the drive voltage Margin is improved.
なお、本実施例では、高コントラスト駆動方法を基に説明しているが、本実施例の原理は必ずしも高コントラスト駆動方法に限定されるものではない。全てのサブフィールドのリセット期間において全面書き込み放電を実施するような駆動方法であっても、本実施例と同様な効果が期待できる。この場合、最後尾の維持放電パルスと続くサブフィールドにおけるリセット期間中の全面書き込みパルスとの間隔を、維持放電パルス間の間隔と同程度に狭いものとすることになる。また、逆に、全てのサブフィールドのリセット期間において、全面書き込み放電を行うことなく消去放電（例えば、細幅消去）を行うような場合でも有効であろう。 Although the present embodiment has been described based on the high contrast driving method, the principle of the present embodiment is not necessarily limited to the high contrast driving method. Even if the driving method is such that the full address discharge is performed in the reset period of all the subfields, the same effect as in this embodiment can be expected. In this case, the interval between the last sustain discharge pulse and the entire writing pulse during the reset period in the subsequent subfield is set to be as narrow as the interval between the sustain discharge pulses. Conversely, it may be effective even in the case where erase discharge (for example, narrow width erase) is performed without performing full-surface write discharge in the reset period of all subfields.
図１４は、第６実施例を示す駆動波形図であり、前記の第４実施例と第５実施例とを組み合わせたものである。すなわち、本実施例においては、最後尾の維持放電パルスのパルス幅をその他の維持放電パルスのパルス幅より長くしている。そして更に、最後尾の維持放電パルスと、その次のサブフィールド（全面書き込み放電を行わないもの）におけるリセット期間中の細幅パルスとの間隔を、維持放電期間における維持放電パルス間の間隔と同程度に狭いものとしている。 FIG. 14 is a drive waveform diagram showing the sixth embodiment, which is a combination of the fourth and fifth embodiments. That is, in the present embodiment, the last sustain discharge pulse has a longer pulse width than the other sustain discharge pulses. In addition, the interval between the last sustain discharge pulse and the narrow pulse during the reset period in the next subfield (without full address discharge) is the same as the interval between the sustain discharge pulses during the sustain discharge period. Narrow to the extent.
本実施例は、第４実施例の内容を含んでいるため、最後尾の維持放電パルスの立ち下げ時に微弱放電は本来起こらないはずである。しかしながら、パネル条件のバラツキ等により仮に微弱放電が発生してしまったとしても正常な細幅消去が実現できるように、本実施例は更に第５実施例の内容を付加している。これにより、本実施例は消去放電をより確実なものとしている。 Since the present embodiment includes the contents of the fourth embodiment, weak discharge should not occur when the last sustain discharge pulse falls. However, this embodiment further adds the contents of the fifth embodiment so that normal narrow erase can be realized even if a weak discharge occurs due to variations in panel conditions. Thereby, the present embodiment makes the erasure discharge more reliable.
以上の第６実施例により、最後尾の維持放電パルス立ち下げ後の微弱放電に起因するリセット期間での消去動作不良を防止することができ、駆動電圧マージンが改善される。また、同図に示す高コントラスト駆動方法に限定されるものではない点においても、先に説明した実施例と同様である。 According to the sixth embodiment described above, it is possible to prevent the erasing operation failure in the reset period caused by the weak discharge after the last sustain discharge pulse falls, and the drive voltage margin is improved. Further, the present invention is not limited to the high contrast driving method shown in FIG.
図１５は、第７実施例を示す駆動波形図であり、サブフィールドＳＦｎ＋１では全面書き込み／自己消去パルスをＸ電極に印加することによって、壁電荷を消去している。 FIG. 15 is a drive waveform diagram showing the seventh embodiment. In the subfield SFn + 1, wall charges are erased by applying a full-surface write / self-erase pulse to the X electrode.
本実施例においては、最後尾の維持放電パルスの立ち下がりと対向電極電位Ｖａの立ち下がりとを同時にすることで、対向電極であるアドレス電極上の壁電荷を均一化している。なお、維持放電期間における維持放電パルスの間隔は、微弱放電による第３の電極上の壁電荷を減少させるために、１μｓ以下にすることが望ましいことが確認されている。 In the present embodiment, the wall charges on the address electrode, which is the counter electrode, are made uniform by simultaneously performing the falling edge of the last sustain discharge pulse and the falling edge of the counter electrode potential Va. It has been confirmed that the interval between the sustain discharge pulses in the sustain discharge period is desirably 1 μs or less in order to reduce wall charges on the third electrode due to weak discharge.
以上の第７実施例により、対向電極であるアドレス電極上の壁電荷を均一化することができ、リセット期間での消去動作不良を防止し、駆動電圧マージンが改善される。また、本実施例は同図に示す駆動方法に限定されるものではなく、例えば、高コントラスト駆動方法においても有効であろう。 According to the seventh embodiment described above, the wall charges on the address electrode which is the counter electrode can be made uniform, the erasure operation failure in the reset period can be prevented, and the drive voltage margin can be improved. Further, the present embodiment is not limited to the driving method shown in the figure, and may be effective in, for example, a high contrast driving method.
次に、図１６、図１７、図１８は、それぞれ第８，第９，第１０の実施例を示す駆動波形図であり、高コントラスト駆動方法に適用した例を示している。これらの実施例では、全面書き込み放電を行うサブフィールドの直前に、消去機能を有したパルス、例えば細幅パルス、ＳＥＰ、或いはその両方を印加するものである。この消去パルスの印加により、数少ない全面書き込み放電への負担を軽減することができる。すなわち、全面書き込み放電前の残留壁電荷状態を直前のサブフィールドの点灯状態に関わらず常に同じ状態にすることができるため、対向電極上の残留壁電荷の消去をより完全な形で行うことができる。 Next, FIGS. 16, 17 and 18 are drive waveform diagrams showing the eighth, ninth and tenth embodiments, respectively, showing an example applied to the high contrast driving method. In these embodiments, a pulse having an erasing function, for example, a narrow pulse, SEP, or both, is applied immediately before a subfield for performing full-surface write discharge. By applying this erase pulse, it is possible to reduce the burden on the few full surface write discharges. That is, since the residual wall charge state before the full-surface write discharge can always be made the same regardless of the lighting state of the immediately preceding subfield, the residual wall charge on the counter electrode can be erased more completely. it can.
第８実施例は、サブフィールドＳＦｎ＋１のリセット期間における消去パルスを全面書き込み／自己消去パルスとし、直前のサブフィールドＳＦｎの維持放電期間の次に細幅パルスを配置した例である。 The eighth embodiment is an example in which the erase pulse in the reset period of the subfield SFn + 1 is the full-surface write / self-erasure pulse, and the narrow pulse is arranged next to the sustain discharge period of the immediately preceding subfield SFn.
また、第９実施例は、サブフィールドＳＦｎ＋１のリセット期間における消去パルスを全面書き込み／自己消去パルスとし、直前のサブフィールドＳＦｎの維持放電期間の次に細幅、ＳＥＰを配置した例である。 The ninth embodiment is an example in which the erase pulse in the reset period of the subfield SFn + 1 is the full-surface write / self-erasure pulse, and the narrow width and SEP are arranged next to the sustain discharge period of the immediately preceding subfield SFn.
また、第１０実施例は、サブフィールドＳＦｎ＋１のリセット期間における消去パルスを全面書き込み／自己消去パルスとし、直前のサブフィールドＳＦｎの維持放電期間の次に細幅パルス及びＳＥＰを配置した例である。 The tenth embodiment is an example in which the erase pulse in the reset period of the subfield SFn + 1 is the full-surface write / self-erasure pulse, and the narrow pulse and the SEP are arranged after the sustain discharge period of the immediately preceding subfield SFn.
これらのパルスにより、全面書き込み放電の前の残留壁電荷状態を、直前のサブフィールドの点灯状態に関わらずほぼ同じ状態にできる。 With these pulses, the residual wall charge state before the full-surface write discharge can be made substantially the same regardless of the lighting state of the immediately preceding subfield.
以上の第８，第９，第１０実施例により、リセット期間における全面書き込み／自己消去パルスによる対向側電荷の消去をより完全な形で行うことができ、駆動電圧マージンが改善される。 According to the eighth, ninth, and tenth embodiments described above, the opposite side charge can be erased more completely by the full write / self-erase pulse in the reset period, and the drive voltage margin is improved.
なお、本実施例では高コントラスト駆動方法を基に説明しているが、本実施例の原理は必ずしも高コントラスト駆動方法に限定されるものではない。全てのサブフィールドのリセット期間において、全面書き込み放電を実施するような駆動方法であっても、本実施例と同様な効果が期待できる。 Although the present embodiment is described based on the high contrast driving method, the principle of the present embodiment is not necessarily limited to the high contrast driving method. Even in the driving method in which the full-surface write discharge is performed in the reset period of all the subfields, the same effect as in this embodiment can be expected.
図１９は、第１１実施例を示す駆動波形図であり、高コントラスト駆動方式に適用した例を示している。本実施例では、全面書き込み放電を行う前に、更に消去放電を行い、その時の第３の電極であるアドレス電極に印加する電圧を０Ｖとしている。このように、消去放電時にアドレス電極に印加する電圧を０Ｖとすることにより、全面書き込み放電前の残留壁電荷状態を常に同じ状態にすることができるため、対向電極上の残留壁電荷の消去をより完全な形で行うことができるのである。 FIG. 19 is a drive waveform diagram showing the eleventh embodiment, showing an example applied to a high contrast drive system. In this embodiment, the erase discharge is further performed before the full-surface write discharge, and the voltage applied to the address electrode as the third electrode at that time is set to 0V. In this way, by setting the voltage applied to the address electrode at the time of erasing discharge to 0 V, the residual wall charge state before the full-surface write discharge can always be made the same, so the residual wall charge on the counter electrode can be erased. It can be done in a more complete form.
以上の第１１実施例により、リセット期間における全面書き込み／自己消去パルスによる対向側電荷の消去をより完全な形で行うことができ、駆動電圧マージンが改善される。 According to the eleventh embodiment described above, the counter charge on the opposite side can be erased in a more complete manner by the whole surface writing / self-erasing pulse in the reset period, and the drive voltage margin is improved.
なお、本実施例では高コントラスト駆動方法を基に説明しているが、本実施例の原理は必ずしも高コントラスト駆動方法に限定されるものではない。全てのサブフィールドのリセット期間において、全面書き込み放電を実施するような駆動方法であっても、本実施例と同様な効果が期待できる。 Although the present embodiment is described based on the high contrast driving method, the principle of the present embodiment is not necessarily limited to the high contrast driving method. Even in the driving method in which the full-surface write discharge is performed in the reset period of all the subfields, the same effect as in this embodiment can be expected.
図２０は、第１２実施例を示す駆動波形図であり、高コントラスト駆動方法に対して本実施例を適用したものである。本実施例では、リセット期間において、全面書き込み放電を行う前に、更に消去放電を行い、全面書き込み放電を実施する全面書き込みパルスの立ち下がり後、第３の電極であるアドレス電極に細幅パルスを印加している。これにより、全面書き込み放電後に残留壁電荷が残っていたとしても、アドレス電極上の残留壁電荷の消去をより完全な形で行うことができる。 FIG. 20 is a drive waveform diagram showing the twelfth embodiment, and this embodiment is applied to the high contrast driving method. In this embodiment, before the full write discharge is performed in the reset period, an erase discharge is further performed. After the fall of the full write pulse for performing the full write discharge, a narrow pulse is applied to the address electrode which is the third electrode. Applied. As a result, even if the residual wall charges remain after the entire write discharge, the residual wall charges on the address electrodes can be erased more completely.
なお、全面書き込み放電を実施する全面書き込みパルスの立ち下がりと、第３の電極であるアドレス電極に印加される細幅パルスの立ち上がりとの間隔は、１０μｓ以内であることが望ましいことが実験的に確認されている。 Note that it is experimentally desirable that the interval between the fall of the full write pulse for carrying out full write discharge and the rise of the narrow pulse applied to the address electrode as the third electrode is preferably within 10 μs. It has been confirmed.
以上の第１２実施例により、リセット期間における全面書き込み／自己消去パルスによる対向側電荷の消去をより完全な形で行うことができ、駆動電圧マージンが改善される。また、同図に示す高コントラスト駆動方法に限定されるものではない点においても、先に説明した実施例と同様である。 According to the above twelfth embodiment, the counter charge on the opposite side can be erased in a more complete manner by the full-surface writing / self-erasing pulse in the reset period, and the drive voltage margin is improved. Further, the present invention is not limited to the high contrast driving method shown in FIG.
図２１は、第１３実施例を示す駆動波形図であり、リセット期間の一部のみを図示したものである。 FIG. 21 is a drive waveform diagram showing the thirteenth embodiment, and shows only a part of the reset period.
本実施例は、リセット期間において、全面書き込みパルスの立ち下がり後、第３の電極であるアドレス電極にアドレス細幅パルスを印加し、更に、第２の電極に印加電圧値を連続的に変化させる消去パルスＳＥＰを印加している。この結果、全面書き込み放電後に残留壁電荷が残っていたとしても、アドレス細幅パルス及び印加電圧値を連続的に変化させる消去パルスＳＥＰの組み合わせによってアドレス電極上の残留壁電荷の消去をより完全な形で行うことができる。 In this embodiment, an address narrow pulse is applied to the address electrode, which is the third electrode, and the applied voltage value is continuously changed to the second electrode after the entire write pulse falls in the reset period. An erase pulse SEP is applied. As a result, even if the residual wall charges remain after the full-surface write discharge, the residual wall charges on the address electrodes are more completely erased by the combination of the address narrow pulse and the erase pulse SEP that continuously changes the applied voltage value. Can be done in the form.
以上の第１３実施例により、リセット期間における全面書き込み／自己消去パルスによる対向側電荷の消去をより完全な形で行うことができ、駆動電圧マージンが改善される。また、同図に示す高コントラスト駆動方法に限定されるものではない点においても、先に説明した実施例と同様である。 According to the thirteenth embodiment, it is possible to more completely erase the opposite side charge by the full-surface writing / self-erasing pulse in the reset period, and the drive voltage margin is improved. Further, the present invention is not limited to the high contrast driving method shown in FIG.
図２２は、第１４実施例における駆動波形配置図であり、全サブフィールド数が４の場合を例として示している。図２２（Ａ）は１サブフィールド中の各期間の配置順序がリセット，アドレス，維持放電の場合を示し，図２２（Ｂ）は１サブフィールド中の各期間の配置順序がアドレス，維持放電，リセットの場合を示し、図２２（Ｃ）は１サブフィールド中の各期間の配置順序がリセット（全面書き込みパルスを含む），アドレス，維持放電，リセット（全面書き込みパルスを含まない）の場合を示す。 FIG. 22 is a drive waveform arrangement diagram in the fourteenth embodiment, and shows an example in which the total number of subfields is four. FIG. 22A shows the case where the arrangement order of each period in one subfield is reset, address, and sustain discharge, and FIG. 22B shows the arrangement order of each period in one subfield, which is address, sustain discharge, FIG. 22C shows a case where the arrangement order of each period in one subfield is reset (including a full write pulse), address, sustain discharge, and reset (not including a full write pulse). .
本実施例では、高コントラスト駆動方法において、最も短い維持放電期間の後、又は、最も長い維持放電期間の後に全面書き込み／自己消去パルスを印加するリセット期間を配置している。 In this embodiment, in the high-contrast driving method, a reset period in which the full-surface writing / self-erasing pulse is applied after the shortest sustain discharge period or after the longest sustain discharge period is arranged.
例えば、最も短い維持放電期間の後に全面書き込み／自己消去パルスを印加するリセット期間が配置される場合、図２２（Ａ）ではサブフィールド（ＳＦ）２のリセット期間２４，図２２（Ｂ）ではＳＦ１のリセット期間２５，図２２（Ｃ）ではＳＦ１の最後尾にあるリセット期間２７に夫々配置される。
For example, in the case where a reset period for applying a full write / self-erase pulse is arranged after the shortest sustain discharge period, the
全面書き込み放電を行うサブフィールドを少なくすると、対向電極上にリセットしきれない残留壁電荷が蓄積し、数少ない全面書き込み放電への負担が大きくなるわけであるが、この残留壁電荷は維持放電期間中においても蓄積する。したがって、全面書き込み放電への負担を少なくするためには、その直前のサブフィールドの維持放電期間は、短い方が良いのである。 If the number of subfields for full-surface write discharge is reduced, residual wall charges that cannot be completely reset are accumulated on the counter electrode, and the burden on the few full-surface write discharges increases. It accumulates in. Therefore, in order to reduce the burden on full-surface write discharge, it is better that the sustain discharge period of the subfield immediately before is shorter.
一方、最も長い維持放電期間の後に全面書き込み／自己消去パルスを印加するリセット期間が配置される場合、図２２（Ａ）ではＳＦ１のリセット期間２３，図２２（Ｂ）ではＳＦ４のリセット期間２６，図２２（Ｃ）ではＳＦ４の最後尾にあるリセット期間２８に夫々配置される。
On the other hand, when the reset period for applying the full write / self-erase pulse is arranged after the longest sustain discharge period, the reset period 23 of SF1 in FIG. 22A, the
全面書き込み放電を行うサブフィールドを少なくすると、対向電極上にリセットしきれない残留壁電荷が蓄積し、数少ない全面書き込み放電への負担が大きくなるわけであるが、この残留壁電荷は維持放電期間中においても蓄積する。したがって、全面書き込み放電の効果を大きくするためには、その直前のサブフィールドの維持放電期間は、長い方が良いのである。 If the number of subfields for full-surface write discharge is reduced, residual wall charges that cannot be completely reset are accumulated on the counter electrode, and the burden on the few full-surface write discharges increases. It accumulates in. Therefore, in order to increase the effect of the full-surface write discharge, it is better that the sustain discharge period of the immediately preceding subfield is longer.
以上、第１４実施例により、維持放電期間中に対向電極上に蓄積する残留壁電荷の影響を最小限に抑えられ、次の消去動作をより完全な形で行うことが可能となり、駆動電圧マージンが改善される。 As described above, according to the fourteenth embodiment, the influence of the residual wall charge accumulated on the counter electrode during the sustain discharge period can be minimized, and the next erasing operation can be performed in a more complete form. Is improved.
図２３は、第１５実施例を示す駆動波形図であり、高コントラスト駆動方法に対して本実施例を適用したものである。なお、サブフィールドＡは、図１６の第８実施例に示すように、全面書き込み放電を行うサブフィールドの直前に、消去機能を有したパルスを印加している。 FIG. 23 is a drive waveform diagram showing the fifteenth embodiment, in which the present embodiment is applied to a high contrast driving method. In the subfield A, as shown in the eighth embodiment of FIG. 16, a pulse having an erasing function is applied immediately before the subfield in which the full write discharge is performed.
本実施例は、駆動波形を出力しない休止期間を全面書き込みパルス印加後の自己消去期間とし、全面書き込み放電及び消去放電を共に行うサブフィールドＡの中に休止期間を設けることとしている。これは、前記のように休止期間を設けることにより、リセットしなければならない壁電荷量が最も安定し、消去放電を確実なものとしているのである。 In this embodiment, a pause period in which no drive waveform is output is defined as a self-erase period after application of a full write pulse, and a pause period is provided in the subfield A in which both full write discharge and erase discharge are performed. This is because the wall charge amount that must be reset is most stable and the erasure discharge is ensured by providing the pause period as described above.
以上、第１５実施例により、休止期間の変動による壁電荷量の変動を小さくすることができ、駆動電圧マージンが改善される。また、同図に示す高コントラスト駆動方法に限定されるものでは無い点においても、先に説明した実施例と同様である。 As described above, according to the fifteenth embodiment, the fluctuation of the wall charge amount due to the fluctuation of the pause period can be reduced, and the drive voltage margin is improved. In addition, the present invention is not limited to the high contrast driving method shown in FIG.
次に、図２４，図２５は、それぞれ第１６，第１７実施例を示す駆動波形図であり、高コントラスト駆動方法に適用した例を示している。なお、図２４及び図２５は、リセット期間の一部を図示したものである。 Next, FIGS. 24 and 25 are drive waveform diagrams showing the sixteenth and seventeenth embodiments, respectively, showing an example applied to the high contrast driving method. 24 and 25 illustrate a part of the reset period.
これらの実施例では、リセット期間において、複数の消去パルスを組み合わせて利用することにより、１つの消去放電で残留壁電荷の消去を行うよりも高い確率で残留壁電荷の消去を行うことができる。 In these embodiments, by using a combination of a plurality of erase pulses in the reset period, the residual wall charges can be erased with a higher probability than when the residual wall charges are erased by one erase discharge.
図２４（Ａ）の実施例は、リセット期間において、１番目に細幅パルスを第１の電極に印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスＳＥＰを第２の電極に印加し、３番目に負方向のＳＥＰを印加した例である。また、図２４（Ｂ）の実施例は、リセット期間において、１番目に細幅パルスを第１の電極に印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスＳＥＰを第２の電極に印加し、３番目に負方向に印加する消去パルスを第２の電極に印加した例である。 In the embodiment of FIG. 24A, in the reset period, the narrow pulse is first applied to the first electrode, and the second erase pulse SEP is applied to continuously change the applied voltage value in the positive direction. This is an example in which a negative SEP is applied third. In the embodiment of FIG. 24B, in the reset period, the narrow pulse is first applied to the first electrode, and the erase pulse SEP that continuously changes the applied voltage value in the positive direction is applied second. This is an example in which an erase pulse applied to the second electrode and applied third in the negative direction is applied to the second electrode.
また、図２５（Ａ）の実施例は、図２４（Ａ）に示す実施例に４番目の消去パルスを印加したものであり、また、図２５（Ｂ）の実施例は、図２４（Ｂ）に示す実施例に４番目の消去パルスを印加したものである。その４番目の消去パルスは、第２の電極に印加される正方向のＳＥＰである。 In the embodiment of FIG. 25A, a fourth erase pulse is applied to the embodiment shown in FIG. 24A, and the embodiment of FIG. The fourth erase pulse is applied to the embodiment shown in FIG. The fourth erase pulse is a positive SEP applied to the second electrode.
ここで、前記２番目に正方向に印加電圧値を連続的に変化させる消去パルスＳＥＰは、前記４番目に印加される正方向のＳＥＰに比べて長くすることで、より良い効果が得られることが実験的に確認されている。したがって、ｎ＋１番目に正方向に印加電圧値を連続的に変化させる消去パルスＳＥＰは、ｎ番目に印加される正方向のＳＥＰに比べて長くすることが望ましい。 Here, the erase pulse SEP for continuously changing the applied voltage value in the second positive direction is made longer than the fourth SEP in the positive direction, so that a better effect can be obtained. Has been confirmed experimentally. Therefore, it is desirable that the erase pulse SEP for continuously changing the applied voltage value in the (n + 1) th positive direction is longer than the positive-direction SEP applied in the nth.
以上、第１６及び第１７実施例により、複数個の消去パルスを組み合わせることで、アドレス選択放電を行う前の残留壁電荷をリセットする確率を高くすることができ、駆動電圧マージンが改善される。 As described above, according to the sixteenth and seventeenth embodiments, by combining a plurality of erase pulses, it is possible to increase the probability of resetting the residual wall charge before performing the address selective discharge, and the drive voltage margin is improved.
図２６は、第１８実施例を示す駆動波形図であり、高コントラスト駆動方法に適用した例を示している。なお、図２６は、リセット期間の一部を図示したものである。 FIG. 26 is a drive waveform diagram showing the eighteenth embodiment and shows an example applied to the high contrast drive method. FIG. 26 illustrates a part of the reset period.
これらの実施例では、リセット期間において、複数の消去パルスを組み合わせて利用することにより、１つの消去放電で残留壁電荷の消去を行うよりも高い確率で残留壁電荷の消去を行うことができる。 In these embodiments, by using a combination of a plurality of erase pulses in the reset period, the residual wall charges can be erased with a higher probability than when the residual wall charges are erased by one erase discharge.
本実施例は、リセット期間において、１番目に細幅パルスを第１の電極に印加し、２番目に正方向に印加電圧値を連続的に変化させる消去パルスＳＥＰを第２の電極に印可し、３番目に正方向のＳＥＰを第１の電極に印加した例である。 In the present embodiment, in the reset period, the narrow pulse is first applied to the first electrode, and the erase pulse SEP that continuously changes the applied voltage value in the positive direction is applied to the second electrode. In this example, SEP in the third positive direction is applied to the first electrode.
以上、第１８実施例により、複数個の消去パルスを組み合わせることで、アドレス選択放電を行う前の残留壁電荷をリセットする確率を高くすることができ、駆動電圧マージンが改善される。 As described above, according to the eighteenth embodiment, by combining a plurality of erase pulses, it is possible to increase the probability of resetting the residual wall charge before performing the address selective discharge, and the drive voltage margin is improved.
図２７は、本発明の第１９，第２０実施例の原理を示す波形図である。リセット期間中に、２つのＳＥＰリセットパルスを連続してＹ電極に印加する。放電相手電極であるＸ電極の電位は、最初のＳＥＰリセットパルスに対しては所定レベルだけ持ち上げ、次のＳＥＰリセットパルスに対しては元のレベル（例えば０Ｖ）に戻す。すなわち、最初のＳＥＰリセットパルスが印加されている期間のＸ電極とＹ電極の最大電位差は、２番目のＳＥＰリセットパルスが印加されている期間の最大電位差よりも小さい。この結果、セルＢの放電開始電圧Ｖｆｃに到達した後、所定の放電遅れ時間ｔを経過した後に放電が実際に始まる放電開始電圧Ｖ５はほぼＶｆｃに等しくなり、壁電荷を消去することができる。 FIG. 27 is a waveform diagram showing the principles of the nineteenth and twentieth embodiments of the present invention. During the reset period, two SEP reset pulses are applied to the Y electrode in succession. The potential of the X electrode which is the discharge partner electrode is raised by a predetermined level for the first SEP reset pulse and returned to the original level (for example, 0 V) for the next SEP reset pulse. That is, the maximum potential difference between the X electrode and the Y electrode during the period when the first SEP reset pulse is applied is smaller than the maximum potential difference during the period when the second SEP reset pulse is applied. As a result, after reaching the discharge start voltage Vfc of the cell B, the discharge start voltage V5 at which the discharge actually starts after a predetermined discharge delay time t has elapsed is substantially equal to Vfc, and the wall charges can be erased.
最初のＳＥＰリセットパルスでは、セルＡの壁電荷を消去することは困難である。何故なら、最初のＳＥＰリセットパルスが印加されている期間のＸ電極とＹ電極の最大電位差（＝Ｖｓ−（Ｖｆａ−Ｖｆｂ））は、セルＡをリセットするためには不十分なためである。よって、このような比較的高い放電開始電圧を有するセルの壁電荷を消去するために、２番目のＳＥＰリセットパルスを印加し、この時のＸ電極の電位を元に戻して、Ｘ電極とＹ電極の最大電位差を大きくする（最大Ｖｓ）。これにより、２番目のＳＥＰリセットパルスでセルＡをリセットすることができる。 With the first SEP reset pulse, it is difficult to erase the wall charge of cell A. This is because the maximum potential difference (= Vs− (Vfa−Vfb)) between the X electrode and the Y electrode during the period when the first SEP reset pulse is applied is insufficient to reset the cell A. Therefore, in order to erase the wall charge of the cell having such a relatively high discharge start voltage, a second SEP reset pulse is applied, and the potential of the X electrode at this time is returned to the original, Increase the maximum potential difference of the electrodes (maximum Vs). Thereby, the cell A can be reset by the second SEP reset pulse.
以上の原理に基づき、以下に説明する種々の形態で発明を実施することができる。 Based on the above principle, the present invention can be implemented in various forms described below.
図２８は、本発明の第１９の実施例を示す駆動波形図である。プラズマディスプレイパネルのハードウェア構成は、従来の技術で図を参照して説明した通りである。第１９の実施例では、リセット期間中において電極Ｙ1 〜ＹN に２つのＳＥＰリセットパルスを印加する。２つのＳＥＰリセットパルスは同一波形である。すなわち、パルス波形の立ち上がりの電圧勾配は等しい。ただし、２つのＳＥＰリセットパルスは異なる波形であってもよい。放電は、Ｙ1 〜ＹN 電極を陽極、Ｘ電極を陰極として起こり、壁電荷が消去される。 FIG. 28 is a drive waveform diagram showing a nineteenth embodiment of the present invention. The hardware configuration of the plasma display panel is as described in the prior art with reference to the drawings. In the nineteenth embodiment, two SEP reset pulses are applied to the electrodes Y1 to YN during the reset period. The two SEP reset pulses have the same waveform. That is, the voltage gradient at the rising edge of the pulse waveform is equal. However, the two SEP reset pulses may have different waveforms. Discharge occurs using the Y1 to YN electrodes as the anode and the X electrode as the cathode, and the wall charges are erased.
Ｘ電極の電位は、最初のＳＥＰリセットパルス期間中は、前述のアドレス期間中のプライミング電圧Ｖｘとし、次のＳＥＰリセットパルス期間中は０Ｖである。プライミング電圧Ｖｘを用いれば新たな電源は必要なく実際の構成では非常に有利であるが、最初のＳＥＰリセットパルス期間中のＸ電極の電位はプライミング電圧以外の値であってもよい。最初のＳＥＰリセットパルス期間中のＸ電極とＹ電極の最大電位差はＶｓ−Ｖｘで、次のＳＥＰリセットパルス期間中のＸ電極とＹ電極の最大電位差Ｖｓ（>Ｖｓ−Ｖｘ）である。 The potential of the X electrode is the priming voltage Vx during the aforementioned address period during the first SEP reset pulse period, and is 0 V during the next SEP reset pulse period. If the priming voltage Vx is used, a new power supply is not required and it is very advantageous in an actual configuration. However, the potential of the X electrode during the first SEP reset pulse period may be a value other than the priming voltage. The maximum potential difference between the X electrode and the Y electrode during the first SEP reset pulse period is Vs−Vx, and the maximum potential difference between the X electrode and the Y electrode during the next SEP reset pulse period is Vs (> Vs−Vx).
図２９は、上記第１９の実施例の変形例である。図２９に示す変形例では、３つのＳＥＰリセットパルスをＹ1 〜ＹN 電極に与える一方で、最初及び２番目のＳＥＰリセットパルス期間中のＸ電極の電位をそれぞれＶｘ１、Ｖｘ２とし（Ｖｘ１>Ｖｘ２>０Ｖ）、３段階でＸ電極とＹ電極の電位差（最大電位差）を大きく設定することを特徴とする。この構成により、より確実に全てのセルをリセットすることができる。この場合、Ｖｘ１＝Ｖｘとすれば、Ｖｘ２のみ新たに発生させるだけでよい。 FIG. 29 is a modification of the nineteenth embodiment. In the modification shown in FIG. 29, three SEP reset pulses are applied to the Y1 to YN electrodes, while the potentials of the X electrodes during the first and second SEP reset pulse periods are Vx1 and Vx2, respectively (Vx1> Vx2> 0V). ) It is characterized in that the potential difference (maximum potential difference) between the X electrode and the Y electrode is set large in three stages. With this configuration, all cells can be reset more reliably. In this case, if Vx1 = Vx, only Vx2 needs to be newly generated.
次に、本発明の第２０の実施例を図３０を参照して説明する。第２０の実施例は、Ｙ電極とアドレス電極（Ａ電極）との間で放電を起こして、壁電荷を消去する場合の構成である。すなわち、Ｙ電極を陽極、アドレス電極を陰極として放電を行い、壁電荷を消去する。このように、Ｘ電極ではなくアドレス電極を使用する点で、第１９の実施例とはことなるが、基本原理は同じである。 Next, a twentieth embodiment of the present invention will be described with reference to FIG. In the twentieth embodiment, the wall charges are erased by causing a discharge between the Y electrode and the address electrode (A electrode). That is, discharge is performed using the Y electrode as the anode and the address electrode as the cathode, and the wall charges are erased. As described above, the basic principle is the same as the nineteenth embodiment in that the address electrode is used instead of the X electrode.
リセット期間中において電極Ｙ1 〜ＹN に２つのＳＥＰリセットパルスを印加する。２つのＳＥＰリセットパルスは同一波形である。すなわち、パルス波形の立ち上がりの電圧勾配は等しい。ただし、２つのＳＥＰリセットパルスは異なる波形であってもよい。 Two SEP reset pulses are applied to the electrodes Y1 to YN during the reset period. The two SEP reset pulses have the same waveform. That is, the voltage gradient at the rising edge of the pulse waveform is equal. However, the two SEP reset pulses may have different waveforms.
アドレス電極の電位は、最初のＳＥＰリセットパルス期間中は、前述のアドレス期間中のアドレス電圧Ｖａとし、次のＳＥＰリセットパルス期間中は０Ｖである。アドレス電圧Ｖａを用いれば新たな電源は必要なく実際の構成では非常に有利であるが、最初のＳＥＰリセットパルス期間中のアドレス電極の電位はアドレス電圧Ｖａ以外の値であってもよい。最初のＳＥＰリセットパルス期間中のアドレス電極とＹ電極の電位差はＶｓ−Ｖａで、次のＳＥＰリセットパルス期間中のアドレス電極とＹ電極の電位差Ｖｓ（>Ｖｓ−Ｖａ）である。 The potential of the address electrode is the address voltage Va during the first SEP reset pulse, and is 0 V during the next SEP reset pulse. If the address voltage Va is used, a new power supply is not required and it is very advantageous in an actual configuration. However, the potential of the address electrode during the first SEP reset pulse period may be a value other than the address voltage Va. The potential difference between the address electrode and the Y electrode during the first SEP reset pulse period is Vs−Va, and the potential difference between the address electrode and the Y electrode during the next SEP reset pulse period is Vs (> Vs−Va).
なお、ＳＥＰリセットパルスを連続して印加している期間のＸ電極の電位は、アドレス期間と同様にＶｘに設定する。 Note that the potential of the X electrode during the period in which the SEP reset pulse is continuously applied is set to Vx as in the address period.
図３１は、上記第２０の実施例の変形例である。図３１に示す変形例では、３つのＳＥＰリセットパルスをＹ1 〜ＹN 電極に与える一方で、最初及び２番目のＳＥＰリセットパルス期間中のアドレス電極の電位をそれぞれＶａ１、Ｖａ２とし（Ｖａ１>Ｖａ２>０Ｖ）、３段階でアドレス電極とＹ電極の電位差（最大電位差）を大きく設定することを特徴とする。この構成により、より確実に全てのセルをリセットすることができる。なお、この場合、Ｖａ１＝Ｖａとすれば、新たに発生させる電圧はＶａ２のみでよい。 FIG. 31 shows a modification of the twentieth embodiment. In the modification shown in FIG. 31, three SEP reset pulses are applied to the Y1 to YN electrodes, while the potentials of the address electrodes during the first and second SEP reset pulse periods are Va1 and Va2, respectively (Va1> Va2> 0V). ) The potential difference (maximum potential difference) between the address electrode and the Y electrode is set large in three stages. With this configuration, all cells can be reset more reliably. In this case, if Va1 = Va, the voltage to be newly generated may be only Va2.
図３２は、本発明のプラズマディスプレイ駆動装置を示すブロック図である。この駆動装置は、前述の３電極・面放電・ＡＣ型プラズマディスプレイを駆動する。 FIG. 32 is a block diagram showing a plasma display driving apparatus of the present invention. This driving device drives the above-described three-electrode / surface discharge / AC type plasma display.
アドレス電極は、アドレス線１本毎にアドレスドライバ３１に接続され、そのアドレスドライバ３１によってアドレス放電時のアドレスパルスが印加される。Ｙ電極もその電極毎に、Ｙスキャンドライバ３４に接続される。Ｙスキャンドライバ３４はＹ側共通ドライバ３３に接続されており、アドレス放電時のパルスはＹスキャンドライバ３４から発生し、また維持パルス等はＹ側共通ドライバ３３で発生した後、Ｙスキャンドライバ３４を経由してＹ電極に印加される。
The address electrode is connected to the address driver 31 for each address line, and the address driver 31 applies an address pulse during address discharge. The Y electrode is also connected to the
ＳＥＰドライバ４２は、抵抗器４３をＹスキャンドライバ３４を経由してＹ電極に電圧（前述のＳＥＰリセットパルス）を印加する。この時の電圧波形は、抵抗器４３の抵抗値Ｒとパネル容量Ｃとによってきまり、次式で示されるエクスポネンシャルな曲線となる。
Ｖ＝ｅ-(t/CR)
Ｘ電極は、パネル３０の全表示ラインにわたって共通に接続されて取り出される。Ｘ電極共通ドライバ３２は、書込みパルス、維持パルス等を発生する。
The
V = e- (t / CR)
The X electrodes are connected and taken out in common across all display lines of the
Ｘ共通ドライバ３２、Ｙ共通ドライバ３３、Ｙスキャンドライバ３４は制御回路３５によって制御される。制御回路３５は、装置の外部から入力される同期信号（垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ）や表示データ信号（ＤＡＴＡ）によって制御される。
The X
制御回路３５は、表示データ制御部３６とパネル駆動制御部３８とを有する。また、駆動波形パターンＲＯＭ４１が制御部３５に接続されている。外部からの表示データＤＡＴＡは、外部からのドットクロックＣＬＯＣＫに同期して表示データ制御部３６内のフレームメモリ３７に格納された後、制御信号としてアドレスドライバ３１に出力される。パネル駆動制御部３８は、スキャンドライバ制御部３９及び共通ドライバ制御部４０を具備し、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、かつ駆動波形パターンＲＯＭ４１内のデータに従って動作する。駆動波形パターンＲＯＭ４１は、図２〜図５に示すようなアドレス電極駆動波形、Ｘ電極駆動波形及びＹ1 〜ＹN 電極駆動波形の波形パターンを記述するデータを格納している。パネル駆動制御部３８は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、駆動波形パターンＲＯＭ４１から波形データを読出し、ドライバ３２、３３、３４及び４２を制御する。
The
以上各実施例を説明したが、これらの各実施例は、任意に組み合わせて実施することが可能である。 Although each embodiment has been described above, these embodiments can be implemented in any combination.
１１ 障壁
１２ セル
１３ Ｘ電極
１４ Ｙ電極
１５ アドレス電極
１６ 背面ガラス基板
１７ 蛍光体
１８ 全面ガラス基板
１９ 維持電極
１９ａ 透明電極
１９ｂ バス電極
２０ 誘電体層
２１ ＭｇＯ膜
２３〜２８ リセット期間
３０ パネル
３１ アドレスドライバ
３２ Ｘ共通ドライバ
３３ Ｙ共通ドライバ
３４ Ｙスキャンドライバ
３５ 制御回路
３６ 表示データ制御部
３７ フレームメモリ
３８ パネル駆動制御部
３９ スキャンドライバ制御部
４０ 共通ドライバ制御部
４１ 駆動波形パターンＲＯＭ
DESCRIPTION OF
Claims (45)
前記リセット期間中に、パルス幅が２μｓ以下である細幅パルスによる第１の消去放電と、
印加電圧値を連続的に変化させる消去パルスによる第２の消去放電とを含むことを特徴とするプラズマディスプレイパネルの駆動方法。 In a method of driving a plasma display panel, one frame of video is composed of n subfields, and each of the subfields includes a reset period for performing an erasing discharge, an address period, and a sustain discharge period.
A first erasing discharge with a narrow pulse having a pulse width of 2 μs or less during the reset period;
A method for driving a plasma display panel, comprising: a second erasing discharge by an erasing pulse that continuously changes an applied voltage value.
印加電圧値を連続的に変化させる前記消去パルスを前記第２の電極に印加し、その際に前記第３の電極にも電圧パルスを印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. The plasma display panel is arranged so as to intersect with the electrodes of
2. The plasma display panel according to claim 1, wherein the erase pulse for continuously changing the applied voltage value is applied to the second electrode, and at that time, the voltage pulse is also applied to the third electrode. Driving method.
該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、
前記サブフィールドＢの直前に配置されたサブフィールドにおいては、前記維持放電期間における最後尾の前記維持放電パルスのパルス幅を長くしたことを特徴とするプラズマディスプレイパネルの駆動方法。 An image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse. In the display panel driving method,
In the reset period, both a subfield A that performs both full-surface write discharge and erasure discharge and a subfield B that performs erasure discharge without performing full-surface write discharge in the reset period,
In the subfield disposed immediately before the subfield B, the pulse width of the last sustain discharge pulse in the sustain discharge period is increased.
前記維持放電期間中、前記維持放電パルスを該第１及び第２の電極に対して繰り返し印加する際に、前記第３の電極の電位は、前記アドレス期間中に第３の電極に印加する電位と等しいことを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. The plasma display panel is arranged so as to intersect with the electrodes of
When the sustain discharge pulse is repeatedly applied to the first and second electrodes during the sustain discharge period, the potential of the third electrode is the potential applied to the third electrode during the address period. 5. The method of driving a plasma display panel according to claim 4, wherein:
前記リセット期間における消去放電を実施するためのパルスを、その直前に配置されたサブフィールドの前記維持放電期間における最後尾の前記維持放電パルスから、該維持放電期間における該維持放電パルス間の間隔と略等しい間隔をもって印加するサブフィールドを少なくとも含むことを特徴とするプラズマディスプレイパネルの駆動方法。 In a method of driving a plasma display panel, one frame of video is composed of n subfields, and each of the subfields includes a reset period for performing an erasing discharge, an address period, and a sustain discharge period.
A pulse for performing the erasing discharge in the reset period is defined as an interval between the sustain discharge pulses in the sustain discharge period from the last sustain discharge pulse in the sustain discharge period of the subfield arranged immediately before the pulse. A method for driving a plasma display panel, comprising at least subfields applied at substantially equal intervals.
該サブフィールドＢの該リセット期間にて該消去放電を実施するために印加される消去パルスと、その直前に配置されたサブフィールドの前記維持放電期間における最後尾の前記維持放電パルスとの間隔を、該維持放電期間における該維持放電パルス間の間隔と略等しくすることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。 In the reset period, both a subfield A that performs both full-surface write discharge and erase discharge, and a subfield B that performs erase discharge without performing full-surface write discharge in the reset period,
An interval between the erase pulse applied to perform the erase discharge in the reset period of the subfield B and the last sustain discharge pulse in the sustain discharge period of the subfield arranged immediately before the erase pulse 7. The method of driving a plasma display panel according to claim 6, wherein the interval between the sustain discharge pulses in the sustain discharge period is substantially equal.
前記維持放電期間中、前記維持放電パルスを該第１及び第２の電極に対して繰り返し印加する際に、前記第３の電極の電位は、前記アドレス期間中に第３の電極に印加する電位と等しいことを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. The plasma display panel is arranged so as to intersect with the electrodes of
When the sustain discharge pulse is repeatedly applied to the first and second electrodes during the sustain discharge period, the potential of the third electrode is the potential applied to the third electrode during the address period. The method of driving a plasma display panel according to claim 6, wherein:
１フレームの映像が、リセット期間と、アドレス期間と、前記第１及び第２の電極に対して維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記維持放電期間中、前記第３の電極の電位を維持すると共に、該維持放電期間における最後尾の前記維持放電パルスの立ち下がりと同時に、前記第３の電極に印加している電圧パルスを立ち下げることを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
A method for driving a plasma display panel, wherein one frame of video includes a reset period, an address period, and a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse to the first and second electrodes. In
During the sustain discharge period, the potential of the third electrode is maintained, and at the same time when the last sustain discharge pulse falls during the sustain discharge period, the voltage pulse applied to the third electrode is raised. A method for driving a plasma display panel, comprising: lowering a plasma display panel.
１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、
前記サブフィールドＡにおける前記リセット期間中、該全面書き込み放電を実施する前に、更に消去放電を実施することを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
In the reset period, both a subfield A that performs both full-surface write discharge and erase discharge, and a subfield B that performs erase discharge without performing full-surface write discharge in the reset period,
An erasing discharge is further performed before performing the entire surface writing discharge during the reset period in the subfield A.
該全面書き込み放電を実施する前に、更に消去放電を実施するに際し、その時の前記第３の電極に印加される電圧を０Ｖとすることを特徴とする請求項１２記載のプラズマディスプレイパネルの駆動方法。 In the reset period,
13. The method of driving a plasma display panel according to claim 12, wherein the voltage applied to the third electrode at that time is set to 0 V when the erasing discharge is further performed before the entire writing discharge is performed. .
１フレームの映像が、全面書き込み放電及び消去放電を行うリセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記リセット期間中、該全面書き込み放電を実施する全面書き込みパルスの立ち下がり後、前記第３の電極にパルス幅が２μｓ以下である細幅パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
In a driving method of a plasma display panel, wherein one frame image has a reset period for performing full-surface writing discharge and erasing discharge, an address period, and a sustain discharge period.
A driving method of a plasma display panel, wherein a narrow pulse having a pulse width of 2 μs or less is applied to the third electrode after a fall of a full write pulse for performing the full write discharge during the reset period. .
前記全面書き込みパルスの立ち下がり後、１０μｓ以内に前記第３の電極にパルス幅が２μｓ以下である細幅パルスを印加することを特徴とする請求項１６記載のプラズマディスプレイパネルの駆動方法。 In the reset period,
17. The method of driving a plasma display panel according to claim 16, wherein a narrow pulse having a pulse width of 2 [mu] s or less is applied to the third electrode within 10 [mu] s after the fall of the entire writing pulse.
前記全面書き込みパルスの立ち下がり後、前記第２の電極に印加電圧値を連続的に変化させる消去パルスを印加することを特徴とする請求項１６記載のプラズマディスプレイパネルの駆動方法。 In the reset period,
17. The driving method of the plasma display panel according to claim 16, wherein an erasing pulse for continuously changing an applied voltage value is applied to the second electrode after the fall of the entire writing pulse.
該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実現することなく消去放電を実施するサブフィールドＢとを共に有し、
前記休止期間は、全面書き込み放電を実施する全面書き込みパルス印加後の自己消去期間とすることを特徴とするプラズマディスプレイパネルの駆動方法。 An image of one frame is composed of n subfields each having a predetermined weight and an idle period in which no driving waveform is output. Each subfield includes a reset period, an address period, and a sustain discharge period. In the driving method of the plasma display panel having
In the reset period, both subfield A that performs both full-surface write discharge and erase discharge, and subfield B that performs erase discharge without realizing full-surface write discharge in the reset period,
The method of driving a plasma display panel, wherein the pause period is a self-erasing period after application of a full write pulse for performing full write discharge.
１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記リセット期間中、パルス幅が２μｓ以下である細幅パルスを印加する第１の工程と、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第２の工程と、負方向に印加電圧値を連続的に変化させる消去パルス、又は、負方向の消去パルスを印加する第３の工程とを含むことを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
During the reset period, a first step of applying a narrow pulse having a pulse width of 2 μs or less, a second step of applying an erasing pulse for continuously changing the applied voltage value in the positive direction, and a negative direction And a third step of applying an erasing pulse for continuously changing the applied voltage value or an erasing pulse in the negative direction.
１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記リセット期間中、パルス幅が２μｓ以下である細幅パルスを印加する第１の工程と、正方向に印加電圧値を連続的に変化させる第１の消去パルスを印加する第２の工程と、正方向に印加電圧値を連続的に変化させる第２の消去パルスを印加する第３の工程とを含むことを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
A first step of applying a narrow pulse having a pulse width of 2 μs or less during the reset period; a second step of applying a first erasing pulse that continuously changes the applied voltage value in the positive direction; And a third step of applying a second erase pulse for continuously changing the applied voltage value in the positive direction.
１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを有してなり、
該リセット期間において、電極に印加される電圧を連続的に変化させ、放電開始電圧に近い電位で放電を行わせることで壁電荷を消去させるリセットパルスを、複数個印加することを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. In the driving method of the plasma display panel arranged so as to cross the electrode of
An image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
In the reset period, a plasma is characterized in that a plurality of reset pulses are applied to erase wall charges by continuously changing the voltage applied to the electrodes and causing discharge at a potential close to the discharge start voltage. Display panel drive method.
１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、維持放電期間とを含んでプラズマディスプレイパネルを駆動する第１の制御部と、
該リセット期間において、電極に印加される電圧を連続的に変化させ、放電開始電圧に近い電位で放電を行わせることで壁電荷を消去させるリセットパルスを、複数個印加する第２の制御部と
を有することを特徴とするプラズマディスプレイパネルの駆動装置。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. A plasma display panel arranged to cross the electrodes of
An image of one frame is composed of n subfields, and each of the subfields includes a reset period, an address period, and a sustain discharge period, and a first controller that drives the plasma display panel;
A second control unit that applies a plurality of reset pulses for erasing wall charges by continuously changing the voltage applied to the electrode and causing the discharge to occur at a potential close to the discharge start voltage in the reset period; A driving apparatus for a plasma display panel, comprising:
１フレームの映像をｎ個のサブフィールドにて構成し、各々の該サブフィールドが、リセット期間と、アドレス期間と、前記第１及び第２の電極に対して維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、
前記サブフィールドＢの直前に配置されたサブフィールドにおいては、前記維持放電期間における前記第２の電極への最後尾の前記維持放電パルスのパルス幅を長くしたことを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
An image of one frame is composed of n subfields, and each subfield is applied with a reset period, an address period, and a sustain discharge pulse repeatedly applied to the first and second electrodes. In a method for driving a plasma display panel having a sustain discharge period for performing sustain discharge,
In the reset period, both a subfield A that performs both full-surface write discharge and erasure discharge and a subfield B that performs erasure discharge without performing full-surface write discharge in the reset period,
In the subfield arranged immediately before the subfield B, the pulse width of the last sustain discharge pulse to the second electrode in the sustain discharge period is increased. Method.
所定のサブフィールドの前記維持放電期間における最後尾の前記維持放電パルスのパルス幅を長くすると共に、該所定のサブフィールドの次のサブフィールドの前記リセット期間において、パルス幅が２μｓ以下である細幅パルスによる消去放電を行うことを特徴とするプラズマディスプレイパネルの駆動方法。 An image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse. In the display panel driving method,
The pulse width of the last sustain discharge pulse in the sustain discharge period of a predetermined subfield is increased, and the pulse width is 2 μs or less in the reset period of the next subfield of the predetermined subfield A driving method of a plasma display panel, characterized by performing erasing discharge by a pulse.
前記維持放電期間における先頭及び最後尾の前記維持放電パルスのパルス幅を長くしたことを特徴とするプラズマディスプレイパネルの駆動方法。 In a method for driving a plasma display panel, wherein one frame of video has a reset period, an address period, and a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse.
A driving method of a plasma display panel, wherein the first and last sustain discharge pulses in the sustain discharge period have a longer pulse width.
１フレームの映像が、リセット期間と、アドレス期間と、前記第１及び第２の電極に対して維持放電パルスを繰り返し印加することにより維持放電を行う維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記維持放電期間中、前記第３の電極の電位を維持すると共に、該維持放電期間における前記第２の電極への最後尾の前記維持放電パルスの立ち下がりと同時に、前記第３の電極に印加している電圧パルスを立ち下げることを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
A method for driving a plasma display panel, wherein one frame of video includes a reset period, an address period, and a sustain discharge period in which a sustain discharge is performed by repeatedly applying a sustain discharge pulse to the first and second electrodes. In
During the sustain discharge period, the potential of the third electrode is maintained and applied to the third electrode simultaneously with the trailing edge of the last sustain discharge pulse to the second electrode in the sustain discharge period. A method for driving a plasma display panel, wherein the voltage pulse is lowered.
１フレームの映像が、全面書き込み放電及び消去放電を共に実施するリセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法において、
前記リセット期間中、該全面書き込み放電を実施する前に、パルス幅が２μｓ以下である細幅パルスを前記第１の電極に印加し、印加電圧値を連続的に変化させる消去パルスを前記第２の電極に印加することにより、更に消去放電を実施することを特徴とするプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. Arranged so as to intersect the electrode of
In a method for driving a plasma display panel, wherein one frame image has a reset period in which both full-surface write discharge and erase discharge are performed, an address period, and a sustain discharge period,
During the reset period, before carrying out the full-surface write discharge, a narrow pulse having a pulse width of 2 μs or less is applied to the first electrode, and an erase pulse for continuously changing the applied voltage value is applied to the second electrode. An erasing discharge is further performed by applying to the electrode of the plasma display panel driving method.
該全面書き込み放電を実施する前に、更に消去放電を実施するに際し、その時の前記第３の電極に印加される電圧を０Ｖとすることを特徴とする請求項３８記載のプラズマディスプレイパネルの駆動方法。 In the reset period,
39. The method of driving a plasma display panel according to claim 38, wherein, prior to the full-surface write discharge, when further performing an erase discharge, a voltage applied to the third electrode at that time is set to 0V. .
該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、
該サブフィールドＢのリセット期間中、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第１の工程と、負方向に印加電圧値を連続的に変化させる消去パルス、又は、負方向の消去パルスを印加する第２の工程と、正方向に印加電圧値を連続的に変化させる消去パルスを印加する第３の工程とを含むことを特徴とするプラズマディスプレイパネルの駆動方法。 In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
In the reset period, both a subfield A that performs both full-surface write discharge and erasure discharge and a subfield B that performs erasure discharge without performing full-surface write discharge in the reset period,
During the reset period of the subfield B, a first step of applying an erasing pulse that continuously changes the applied voltage value in the positive direction and an erasing pulse that continuously changes the applied voltage value in the negative direction, or a negative A plasma display panel driving method comprising: a second step of applying an erasing pulse in a direction; and a third step of applying an erasing pulse for continuously changing an applied voltage value in a positive direction.
前記リセット期間中、パルス幅が２μｓ以下である細幅パルスによる第１の消去放電と、正方向に印加電圧値を連続的に変化させる消去パルスの立ち上がりによる第２の消去放電と、負方向に印加電圧値を連続的に変化させる消去パルスの立ち下がりによる第３の消去放電とを含むことを特徴とするプラズマディスプレイパネルの駆動方法。 In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
During the reset period, a first erasing discharge by a narrow pulse having a pulse width of 2 μs or less, a second erasing discharge by a rising edge of an erasing pulse that continuously changes the applied voltage value in the positive direction, and a negative direction A plasma display panel driving method comprising: a third erasing discharge due to a falling edge of an erasing pulse for continuously changing an applied voltage value.
該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、
該サブフィールドＢのリセット期間において、電極に印加される電圧を連続的に変化させるリセットパルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。 In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
In the reset period, both a subfield A that performs both full-surface write discharge and erasure discharge and a subfield B that performs erasure discharge without performing full-surface write discharge in the reset period,
A method for driving a plasma display panel, wherein a reset pulse for continuously changing a voltage applied to an electrode is applied in a reset period of the subfield B.
印加電圧値を連続的に変化させる前記リセットパルスを前記第２の電極に印加するに際し、前記第３の電極にも電圧パルスを印加することを特徴とする請求項４３記載のプラズマディスプレイパネルの駆動方法。 The first and second electrodes are arranged in parallel on the first substrate, and the third electrode is placed on the first substrate or the second substrate facing the first substrate. The plasma display panel is arranged so as to intersect with the electrodes of
44. The driving of the plasma display panel according to claim 43, wherein when the reset pulse for continuously changing the applied voltage value is applied to the second electrode, the voltage pulse is also applied to the third electrode. Method.
該リセット期間において、全面書き込み放電及び消去放電を共に実施するサブフィールドＡと、該リセット期間において、全面書き込み放電を実施することなく消去放電を実施するサブフィールドＢとを共に有し、
該サブフィールドＢのリセット期間において、電極に印加される電圧を連続的に変化させるリセットパルスを、複数個印加することを特徴とするプラズマディスプレイパネルの駆動方法。 In a method of driving a plasma display panel, an image of one frame is composed of n subfields, and each subfield has a reset period, an address period, and a sustain discharge period.
In the reset period, both a subfield A that performs both full-surface write discharge and erasure discharge and a subfield B that performs erasure discharge without performing full-surface write discharge in the reset period,
A driving method of a plasma display panel, wherein a plurality of reset pulses for continuously changing a voltage applied to an electrode are applied in the reset period of the subfield B.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008082502A JP2008191681A (en) | 1997-07-15 | 2008-03-27 | Method for driving plasma display panel |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18944397 | 1997-07-15 | ||
| JP23103997 | 1997-08-27 | ||
| JP2008082502A JP2008191681A (en) | 1997-07-15 | 2008-03-27 | Method for driving plasma display panel |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004159593A Division JP2004302480A (en) | 1997-07-15 | 2004-05-28 | Method and apparatus for driving plasma display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008191681A true JP2008191681A (en) | 2008-08-21 |
Family
ID=39694738
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008082503A Expired - Fee Related JP4216897B2 (en) | 1997-07-15 | 2008-03-27 | Driving method of plasma display panel |
| JP2008082502A Pending JP2008191681A (en) | 1997-07-15 | 2008-03-27 | Method for driving plasma display panel |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP4216897B2 (en) |
-
2008
- 2008-03-27 JP JP2008082503A patent/JP4216897B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| JP2008165256A (en) | 2008-07-17 |
| JP4216897B2 (en) | 2009-01-28 |
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