JP2008187146A - 回路装置 - Google Patents

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Abstract

【課題】実装密度が高められた回路装置を提供する。
【解決手段】本発明の混成集積回路装置３０は、重畳して配置された回路基板５６およびセラミック基板１２を具備している。更に、回路基板５６には、セラミック基板１２に対向する上面に導電パターン６０が形成され、導電パターン６０には回路素子６２が実装され、セラミック基板１２には、回路基板５６に対向する下面に導電パターン１６が形成され、導電パターン６０には半導体素子２４が実装されている。そして、セラミック基板１２に形成される導電パターン６０は、回路基板５６に形成される導電パターン６０よりも多層に形成される構成となっている。
【選択図】図１

Description

本発明は回路装置に関し、特に、上面に電気回路が構築される回路基板を複数有する回路装置に関するものである。
図４を参照して、従来の回路装置１００の構成を説明する（下記特許文献１を参照）。先ず、矩形の基板１０１の表面には、絶縁層１０２を介して導電パターン１０３が形成され、この導電パターン１０３の所望の箇所に回路素子が固着されて、所定の電気回路が形成される。ここでは、回路素子として半導体素子１０５Ａおよびチップ素子１０５Ｂが、導電パターン１０３に接続されている。リード１０４は、基板１０１の周辺部に形成された導電パターン１０３から成るパッド１０９に接続され、外部端子として機能している。封止樹脂１０８は、基板１０１の表面に形成された電気回路を封止する機能を有する。
上記構成の回路装置１００によれば、熱伝導に優れた金属から成る基板１０１の上面に半導体素子１０５Ａ等の回路素子が実装されるので、半導体素子１０５Ａが駆動する際に発生する熱は、金属から成る基板１０１を経由して良好に外部に放出される。
特開平５−１０２６４５号公報
しかしながら、上述した構成の回路装置１００では、基板１０１の上面の実装密度を向上しづらい問題があった。
具体的には、先ず、回路装置１００では、基板１０１の上面が全面的に絶縁層１０２により被覆され、絶縁層１０２の上面に導電パターン１０３が形成されていた。この絶縁層１０２は、熱抵抗を低減させるためにアルミナ等のフィラーが高充填されている。このことにより、半導体素子１０５Ａから発生した熱は、良好に絶縁層１０２を経由して基板１０１に伝導される。
ここで、基板１０１の上面に高機能なシステムを構築するためには、導電パターン１０３を多層に構成することが有効である。しかしながら、放熱性を確保するためには、フィラーが高充填された絶縁層を介して導電パターン１０３を多層に積層させる必要があるが、フィラーが高充填された絶縁層は、積層された導電パターン同士を導通させるための貫通孔を形成することが困難である問題があった。更に、フィラーが高充填された絶縁層は流動性に劣るので、このような絶縁層を用いて導電パターンを被覆すると、絶縁層と導電パターンとの間にボイドが発生する虞もあった。
本発明は、上述した問題を鑑みてなされ、本発明の主な目的は、実装密度が高められた回路装置を提供することにある。
本発明の回路装置は、重畳して配置された第１回路基板および第２回路基板とを具備し、前記第１回路基板には、前記第２回路基板に対向する第１主面に第１導電パターンが形成され、前記第１導電パターンには第１回路素子が実装され、前記第２回路基板には、前記第１回路基板に対向する第１主面に第２導電パターンが形成され、前記第２導電パターンには第２回路素子が実装され、前記第２回路基板に実装される前記第２回路素子には、複数の電極が上面に形成された半導体素子が含まれ、前記第２回路基板に形成される前記第２導電パターンは、前記第１回路基板に形成される前記第１導電パターンよりも多層に形成されることを特徴とする。
本発明によれば、高密度実装が可能な回路装置を構成するために、主面に電気回路が構築される第１回路基板および第２回路基板を重畳して配置している。そして、複数の電極を有する半導体素子が配置される第２回路基板に設けられる第２導電パターンを、第１回路基板の第１導電パターンよりも多層に形成している。従って、多層の第２導電パターンにより複雑な配線の引き回しが可能となり、例えばシステムＬＳＩから成る第２回路素子を第２回路基板に配置させることが可能となり、結果的に回路装置全体を高機能化させることができる。
図１を参照して、回路装置の一例として混成集積回路装置３０の構成を説明する。図１（Ａ）は混成集積回路装置３０の断面図であり、図１（Ｂ）は他の断面図である。ここで、図１（Ａ）の断面の方向と、図１（Ｂ）の断面の方向とは直交している。
図１（Ａ）を参照して、混成集積回路装置３０は、重畳して配置された回路基板５６（第１回路基板）およびセラミック基板１２（第２回路基板）とを具備している。更に、回路基板５６には、セラミック基板１２に対向する上面（第１主面）に導電パターン６０（第１導電パターン）が形成され、導電パターン６０には回路素子６２（第１回路素子）が実装され、セラミック基板１２には、回路基板５６に対向する下面（第１主面）に導電パターン１６（第２導電パターン）が形成され、導電パターン６０には半導体素子２４（第２回路素子）が実装されている。そして、セラミック基板１２に形成される導電パターン６０は、回路基板５６に形成される導電パターン６０よりも多層に形成される構成となっている。更に、本実施の形態では、セラミック基板１２に形成される導電パターン１６は、回路基板５６に設けられる導電パターン６０よりも微細に形成することもできる。
更に、混成集積回路装置３０の概略的な構成は、側辺部が額縁形状のケース材３４からなり、上面は放熱板３２の平坦部３３から成る構成となっている。更に、図２（Ｂ）を参照して、混成集積回路装置３０の外部電極となる端子部３８およびリード３６が、ケース材３４の左側の側壁および右側の側壁に設けられている。
ケース材３４は、概略的に額縁状の形状を有し、回路基板の４つの側辺に当接する４つの側壁部から構成されている。具体的には、第１側壁部４０（図１（Ａ））と、第２側壁部４２（図１（Ａ））と、第３側壁部４４（図１（Ｂ））と、第４側壁部４６（図１（Ｂ））からケース材３４は構成されている。ケース材３４は、アルミナ等のフィラーが充填された樹脂を射出成形することにより形成される。ケース材３４には、リード３６および端子部３８が埋め込まれているが、これらは射出成型時に埋め込まれることで位置が固定されている。
放熱板３２は、厚みが例えば０．５ｍｍ〜２．０ｍｍ程度のアルミニウムまたは銅などの金属から成る金属板を折り曲げ加工することにより成形されている。ケース材３４の内側の領域に位置する放熱板３２の平坦部３３の内側の面には、上述した構成のセラミック基板１２が当接される。放熱板３２は、セラミック基板１２の下面に実装された回路素子から発生した熱を良好に外部に放出させるための経路として機能している。ここで、放熱板３２として、混成集積回路装置３０が内蔵されるセットの筐体の一部を採用しても良い。例えば、混成集積回路装置３０により回転が制御されるモーターの筐体の一部を、放熱板３２として活用しても良い。このことにより、混成集積回路装置３０に内蔵された回路装置の放熱のためのみに放熱板３２を用意する必要がなくなる。更に、モーターの筐体の内部に混成集積回路装置３０が収納されるので、セットの構成が簡略化される。
図１（Ａ）を参照して、混成集積回路装置３０の概略的な構成を説明すると、先ず、金属から成る回路基板５６の上面には、導電パターン６０および回路素子６２から成る混成集積回路が構築されている。そして、回路基板５６の側面は、概略的に額縁形状を有するケース材３４により、回路基板５６の側面が被覆されて、更に、回路基板５６の上方に回路素子６２等を配置するための空間（内部空間３５）が形成されている。そして、この内部空間３５を上方から塞ぐように回路装置１０が配置されており、回路装置１０に内蔵されるセラミック基板１２は上面に露出面を有する。更にまた、回路装置１０の上面に露出するセラミック基板１２およびケース材３４の外周側面は、所定の形状に折り曲げられた金属板から成る放熱板３２により覆われている。ここで、ケース材３４、回路基板５６および回路装置１０により囲まれる内部空間３５は空洞のままでも良いし、フィラーが混入された樹脂から成る封止樹脂がこの内部空間３５に充填されても良い。
更に、図１（Ａ）を参照すると、回路基板５６の右側の側面は、ケース材３４の第１側壁部４０により被覆されている。第１側壁部４０の下部の左側の部位には、回路基板５６の厚みと同様の深さに掘り込まれており、この部位には回路基板５６の周辺部が嵌合されている。そして、第１側壁部４０の下面と回路基板５６の下面とは、同一平面上に位置している。この構成は、他の側壁部（第２側壁部４２、第３側壁部４４および第４側壁部４６）も同様であり、回路基板５６の側面と当接する部位は、回路基板５６の厚さと同じ深さに掘り込まれている。
更に、第１側壁部４０には、内部リード５２が埋め込まれている。この内部リード５２は、上端部が第１側壁部４０の上端部から上方に突出し、中央部で略直角に曲折され、下端が第１側壁部４０から成る平坦部６６（内部空間３５）に露出している。ここで、内部リード５２の上端部が上方に導出される第１側壁部４０の内側の上端部は、外側の上端部よりも数ｍｍ程度低く形成される。更に、内部リード５２の下端が配置される第１側壁部４０の左側の部位は、上面が回路基板５６の上面に対して平行な平坦部６６と成っている。
上記した内部リード５２は、回路基板５６の上面に配置された回路素子６２と、回路基板５６に対向して上方に配置された回路装置１０とを電気的に接続される機能を有する。具体的には、内部リード５２の上端部は、回路装置１０から外側に導出されるリード２２の孔部に差し込まれている。更に、内部リード５２の下端部は、金属細線８６を経由して、回路基板５６の上面に設けられたパッド６４にと接続されている。そして、このパッド６４は回路基板５６の上面に配置された回路素子６２と接続されている。以上の構造により、第１側壁部４０に埋め込まれた内部リード５２により、回路装置１０に内蔵された半導体素子２４と、回路基板５６の上面に配置された回路素子６２とは、電気的に接続される。
第２側壁部４２は、回路基板５６の左側の側面を被覆する部位であり、その概略的な構成は、上述した第１側壁部４０と同様である。即ち、第２側壁部４２にも内部リード５２が埋め込まれる。
放熱板３２は、内部空間３５を上方から覆うように平坦部３３を有し、平坦部３３の両側から外側の領域は、第１側壁部４０および第２側壁部４２の外側の側面に沿って略直角に曲折されている。更に、放熱板３２の端部付近は再び略直角に曲折されて、下面が回路基板５６の下面と同一平面上に平行に延在しており、この部位を貫通する孔部にビス５０が挿入されている。このビス５０を介して、混成集積回路装置３０は、実装基板やセットの内壁等に固定される。この放熱板３２は、回路装置１０に内蔵された半導体素子２４から発生した熱を外部に良好に放出させるための経路として機能している。更には、放熱板３２は、実装基板やセットの筐体に、混成集積回路装置３０を固着させるための手段としても機能している。
回路基板５６は、アルミニウム（Ａｌ）や銅（Ｃｕ）等を主材料とする金属基板である。回路基板５６の具体的な大きさは、例えば、縦×横×厚さ＝５０．０ｍｍ×１００．０ｍｍ×１．５ｍｍ程度以上である。回路基板５６としてアルミニウムより成る基板を採用した場合は、回路基板５６の両主面は酸化膜が形成されてアルマイト処理される。
絶縁層５８は、回路基板５６の上面を覆うように形成されている。絶縁層５８は、ＡＬ２Ｏ３等のフィラーが例えば６０重量％〜８０重量％程度に高充填されたエポキシ樹脂等から成る。フィラーが混入されることにより、絶縁層５８の熱抵抗が低減されるので、回路素子６２から発生した熱を、絶縁層５８および回路基板５６を経由して積極的に外部に放出することができる。絶縁層５８の具体的な厚みは、例えば５０μｍ程度である。また、図１（Ａ）では、回路基板５６の上面のみが絶縁層５８により被覆されているが、回路基板５６の下面も絶縁層５８により被覆しても良い。このようにすることで、回路基板５６の裏面を外部と絶縁させることができる。
導電パターン６０は銅等の金属から成り、所定の電気回路が形成されるように絶縁層５８の表面に形成される。更に、半導体素子の周囲にも多数個のパッドが形成され、このパッドと半導体素子とは金属細線により接続される。ここでは単層の導電パターン６０が図示されているが、絶縁層を介して積層された多層の導電パターン６０が回路基板５６の上面に形成されても良い。ここで、導電パターン６０は、絶縁層５８の上面に設けた厚みが５０μｍ〜１００μｍ程度の薄い導電膜をパターニング（エッチング）して形成される。従って、導電パターン６０の幅は、例えば５０μｍ〜１００μｍ程度である。また、導電パターン６０同士が離間する距離も５０μｍ〜１００μｍ程度である。
導電パターン６０に電気的に接続される回路素子６２としては、能動素子や受動素子を全般的に採用することができる。具体的には、トランジスタ、ＬＳＩチップ、ダイオード、チップ抵抗、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器などを回路素子として採用することができる。更にまた、樹脂封止型のパッケージ等も、回路素子として導電パターン６０に固着することができる。図１（Ａ）を参照すると、回路基板５６の上面には、回路素子として半導体素子およびチップ素子が配置されている。ここで、発熱量の多いパワー素子が半導体素子として採用された場合は、導電パターン６０の上面に固着された金属片から成るヒートシンクの上面に半導体素子が載置されても良い。このことにより、半導体素子から発生する熱を効率的にヒートシンクおよび回路基板５６を経由して外部に放出させることができる。
特に、本実施の形態では、回路素子６２として、回路装置１０に内蔵された半導体素子２４により制御されるスイッチング素子（ＭＯＳＦＥＴやＩＧＢＴ）を採用することができる。例えば、１アンペア程度以上の大電流のスイッチングを行うスイッチング素子からは、大量の熱が発生するが、本形態では絶縁層５８および回路基板５６を経由してこの熱は良好に外部に放出される。
図１（Ｂ）を参照して、混成集積回路装置３０の他の断面の構造を説明する。この断面図を参照すると、回路基板５６の左右両側面は、第４側壁部４６および第３側壁部４４により被覆されている。そして、これらの側壁部には、混成集積回路装置３０の内部に構成された電気回路（回路基板５６の上面に構築された混成集積回路およびセラミック基板１２に内蔵された電気回路）と外部とを接続するための接続手段（リード３６、端子部３８）が埋め込まれている。
第３側壁部４４は、紙面上にて右側に位置し、リード３６が埋め込まれている。このリード３６は、高電圧・大電流の電気信号が通過するものであり、他のリードや端子部と比較すると断面が大きく形成されている。リード３６の左側の端部は、内部空間３５に露出し、第３側壁部４４から成る平坦部の上面に設けられている。更に、リード３６の左側の端部は、金属細線８６を経由して、パッド６４と接続されている。ここで、金属細線８６のトータルな抵抗値を下げるために、１つのリード３６と１つのパッド６４とを、複数の金属細線８６を介して接続しても良い。そして、リード３６の中間部は、第３側壁部４４に埋め込まれている。更に、リード３６の右側の端部は、第３側壁部４４から外部に導出している。リード３６は、例えば、回路素子６２に含まれるスイッチング素子（ＭＯＳ等）によりスイッチングされた大電流等が通過するものであり、第４側壁部４６に設けた端子部３８と比較すると、高電圧・大電流の電気信号が通過する。
第４側壁部４６は、紙面上にて左側に位置し、端子部３８が埋め込まれている。端子部３８は、右側の端部がリード２２に設けられた孔部に挿入され、中央部付近が第４側壁部４６に埋設され、左側の端部が第４側壁部４６の平坦な上面に形成されている。端子部３８の左側の端部の形状は、図１を参照すると、円環状となっている。端子部３８は、上述したリード３６と比較すると断面が小さく形成されており、例えば、混成集積回路装置３０に内蔵された電気回路を制御するための電気信号が入力される。
例えば、混成集積回路装置３０にモーター等を駆動させるためのインバーター回路が形成された場合、インバーター回路により生成される交流電力の周波数を制御するための制御信号が、端子部３８に入力される。そして、入力された制御信号は回路装置１０に内蔵された半導体素子２４により処理される（例えば所定の電圧に昇圧される）。そして、処理された制御信号は、図１（Ａ）に示す内部リード５２を経由して、回路基板５６の上面に配置された回路素子（例えばＭＯＳやＩＧＢＴ等のパワー系のスイッチング素子の制御電極）に供給される。そして、スッチング素子が所定のタイミングでスイッチングを行うことにより、リード３６から入力された直流電力から交流電力が生成される。生成された交流電力は、リード３６を経由して外部に位置する不図示のモーター等に供給される。
なお、第３側壁部４４および第４側壁部４６の他の構成は、上述した第１側壁部４０と同様である。
本実施の形態では、回路基板５６の上面に設けられる導電パターン６０よりも、セラミック基板１２に設けられる導電パターン１６をより多層にすることにより、セラミック基板１２に高機能なＬＳＩを実装し、装置全体を高機能化している。
具体的には、図１（Ａ）を参照して、回路基板５６の上面は、フィラーが高充填された樹脂から成る絶縁層５８により被覆されており、この絶縁層５８の上面に所定形状の導電パターン６０が形成されている。ここでは、単層の導電パターン６０が図示されているが、導電パターン６０を被覆する絶縁層５８を介して、２層以上の多層の導電パターン６０を設けることも原理的には可能である。しかしながら、上述したように、フィラーが高充填された樹脂から成る絶縁層５８を介して導電パターン６０を多層に形成することは困難である。
そこで、本実施の形態では、紙面上では回路基板５６の上方に配置されるセラミック基板１２に、多層の導電パターン１６を形成している。ここでは、回路基板５６の上面に形成される導電パターン６０は単層であり、セラミック基板１２に設けられる導電パターン１６が３層に積層されている。セラミック基板１２は、上述したように、導電パターン１６が描画されたグリーンシートを積層することにより形成されるので、放熱性が重視される導電パターン６０よりも容易に導電パターン１６を多層化できる。また、セラミック基板１２は、金属から成る基板と比較すると放熱性に劣るが、実装される半導体素子２４から発生する熱量はそれほど多量でもないので、半導体素子２４の過熱の問題は小さい。このような構成にすることで、例えば複雑な制御系の回路が組み込まれて複数の電極を有する半導体素子２４をセラミック基板１２に実装し、この半導体素子２４から出力される制御信号に基づいて大電流のスイッチングを行うトランジスタを回路基板５６に実装することができる。
ここで、導電パターンの層数は上記以外でも良い。例えば、回路基板５６の上面に２層の導電パターン６０が設けられ、セラミック基板１２に４層の導電パターン１６が設けられても良い。更に、回路基板５６の導電パターン６０と、セラミック基板１２の導電パターン１６とは同程度の微細さ（ライン／スペースが同じ）でも良い。
更にまた、本実施の形態では、金属製の回路基板５６と、セラミックから成るセラミック基板１２とを対向して（重畳して）設け、熱伝導性が比較的に劣るセラミック基板１２に放熱板３２を熱的に結合させる構成となっている。このことにより、実装密度と放熱性を高いレベルで両立させることができる。
具体的には、図１（Ａ）を参照して、本実施の形態では、回路基板５６と重畳する上方に、セラミック基板１２が内蔵された回路装置１０が配置されている。そして、回路基板５６の上面にはパワー系のスイッチング素子を含む回路素子６２が配置され、セラミック基板１２にはこのスイッチング素子を制御する半導体素子２４が内蔵されている。
スイッチング素子等の回路素子からは動作時に多量の熱が発生するが、これらの素子は、金属から成る回路基板５６の上面に配置されているため、スイッチング素子から発生した熱は良好に外部に放出される。
一方、ＬＳＩである半導体素子２４は、ＭＯＳトランジスタ等のスイッチング素子等と比較すると、動作に伴う発熱量は小さい。しかしながら、半導体素子２４が実装されるセラミック基板１２は、熱伝導性に劣るセラミックから成る。従って、半導体素子２４から発生する熱が比較的に少量であっても、良好に放熱が行わなければ、半導体素子２４が過熱されてその動作が不安定になる虞がある。
そこで、本実施の形態では、セラミック基板１２の上面に放熱板３２を接触させて熱的に結合させて半導体素子２４の過熱を抑止している。具体的には、セラミック基板１２の下面には半導体素子２４が実装されており、この半導体素子２４が封止されるように、セラミック基板１２の下面および側面は封止樹脂１４により被覆されている。更に、セラミック基板１２の上面は封止樹脂１４により被覆されずに外部に露出している。そして、外部に露出するセラミック基板１２の上面に放熱板３２は接触されている。
このような構成にすることで、セラミック基板１２の下面に実装された半導体素子２４から発生した熱は、セラミック基板１２を経由して放熱板３２に伝導して外部に放出され、その過熱が防止されている。
更に、放熱板３２の両端部は、回路基板５６の下面と同一平面上に平坦に形成されている。従って、放熱板３２の両端部と回路基板５６とを、同一の基板や筐体に接触させて熱を逃がすことができる。従って、放熱が良好であり且つシンプルな混成集積回路装置３０の取り付け構造を実現できる。
更にまた、本実施の形態では、回路基板５６とセラミック基板１２とを比較すると、セラミック基板１２に形成される導電パターン１６は、回路基板５６の上面に形成される導電パターン６０よりも、多層に形成され且つ微細である。セラミック基板１２は、実装される半導体素子２４が例えば数百個の電極を有するＬＳＩであるため、多層（例えば６層）且つ微細な導電パターンが必要となる。本形態では、比較的微細な導電パターン１６を多層に形成可能なセラミック基板１２として採用しているが、セラミック基板は放熱性に劣るので、放熱板３２を利用して放熱性を向上させている。
図２を参照して、上記した混成集積回路装置３０に組み込まれる回路装置１０の構造を説明する。図２（Ａ）は回路装置１０を斜め上方から見た斜視図である。図２（Ｂ）は回路装置１０の代表的な断面図であり、図２（Ｃ）は回路装置１０に放熱体２６を熱的に結合させた状態を示す断面図である。
図２（Ａ）から図２（Ｃ）を参照して、回路装置１０は、第１主面および第２主面を有するセラミック基板１２と、セラミック基板１２の上面に設けられた所定の形状の導電パターン１６と、導電パターン１６に電気的に接続された半導体素子２４と、導電パターン１６および半導体素子２４が封止されるように、セラミック基板１２の上面および側面を被覆して、セラミック基板１２の下面を外部に露出させる封止樹脂１４と、導電パターン１６に電気的に接続されて封止樹脂１４から外部に導出されるリード２２とを具備する。
セラミック基板１２は、アルミナやジルゴニア等の金属酸化物を主成分とし、高温での熱処理によって焼き固めた成形体である。セラミック基板１２の具体的な大きさは、例えば、縦×横×厚さ＝４０．０ｍｍ×７０．０ｍｍ×０．５ｍｍ程度である。ここで、セラミック基板１２は、樹脂材料等の他の材料から成る基板と比較して、微細パターンが形成可能であり、熱膨張係数がシリコンに近く、耐熱性に優れる等の利点がある。本実施の形態では、セラミック基板１２には、ファインピッチの導電パターン１６が多層に形成されている。
更に、本実施の形態で使用されるセラミック基板１２は、低温焼成セラミック（law Temperature Co-fired Ceramic：ＬＴＣＣ）を用いたものであり、位置精度が非常に高いものである。更に、セラミック基板１２は、グリーンシートを所定枚数積層されて構成されている。ここで、グリーンシートとは、セラミック粉末、結合剤、可塑剤、溶剤等を混合してシート状に成膜されたものである。
セラミック基板１２には多層の導電パターン１６が形成されている。図２（Ｂ）を参照すると、ここでは、３層に積層された導電パターン１６が形成されており、各層の導電パターン１６はセラミック基板１２を構成するグリーンシートを貫通して電気的に接続されている。セラミック基板１２に設けられる導電パターン１６は、例えば、銀ペースト等の導電ペーストを印刷することにより形成される。このような製法により形成される導電パターン１６は、エッチング法やメッキ法により形成されるパターンと比較すると、微細に形成することができる。例えば、導電パターン１６のライン幅は５０μｍ〜１００μｍ程度することができ、導電パターン１６同士が離間する幅は５０μｍ〜１００μｍ程度にすることができる。ここで、例えば、８層の導電パターン１６が設けられたセラミック基板１２の厚みは、０．６ｍｍ程度である。
セラミック基板１２は、他の材料から成る基板（例えば樹脂から成る基板）と比較すると、放熱性、耐熱性および高周波特性に優れている。従って、高速で動作して発熱量が多い半導体素子２４を実装するためには、セラミック基板１２を採用することは有効である。
セラミック基板１２の最上層に形成された導電パターン１６は、半導体素子２４等の回路素子が実装されるランド（不図示）と、金属細線が接続されるパッド１８と、パッド１８同士またはパッド１８とランドとを接続する配線等を構成している。
半導体素子２４は、セラミック基板１２の上面に形成された導電パターン１６に電気的に接続されている。更に、半導体素子２４の上面に形成された電極は、金属細線２０を経由して、パッド１８に接続される。ここでは、２つの半導体素子２４がセラミック基板１２の上面に配置されている。セラミック基板１２の上面には、微細な導電パターン１６から成るボンディングパッドが多数形成可能であるので、半導体素子２４としては上面に２００個程度の多数の電極が設けられたシステムＬＳＩを採用可能である。更にここでは、半導体素子２４はフェイスアップで配置されているが、フェイスダウン（フリップチップ実装）により半導体素子２４が配置されても良い。
セラミック基板１２の熱膨張係数は例えば、３．０ｐｐｍから４．０ｐｐｍ程度であり、半導体素子２４を構成するシリコンの熱膨張係数（３．３ｐｐｍ）と近似している。従って、半導体素子２４をセラミック基板１２の上面にベア実装しても、両者の接合箇所に作用する熱応力が小さいので、使用状況下に於ける半導体素子２４のセラミック基板１２からの剥離の虞は小さい。
ここで、半導体素子２４以外の回路素子もセラミック基板１２の上面に複数配置可能であり、受動素子および能動素子の両方を全般的にセラミック基板１２の上方に載置可能である。例えば、トランジスタ、ＬＳＩチップ、ダイオード、チップ抵抗、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器、樹脂封止型パッケージなどをセラミック基板１２の上面に配置できる。
セラミック基板１２の周辺部には、複数のリード２２が配置されている。リード２２は、セラミック基板１２の上面に形成された導電パターン１６と電気的に接続され、一部が封止樹脂１４から外部に導出し、回路装置１０の入出力端子として機能している。ここでは、セラミック基板１２の上面に形成された導電パターン１６から成るパッド１８と、リード２２の上面とが、金属細線２０を経由して接続されている。更に、セラミック基板１２の３つの側辺に接近してリード２２が設けられており、具体的には、図２（Ａ）を参照して、セラミック基板１２の手前の側辺および左右両側辺に沿って、リード２２が配置されている。ここで、リード２２は、セラミック基板１２の１つの側辺に沿って複数が設けられても良いし、２つの側辺または４つのセラミック基板１２の側辺に沿って設けられても良い。
そして、個々のリード２２の封止樹脂１４から外部に露出する部分には、リード２２を厚み方向に貫通した孔部１１が設けられている。この孔部１１には、実装基板やケース材に設けたリードが挿入され、接続に寄与する部位として活用される。
封止樹脂１４は、熱可塑性樹脂または熱硬化性樹脂からなり、半導体素子２４および金属細線２０が封止されるように、セラミック基板１２の上面および側面を被覆している。更に、リード２２も部分的に封止樹脂１４により被覆されている。また、図２（Ｂ）を参照して、セラミック基板１２の下面は、封止樹脂１４から外部に露出している。これは、半導体素子２４から発生した熱を良好に外部に放出させるためである。ここでは、セラミック基板１２の下面と、封止樹脂１４の下面とは、同一平面上に位置している。
図２（Ｃ）を参照して、回路装置１０の下面には、銅などの熱伝導性に優れる金属から成る放熱体２６が当接されている。ここでは、放熱体２６の平坦な面が、封止樹脂１４から外部に露出するセラミック基板１２の下面に当接（接触）することで、放熱体２６はセラミック基板１２と熱的に結合されている。従って、半導体素子２４から発生した熱は、セラミック基板１２および放熱体２６を経由して外部に放出される。本実施の形態では、放熱体２６が、外部に露出するセラミック基板１２の全面に接触することで、放熱体２６の放熱の効果を大きくしている。
ここでは、放熱体２６は上面が平坦であり、下部がヒダ形状の異形形状であるが、一枚の板状体形状の放熱体２６が採用されても良い。
本実施の形態では、セラミック基板１２と放熱体２６とを組み合わせて使用することで、回路装置１０の実装密度が向上されると共に、放熱性を向上させることができる。具体的には、半導体素子２４は、例えば上面に２００個程度以上の電極が設けられた高機能なものであり、このような素子を実装するためには、多層のパターンが形成可能な回路基板が要求される。そこで本形態では、微細な多層配線が構築されたセラミック基板１２を採用することで、多ピンの半導体素子２４の実装を可能にしている。
しかしながら、セラミック基板１２の主材料であるセラミックは、アルミニウム等の金属と比較すると熱伝導性が低い。例えば、セラミックの一種であるアルミナの熱伝導率は２１〔Ｋ／Ｗ・ｍ−１・Ｋ−１〕であるのに対し、金属の一種であるアルミニウムの熱伝導率は２３６〔Ｋ／Ｗ・ｍ−１・Ｋ−１〕である。このことから、高機能な半導体素子２４から多量の熱が発生すると、放熱が良好に行われず、半導体素子２４が過度に高温となる虞がある。
そこで、本実施の形態では、全体を封止する封止樹脂１４からセラミック基板１２の裏面を外部に露出させ、露出するセラミック基板１２の裏面に放熱体２６を接触させている。この構成により、半導体素子２４から発生した熱は、セラミック基板１２および放熱体２６を経由して良好に外部に放出される。
本実施の形態では、セラミック基板１２を封止樹脂１４でモールドしている。このことにより、セラミック基板１２は他の基板材料と比較して割れやすい性質があるが、封止樹脂１４により保護・支持されている。従って、回路装置１０に振動等の外力が作用しても、セラミック基板１２が封止樹脂１４により保護・支持されていることで、セラミック基板１２の破損が防止されている。
更に、本実施の形態では、回路装置１０のリード２２を経由して、回路装置１０がケース材３４に固定されている。このことにより、混成集積回路装置３０全体に振動等の外力が作用しても、リード２２が撓むことによりこの外力が低減され、結果的にセラミック基板１２に伝達する外力が低減される。従って、混成集積回路装置３０に作用する外力によるセラミック基板１２の破損が防止される。
更にまた、本実施の形態では、回路装置１０の封止樹脂１４から露出するセラミック基板１２に熱的に結合する放熱体２６としては、モーター等のセットの筐体を採用することができる。この場合は、セットの筐体を部分的に平坦、凸状または凹状にした部分に、露出するセラミック基板１２の表面が熱的に結合される。そして、セラミック基板１２は、セットの筐体の内側に当接されても良いし、外側に当接されても良い。
更に、放熱体２６とセラミック基板１２との間隙には、熱伝導性に優れる充填剤（例えばフィラーが混入された樹脂）が充填されても良い。このことにより、半導体素子２４から発生した熱を、セラミック基板１２および放熱体２６を経由して良好に外部に放出させることができる。
図３を参照して、他の形態のケース材６８の形状を説明する。ケース材６８の基本的な形状は、図１に構成を示すケース材３４と同様であり、ケース材３４と同様に、ケース材６８を混成集積回路装置３０に取り込むことができる。ここで説明するケース材６８と上述したケース材３４の相違点は、リード７８の構成等にある。
ケース材６８は、概略的に額縁状の形状を有して４つの側壁部から主に構成されている。紙面上では、第１側壁部７０は左側に位置し、第２側壁部７２は右側に位置し、第３側壁部７４は奥行側に位置し、第４側壁部７６は手前側に位置する。
第１側壁部７０および第３側壁部７４には、リード７８が埋設されている。リード７８の一端は外側に導出され、他端はケース材６８の内側の領域に配置されている。そして、ケース材６８の内部に位置するリード７８の端部は、回路基板５６の上面に形成されたパッド８８に半田を介して固着されている。このような構成にすることにより、金属細線を使用した場合と比較すると、抵抗値が低減されると共に、金属細線を形成するコストを省くことができる。
更に、第２側壁部７２および第４側壁部７６では、内部リード８４、８２が形成されている。内部リード８４等の構成は、上述したものと同様であり、回路基板の上面に配置された回路素子から成る混成集積回路と、ケース材６８の内部領域を塞ぐように配置される回路装置（不図示）とを電気的に接続するための経路として機能する。
本発明の回路装置の一実施例である混成集積回路装置を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路装置を示す図であり、（Ａ）は斜視図であり、（Ｂ）は断面図であり、（Ｃ）は断面図である。 本発明の回路装置の一実施例である混成集積回路装置に適用可能な他の形態のケース材を示す斜視図である。 従来の混成集積回路装置を示す図である。
符号の説明
１０ 回路装置
１１ 孔部
１２ セラミック基板
１４ 封止樹脂
１６ 導電パターン
１８ パッド
２０ 金属細線
２２ リード
２４ 半導体素子
２６ 放熱体
３０ 混成集積回路装置
３２ 放熱板
３３ 平坦部
３４ ケース材
３５ 内部空間
３６ リード
３８ 端子部
４０ 第１側壁部
４２ 第２側壁部
４４ 第３側壁部
４６ 第４側壁部
５０ ビス
５２ 内部リード
５６ 回路基板
５８ 絶縁層
６０ 導電パターン
６２ 回路素子
６４ パッド
６６ 平坦部
６８ ケース材
７０ 第１側壁部
７２ 第２側壁部
７４ 第３側壁部
７６ 第４側壁部
７８ リード
８４ 内部リード
８６ 金属細線
８８ パッド

Claims (7)

  1. 重畳して配置された第１回路基板および第２回路基板とを具備し、
    前記第１回路基板には、前記第２回路基板に対向する第１主面に第１導電パターンが形成され、前記第１導電パターンには第１回路素子が実装され、
    前記第２回路基板には、前記第１回路基板に対向する第１主面に第２導電パターンが形成され、前記第２導電パターンには第２回路素子が実装され、
    前記第２回路基板に実装される前記第２回路素子には、複数の電極が上面に形成された半導体素子が含まれ、
    前記第２回路基板に形成される前記第２導電パターンは、前記第１回路基板に形成される前記第１導電パターンよりも多層に形成されることを特徴とする回路装置。
  2. 前記第１回路基板は上面が絶縁処理された金属基板であり、
    前記第２回路基板はセラミック基板であることを特徴とする請求項１記載の回路装置。
  3. 前記第１回路基板に実装される前記第１回路素子は、前記第２回路基板に実装された前記第２回路素子により制御されるスイッチング素子であることを特徴とする請求項１記載の回路装置。
  4. 額縁状の形状を有して内壁が前記第１回路基板に嵌合するケース材を有し、
    前記第１回路基板および前記ケース材により囲まれる内部空間を塞ぐように前記第２回路基板が配置されることを特徴とする請求項１記載の回路装置。
  5. 前記第１基板に実装された前記第１回路素子と、前記第２基板に実装された第２回路素子とは、前記ケース材に埋め込まれた内部リードを経由して電気的に接続されることを特徴とする請求項４記載の回路装置。
  6. 前記第２回路基板の前記第１主面および前記第２回路素子は、封止樹脂により被覆されることを特徴とする請求項１記載の回路装置。
  7. 前記第２回路基板の第２主面は前記封止樹脂から露出し、露出する前記第２回路基板には放熱体が熱的に結合されることを特徴とする請求項６記載の回路装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014514766A (ja) * 2011-04-21 2014-06-19 テッセラ，インコーポレイテッド フリップチップ、フェイスアップワイヤボンド、およびフェイスダウンワイヤボンドの組み合わせパッケージ
US9281266B2 (en) 2011-04-21 2016-03-08 Tessera, Inc. Stacked chip-on-board module with edge connector
US9281295B2 (en) 2011-04-21 2016-03-08 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9312239B2 (en) 2010-10-19 2016-04-12 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US9312244B2 (en) 2011-04-21 2016-04-12 Tessera, Inc. Multiple die stacking for two or more die
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
JP2020198342A (ja) * 2019-05-31 2020-12-10 三菱電機株式会社 半導体装置
WO2024010003A1 (ja) * 2022-07-07 2024-01-11 住友電気工業株式会社 半導体装置

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61166147A (ja) * 1985-01-18 1986-07-26 Sanyo Electric Co Ltd 多層混成集積回路装置
JPH03190190A (ja) * 1989-12-19 1991-08-20 Toshiba Corp 混成集積回路装置
JPH04354361A (ja) * 1991-05-31 1992-12-08 Nippondenso Co Ltd 電子装置
JPH0529499A (ja) * 1991-07-18 1993-02-05 Toshiba Corp セラミツクス多層基板
JPH0590482A (ja) * 1991-09-26 1993-04-09 Toshiba Corp 半導体装置およびその製造方法
JPH0645515A (ja) * 1992-07-27 1994-02-18 Sanyo Electric Co Ltd 混成集積回路装置
JPH0697656A (ja) * 1992-09-11 1994-04-08 Matsushita Electric Ind Co Ltd セラミック多層基板の製造方法
JPH0786497A (ja) * 1993-09-14 1995-03-31 Matsushita Electron Corp インテリジェントパワーモジュール
JPH08130288A (ja) * 1994-10-31 1996-05-21 Toshiba Corp 半導体装置
JPH11224984A (ja) * 1998-02-04 1999-08-17 Murata Mfg Co Ltd セラミック多層基板の製造方法
JP2000307056A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 車載用半導体装置
JP2001196531A (ja) * 2000-01-11 2001-07-19 Sansha Electric Mfg Co Ltd 電力用半導体モジュール
JP2002217363A (ja) * 2001-01-17 2002-08-02 Matsushita Electric Ind Co Ltd 電力制御系電子回路装置及びその製造方法
JP2004273927A (ja) * 2003-03-11 2004-09-30 Mitsubishi Electric Corp 半導体パッケージ

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61166147A (ja) * 1985-01-18 1986-07-26 Sanyo Electric Co Ltd 多層混成集積回路装置
JPH03190190A (ja) * 1989-12-19 1991-08-20 Toshiba Corp 混成集積回路装置
JPH04354361A (ja) * 1991-05-31 1992-12-08 Nippondenso Co Ltd 電子装置
JPH0529499A (ja) * 1991-07-18 1993-02-05 Toshiba Corp セラミツクス多層基板
JPH0590482A (ja) * 1991-09-26 1993-04-09 Toshiba Corp 半導体装置およびその製造方法
JPH0645515A (ja) * 1992-07-27 1994-02-18 Sanyo Electric Co Ltd 混成集積回路装置
JPH0697656A (ja) * 1992-09-11 1994-04-08 Matsushita Electric Ind Co Ltd セラミック多層基板の製造方法
JPH0786497A (ja) * 1993-09-14 1995-03-31 Matsushita Electron Corp インテリジェントパワーモジュール
JPH08130288A (ja) * 1994-10-31 1996-05-21 Toshiba Corp 半導体装置
JPH11224984A (ja) * 1998-02-04 1999-08-17 Murata Mfg Co Ltd セラミック多層基板の製造方法
JP2000307056A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 車載用半導体装置
JP2001196531A (ja) * 2000-01-11 2001-07-19 Sansha Electric Mfg Co Ltd 電力用半導体モジュール
JP2002217363A (ja) * 2001-01-17 2002-08-02 Matsushita Electric Ind Co Ltd 電力制御系電子回路装置及びその製造方法
JP2004273927A (ja) * 2003-03-11 2004-09-30 Mitsubishi Electric Corp 半導体パッケージ

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312239B2 (en) 2010-10-19 2016-04-12 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US9281295B2 (en) 2011-04-21 2016-03-08 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9281266B2 (en) 2011-04-21 2016-03-08 Tessera, Inc. Stacked chip-on-board module with edge connector
US9312244B2 (en) 2011-04-21 2016-04-12 Tessera, Inc. Multiple die stacking for two or more die
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
JP2014514766A (ja) * 2011-04-21 2014-06-19 テッセラ，インコーポレイテッド フリップチップ、フェイスアップワイヤボンド、およびフェイスダウンワイヤボンドの組み合わせパッケージ
US9735093B2 (en) 2011-04-21 2017-08-15 Tessera, Inc. Stacked chip-on-board module with edge connector
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US10622289B2 (en) 2011-04-21 2020-04-14 Tessera, Inc. Stacked chip-on-board module with edge connector
JP2020198342A (ja) * 2019-05-31 2020-12-10 三菱電機株式会社 半導体装置
JP7134137B2 (ja) 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
WO2024010003A1 (ja) * 2022-07-07 2024-01-11 住友電気工業株式会社 半導体装置

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