JP2008166700A - 半導体素子の微細パターン形成方法 - Google Patents

半導体素子の微細パターン形成方法 Download PDF

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Abstract

【課題】第１の露光マスクと第２の露光マスクのオーバーレイ誤差によらず、微細なパターンを形成できる自己整合技術を提供する。
【解決手段】半導体基板の上部に第１のハードマスク層を形成し、第１のハードマスク層の上部に第２のハードマスク層パターンを形成し、第２のハードマスク層パターンの側壁にスペーサを形成し、スペーサと第２のハードマスク層パターンを食刻マスクに第１のハードマスク層を選択食刻して第１のハードマスク層パターンを形成し、第２のハードマスク層パターンと第１のハードマスク層パターンを埋め込む第１の絶縁膜を形成し、第２のハードマスク層パターンと該下部の第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンを形成し、第１の絶縁膜とスペーサを除去し、第３のハードマスク層パターンを食刻マスクに半導体基板をパターニングして微細パターンを形成する。
【選択図】図１ｋ

Description

本発明は半導体素子に関するものである。特に、本発明は自己整合的二重露光技術（Self aligned double exposure technology）を適用した半導体素子のパターン形成方法に関するものである。
一般に、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体素子は多数の微細パターンからなっている。このような微細パターン等はフォトリソグラフィ（Photolithography）工程を介し形成される。フォトリソグラフィ工程を利用してパターンを形成するためには、パターニングしようとする対象層の上部にフォトレジスト（Photoresist：ＰＲ）膜をコーティングする。次に、露光工程を行なって感光膜の一部分に対する溶解度を変化させる。以後、現像工程を行なって対象層を露出する感光膜パターンを形成する。したがって、溶解度が変化するか変化しない部分を除去することにより、感光膜パターンを形成する。以後、感光膜パターンを食刻マスクに露出した対象層を食刻した後、感光膜パターンをストリップ（Strip）することにより対象層パターンを形成する。
このようなフォトリソグラフィ工程において、解像度（Resolution）と焦点深度（Depth of Focus：ＤＯＦ）は２つの重要な核心要素（issue）である。これらのうち解像度（Ｒ）は下記の式（１）のように表わすことができる。
Figure 2008166700
ここで、ｋ１が感光膜の種類、厚さ等により決められる定数で、λが光源の波長であり、ＮＡ（Numerical Aperture）が露光装備の開口数を意味する。
式（１）によれば、ウェーハ上に形成されたパターンの微細化は光源の波長（λ）に反比例し、露光装備の開口数（ＮＡ）に比例する。しかし、用いる光源の波長（λ）と露光装備の開口数（ＮＡ）は半導体素子の集積度の速やかな上昇を追随できていない。したがって、解像度と焦点深度を向上させようとする解像度増大技術（Resolution Enhancement Technology：ＲＥＴ）が多様な方法等と結合して適用されている。例えば、解像度増大の技術には位相反転マスク（Phase Shift Mask：ＰＳＭ）、変型照明計（Off-Axis Illumination：ＯＡＩ）、光学的近接補正（Optical Proximity Correction：ＯＰＣ）等が含まれる。さらに、ウェーハ上に非常に小さいパターンを具現することができるようにする二重露光技術（Double Exposure Technique：ＤＥＴ）と呼ばれる技術がある。一方、二重露光技術（ＤＥＴ）でＣＤ均一性（Uniformity）は第１の露光マスクと第２の露光マスクのオーバーレイ正確度（Overlay Accuracy）により依存される。
しかし、第１の露光マスクと第２の露光マスクのオーバーレイ（Overlay）を誤差範囲内で調節するのが困難である。さらに、露光装備の向上も技術的な限界で達成するのが困難である。
本発明の実施形態は、改良された半導体素子のパターン形成方法に関するものである。一実施形態によれば、半導体素子の微細パターン形成方法は自己整合的二重露光技術（Self Aligned Double Exposure Technology）を利用する。
本発明の一実施形態に係る半導体素子の製造方法は、
半導体基板の上部に第１のハードマスク層を形成する段階と、第１のハードマスク層の上部に第２のハードマスク層パターンを形成する段階と、第２のハードマスク層パターンの側壁にスペーサを形成する段階と、スペーサと第２のハードマスク層パターンを食刻マスクに第１のハードマスク層を選択食刻して第２のハードマスク層パターンの下部に位置する第１のハードマスク層パターンを形成する段階と、第２のハードマスク層パターンと第１のハードマスク層パターンを埋め込む第１の絶縁膜を形成する段階と、第２のハードマスク層パターンと該下部の第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンを形成する段階と、第１の絶縁膜とスペーサを除去する段階と、第３のハードマスク層パターンを食刻マスクに半導体基板をパターニングして微細パターンを形成する段階とを含むことを特徴とする。
本発明に係る半導体素子の微細パターン形成方法は、露光装備に対するオーバーレイ正確度（Overlay Accuracy）と係わりなく均一なＣＤを有する微細パターンを形成することができる。したがって、素子の集積度と歩留りを向上させることができるという長所がある。さらに、二重露光技術において１つの露光マスクを利用することにより工程を単純化して工程費用を低減させることができるという利点がある。
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１ａ〜図１ｋは、本発明の一実施形態に係る半導体素子のパターン形成方法を示す図である。被食刻層（図示省略）を備えた半導体基板１１０の上部に第１のハードマスク層１２０、第２のハードマスク層１３０及び第３のハードマスク層１４０を形成する。第３のハードマスク層１４０の上部に感光膜（図示省略）を形成する。感光膜をライン／スペースマスク（図示省略）に露光及び現像して感光膜パターン１５０を形成する。感光膜パターン１５０を食刻マスクに第３のハードマスク層１４０を選択食刻して第３のハードマスク層パターン１４２を形成する。
本発明の一実施形態によれば、第１のハードマスク層１２０は非晶質炭素（amorphous Carbon）膜で形成するのが好ましい。第２のハードマスク層１３０はシリコン窒酸化（ＳｉＯＮ）膜で形成するのが好ましい。第３のハードマスク層１４０はポリシリコン層や酸化（ＳｉＯ２）膜で形成するのが好ましい。他の実施形態によれば、感光膜パターン１５０は線幅と隣接した感光膜パターン１５０の間に画成されたスペースの線幅の比は大凡１.５：２.５〜０.５：３.５であるのが好ましい。さらに、感光膜パターン１５０の線幅と隣接した感光膜パターン１５０の間に画成されたスペースの線幅の比は大凡１：３であるのが好ましい。本発明の他の実施形態によれば、第３のハードマスク層１４０に対する選択食刻工程は異方性乾式食刻方法で行なわれるのが好ましい。他の実施形態では、第３のハードマスク層パターン１４２の線幅と隣接した第３のハードマスク層パターン１４２の間に画成されたスペースの線幅の比は大凡１：３であるのが好ましい。
図１ｄ及び図１ｆに示されているように、感光膜パターン１５０を除去する。半導体基板１１０の上部に第１の絶縁膜１６０を形成して第３のハードマスク層パターン１４２を埋め込む。第１の絶縁膜１６０をエッチバック（Etch-back）方法で食刻して第３のハードマスク層パターン１４２の両側壁にスペーサ１６２を形成する。スペーサ１６２と第３のハードマスク層パターン１４２を食刻マスクに第２のハードマスク層１３０を選択食刻して第２のハードマスク層パターン１３２を形成する。
本発明の他の実施形態によれば、第１の絶縁膜１６０はシリコン窒化（Ｓｉ３Ｎ４）膜で形成するのが好ましい。さらに、スペーサ１６２の水平線幅が第３のハードマスク層パターン１４２の線幅と同じくなるよう第１の絶縁膜の厚さを調節することができる。本発明の他の実施形態によれば、第２のハードマスク１３０に対する選択食刻工程は異方性乾式食刻方法で行なわれるのが好ましい。さらに、第２のハードマスク層パターン１４２の線幅と隣接した第２のハードマスク層パターン１４２の間に画成されたスペースの線幅の比は大凡３：１であるのが好ましい。
図１ｇ〜図１ｉに示されているように、半導体基板１１０の上部に第２の絶縁膜１７０を形成して第３のハードマスク層パターン１４２と第２のハードマスク層パターン１３２を埋め込む。第３のハードマスク層パターン１４２の上部表面が露出するまで第２の絶縁膜１７０を平坦化食刻する。第２の絶縁膜１７０を食刻マスクに第３のハードマスク層パターン１４２と該下部の第２のハードマスク層パターン１３２を選択食刻して第１のハードマスク層１２０を露出する第５のハードマスク層パターン１３４を形成する。
本発明の一実施形態によれば、第２の絶縁膜１７０はシリコン窒化（Ｓｉ３Ｎ４）膜で形成されるのが好ましい。さらに、第２の絶縁膜１７０に対する平坦化食刻工程はＣＭＰ（Chemical Mechanical Polishing）方法で行なわれるのが好ましい。本発明の他の実施形態によれば、第３のハードマスク層パターン１４２と該下部の第２のハードマスク層パターン１３２に対する選択食刻工程は異方性乾式食刻方法で行なわれるのが好ましい。
図１ｊ及び図１ｋに示されているように、第２の絶縁膜１７０とスペーサ１６２を除去する。第５のハードマスク層パターン１３４を食刻マスクに第１のハードマスク層１２０を選択食刻して第１のハードマスク層パターン１２２を形成する。第１のハードマスク層パターン１２２を食刻マスクに被食刻層をパターニングして微細パターンを形成する。
本発明の一実施形態によれば、第２の絶縁膜１７０とスペーサ１６２に対する除去工程はリン酸（Ｈ３ＰＯ４）を含む湿式食刻方法で行なわれるのが好ましい。さらに、第１のハードマスク層パターン１２２の線幅と隣接した第１のハードマスク層パターン１２２の間に画成されたスペースの線幅の比は大凡１：１であるのが好ましい。したがって、１つのマスク工程で自己整合的二重露光技術（Self aligned double exposure technology）を具現した半導体素子の微細パターンを形成することができる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。 本発明の一実施形態に係る半導体素子のパターン形成方法を示した断面図である。
符号の説明
１１０ 半導体基板
１２０ 第１のハードマスク層
１２２ 第１のハードマスク層パターン
１３０ 第２のハードマスク層
１３２ 第２のハードマスク層パターン
１３４ 第５のハードマスク層パターン
１４０ 第３のハードマスク層
１４２ 第３のハードマスク層パターン
１５０ 感光膜パターン
１６０ 第１の絶縁膜
１６２ スペーサ
１７０ 第２の絶縁膜

Claims (16)

  1. 半導体基板の上部に第１のハードマスク層を形成する段階と、
    前記第１のハードマスク層の上部に第２のハードマスク層パターンを形成する段階と、
    前記第２のハードマスク層パターンの側壁にスペーサを形成する段階と、
    前記スペーサと前記第２のハードマスク層パターンを食刻マスクに前記第１のハードマスク層を選択食刻して前記第２のハードマスク層パターンの下部に位置する第１のハードマスク層パターンを形成する段階と、
    前記第２のハードマスク層パターンと前記第１のハードマスク層パターンを埋め込む第１の絶縁膜を形成する段階と、
    前記第２のハードマスク層パターンと該下部の前記第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンを形成する段階と、
    前記第１の絶縁膜と前記スペーサを除去する段階と、
    前記第３のハードマスク層パターンを食刻マスクに前記半導体基板をパターニングして微細パターンを形成する段階と、
    を含むことを特徴とする半導体素子のパターン形成方法。
  2. 前記第２のハードマスク層パターンの形成段階は、
    前記第１のハードマスク層の上部に第２のハードマスク層を形成する段階と、
    前記第２のハードマスク層の上部に感光膜を形成する段階と、
    ライン／スペースマスクで前記感光膜を露光及び現像して感光膜パターンを形成する段階と、
    前記感光膜パターンを食刻マスクに前記第２のハードマスク層を選択食刻して第２のハードマスク層パターンを形成する段階と、
    前記感光膜パターンを除去する段階と、
    を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  3. 前記感光膜パターンの線幅と隣接した前記感光膜パターンの間に画成されるスペースの線幅の比は１.５：２.５〜０.５：３.５であることを特徴とする請求項２に記載の半導体素子のパターン形成方法。
  4. 前記第２のハードマスク層に対する選択食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項２に記載の半導体素子のパターン形成方法。
  5. 前記スペーサの形成段階は、
    前記第２のハードマスク層パターンを埋め込む第２の絶縁膜を前記半導体基板の上部に形成する段階と、
    前記第２の絶縁膜をエッチバック（Etch-back）方法で食刻して前記第２のハードマスク層パターンの側壁に前記スペーサを形成する段階と、
    を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  6. 前記第２の絶縁膜は、シリコン窒化（Ｓｉ３Ｎ４）膜で形成することを特徴とする請求項５に記載の半導体素子のパターン形成方法。
  7. 前記スペーサの水平線幅と前記第２のハードマスク層パターンの水平線幅の比は１：１であることを特徴とする請求項５に記載の半導体素子のパターン形成方法。
  8. 前記第１のハードマスク層に対する選択食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  9. 前記第１の絶縁膜の形成段階は、
    前記半導体基板の上部に前記第１の絶縁膜を形成して前記第２のハードマスク層パターンと前記第１のハードマスク層パターンを埋め込む段階と、
    前記第２のハードマスク層パターンを露出するまで前記第１の絶縁膜を平坦化食刻する段階と、
    を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  10. 前記平坦化食刻工程はＣＭＰ（Chemical Mechanical Polishing）方法で行なわれることを特徴とする請求項９に記載の半導体素子のパターン形成方法。
  11. 前記第１の絶縁膜はシリコン窒化（Ｓｉ３Ｎ４）膜で形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  12. 前記第２のハードマスク層パターンと該下部の前記第１のハードマスク層パターンに対する食刻工程は、異方性乾式食刻方法で行なわれることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  13. 前記第１の絶縁膜と前記スペーサに対する除去工程は、リン酸（Ｈ３ＰＯ４）を含む湿式食刻方法で行なわれることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  14. 前記微細パターンの線幅と前記隣接した微細パターンの間に画成されるスペースパターンの線幅の比は１：１であることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  15. 前記第１のハードマスク層と前記半導体基板の間に画成される界面にバッファ層を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
  16. 前記バッファ層は、シリコン窒酸化（ＳｉＯＮ）膜で形成してリン酸（Ｈ３ＰＯ４）を含む湿式食刻に対する食刻静止膜に用いることを特徴とする請求項１５に記載の半導体素子の微細パターン形成方法。
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