JP2008159155A - ショート検出回路及びこれを用いた撮像装置および記憶装置 - Google Patents
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Abstract
【課題】チップ面積を増やさずショート電流を検出する。
【解決手段】能動素子と、能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、素子信号線に対応する第1の制御線群から第1の制御線を任意に選択する行選択回路と、第1の制御線から供給された制御信号とモード設定信号が供給され、第1の制御線群に対応する第2の制御線群から任意に第2の制御線を選択すると共にこの第2の制御線の電位レベルを設定するモード設定回路と、モード設定回路から第3の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため複数の素子信号線を互いに異電位に設定するドライバ回路とを有し、隣接する素子信号線のショート電流を検出する。
【選択図】図1
【解決手段】能動素子と、能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、素子信号線に対応する第1の制御線群から第1の制御線を任意に選択する行選択回路と、第1の制御線から供給された制御信号とモード設定信号が供給され、第1の制御線群に対応する第2の制御線群から任意に第2の制御線を選択すると共にこの第2の制御線の電位レベルを設定するモード設定回路と、モード設定回路から第3の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため複数の素子信号線を互いに異電位に設定するドライバ回路とを有し、隣接する素子信号線のショート電流を検出する。
【選択図】図1
Description
行方向、列方向にセルアレイをもつ半導体の配線ショート検出に関する発明であり、
特に撮像素子や記憶装置などのショート検出回路に関する。
特に撮像素子や記憶装置などのショート検出回路に関する。
行方向、列方向にセルアレイをもつ半導体回路の配線のショートは、不具合の主たる原因の一つである。生産選別時において、配線間のショートが存在するチップ(Chip)を除外することが重要である。ショート検出に関する技術は、半導体メモリにおいて特許文献1(特開平11-297098号公報)に開示されているように、XYのマトリクス状にメモリセルが配置され、各メモリセルを駆動するように水平方向にワード線(ライン)がまた垂直方向にビット線(ライン)が配置されている。
水平方向に配置された各ワード線の端部にスイッチングトランジスタとパッドが直列に接続され、このスイッチングトランジスタをオン・オフ制御することにより通常時と検査時にワード線がパッドと分離接続できるように構成されている。
ショート検査時に、スイッチングトランジスタをオン(ON)してワード線とパッドが接続された状態にし、水平信号線(ワード線)または垂直信号線を、数種類(例えば偶数行、奇数行)にわけ、それぞれにパッドと電気的に接続し、パッドに異電位をあたえて電流をモニターすることでショートを検出している。
特開平11−297098号公報
しかしながら、特許文献1に開示されている技術においては、テスト用にパッド(PAD)をワード線(row)毎に用意しなければならず、パッドの面積が他の素子、配線などと比較して著しく大きいのでチップサイズが増大する。また、パッドからの配線の接続で電源の与え方が決まるため、電位の与え方のバリエーションが少ない。
また、プロセスの微細化にともない、トランジスタTrのオフ時のリーク電流が増え、スタンバイ電流が増加することにより、ワード線がショートした場合の微小な電流の変化の検出感度が下がる。
ワード線間でショートしているか、いないかのクライテリア(判断基準)をスタンバイ電流の絶対値で定めることになるが、生産選別において、プロセスがトランジスタのゲート(L)長が細い側にばらついてスタンバイ電流が増えると、たとえ良品でも不良品と判断するため大幅に歩留まりが下がることになる。
本発明は、上記課題を解決するために、水平方向または垂直方向の制御線を偶数番目、奇数番目で異電位に設定させることができ、かつブロックごとに上記の設定を行なえるようにして、制御線間のショートを検出する。
また、プロセスの微細化にともない、トランジスタTrのオフ時のリーク電流が増え、スタンバイ電流が増加することにより、ワード線がショートした場合の微小な電流の変化の検出感度が下がる。
ワード線間でショートしているか、いないかのクライテリア(判断基準)をスタンバイ電流の絶対値で定めることになるが、生産選別において、プロセスがトランジスタのゲート(L)長が細い側にばらついてスタンバイ電流が増えると、たとえ良品でも不良品と判断するため大幅に歩留まりが下がることになる。
本発明は、上記課題を解決するために、水平方向または垂直方向の制御線を偶数番目、奇数番目で異電位に設定させることができ、かつブロックごとに上記の設定を行なえるようにして、制御線間のショートを検出する。
本発明のショート検出回路は、能動素子と、上記能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、上記素子信号線に対応する第1の制御線群から第1の制御線を任意に選択する行選択回路と、上記第1の制御線から供給された制御信号とモード設定信号が供給され、上記第1の制御線群に対応する第2の制御線群から任意に第2の制御線を選択すると共に該第2の制御線の電位レベルを設定するモード設定回路と、上記モード設定回路から第3の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線を互いに異電位に設定するドライバ回路とを有する。
本発明のショート検出回路は、能動素子と、上記能動素子が接続され一方向に配列された複数の素子信号線と、素子信号線選択情報をデコードし、上記素子信号線に対応する第1の制御線群から第1の制御線を任意に選択する行選択回路と、上記第1の制御線から供給された第1の制御信号とワード線設定信号が供給されて上記第1の制御線群に対応する第2の制御線群から任意に第2の制御線を選択し、該第2の制御線から出力される第2の制御信号とブロック設定信号が供給され、上記第2の制御線群を複数のブロックに分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内の制御線の電位を制御するモード設定回路と、上記モード設定回路から第3の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線の電位を互いに異電位に設定するドライバ回路とを有する。
本発明の撮像装置は、入力された光信号を電気信号に変換する画素と、上記画素が接続され一方向に配列された複数の画素信号線と、画素信号線選択情報をデコードし、該画素信号線を任意に選択する第1の制御信号を発生する選択回路と、上記第1の制御信号とモード設定信号が供給され、上記画素信号線を選択すると共に該画素信号線の電位レベルを設定する第2の制御信号を発生するモード設定回路と、上記第2の制御信号が供給され、隣接する上記画素信号線間でショート電流を発生させるため上記複数の画素信号線を互いに異電位に設定するドライバ回路とを有する。
本発明の記憶装置は、記憶セルと、上記記憶セルが接続され一方向に配列されたワード線またはビット線と、前記ワード線またはビット線のアドレス情報をデコードし、前記ワード線またはビット線を任意に選択する第1の制御信号を発生する選択回路と、上記第1の制御信号とモード設定信号が供給され、上記ワード線またはビット線を選択し、該ワード線またはビット線の電位レベルを設定する第2の制御信号を発生するモード設定回路と、上記第2の制御信号が供給され、隣接する上記ワード線またはビット線間でショート電流を発生させるため上記ワード線またはビット線を互いに異電位に設定するドライバ回路とを有する。
本発明は、モード設定回路により水平方向または垂直方向の隣接する素子(セル)制御線を任意に選択し、または選択されたブロック内の隣接する素子信号線を任意に選択し、この選択した素子信号線に互いに異なる電位を与えて駆動トランジスタのリーク電流と隣接する素子信号線間のショート電流を検出する。
本発明は、水平信号線、および垂直信号線のブロック(Block)別選択と異電源設定により、ショート検出動作時のスタンバイ電流を小さく抑えることがき、プロセスの微細化により、スタンバイ電流が増加した場合でも、ショートの検出ができる。
また、チップをブロック分割することにより、同チップのブロックごとのスタンバイ電流を比較することができ、スタンバイ電流のロット(lot)、ウエーハ(Wafer)ばらつきが増加しても、ショート検出が行い易くなる。
また、チップをブロック分割することにより、同チップのブロックごとのスタンバイ電流を比較することができ、スタンバイ電流のロット(lot)、ウエーハ(Wafer)ばらつきが増加しても、ショート検出が行い易くなる。
図1に本発明の実施形態のショート検出回路100のブロック構成を示す。
ショート検出回路の適用例として、半導体メモリ(記憶装置)やイメージセンサー(固体撮像素子)があり、通常水平の制御(信号)線により行を選択し、列方向の制御(信号)線を用いてデータを読み出し/書込みに関する動作を行う。
ショート検出回路の適用例として、半導体メモリ(記憶装置)やイメージセンサー(固体撮像素子)があり、通常水平の制御(信号)線により行を選択し、列方向の制御(信号)線を用いてデータを読み出し/書込みに関する動作を行う。
ショート検出回路100は、行選択回路11、モード設定(Mode select;モードセレクト)回路12−N〜12−0、セルC00〜CNMやワード線ドライバ(CMOSインバータ構成)PN,NN〜P0,N0,MOSトランジスタとrow(ロー)0〜rowNのワードライン(線)で構成されている。(行方向のラインrow0〜rowNをワード線、また列方向の垂直信号線Colum0〜ColumMをカラムライン(線)または信号線とも称する。また、ワード線のことを記憶装置以外の固体撮像装置などの信号線を含めて記載するときは素子信号線とも称する。)
行選択回路11は、たとえばデコーダ、またはシフトレジスタなどで構成され、供給されたアドレスデータをデコーダでデコードして出力11−0〜11−Nから制御信号を出力して任意のワード線row0〜rowNを選択する。
ここで、行選択回路11から出力される、水平方向のワード線に対応する出力11−0〜11−Nを第1の制御線群とも称する。
ここで、行選択回路11から出力される、水平方向のワード線に対応する出力11−0〜11−Nを第1の制御線群とも称する。
モード設定(セレクト)回路12−0〜12−Nは、ワード線選択回路WLとブロック選択回路BLKで構成され、任意の隣接するワード線または任意のブロックを選択し、またこのブロック内で任意の隣接するワード線を選択する。
ここで、モード設定回路12−0〜12−Nから出力される制御線を第2の制御線群とも称する。
ここで、モード設定回路12−0〜12−Nから出力される制御線を第2の制御線群とも称する。
ワード線ドライバを構成するPN,NN〜P0,N0のトランジスタは、PチャネルMOSトランジスタとNチャネルMOSトランジスタで構成され、row0〜rowNで構成されるワード線(または水平方向/垂直方向の素子信号線)を任意に選択する。
セルC00〜CNMはN行M列のマトリクス状に配列され、各セルは記憶用セルの場合はMOSトランジスタと容量、またはMOSトランジスタで構成される。row0〜rowN(ワード線0〜N)とカラム(ビット)線で選択されたセルC00〜CNMは、ビット線を介して容量に記憶されたデータが読出され、またビット線を介してデータが選択された容量に記憶される。
またMOS型固体撮像素子の場合、PD(光検出ダイオード)、増幅トランジスタ、リセット(ゲート)トランジスタ、読出し用トランジスタなどで構成される。リセットトランジスタでFD(フローティングディフジョン)をリセットし、光検出ダイオードで発生した信号電荷を増幅トランジスタで増幅した後、水平方向のrow0〜rowNと垂直方向の信号線により選択された映像信号が信号線(垂直方向の制御線または信号線)を介して出力される。
行選択回路11の各出力11−0〜11−Nはモード設定回路12−0〜12−Nの入力にそれぞれ接続される。モード設定回路12−Nの出力端子はワード線rowNを駆動するドライバのPN,NNMOSトランジスタの両ゲートに接続され、PNMOSトランジスタのソースは基準電源たとえば電源電圧V1を供給する電源に接続され、PNMOSトランジスタとNNMOSトランジスタのドレインは共通接続されると共にワード線rowNに接続される。NNMOSトランジスタのソースは基準電源たとえばグランド(GND;V0)に接続される。
ワード線rowNはセルCN0,CN1,・・・,CNMの水平方向の選択端子にそれぞれ接続される。またこのセルCN0は垂直信号線(またはビット線、垂直信号線など)colum0に接続され、垂直方向の列が選択される。以下同様に、セルCN1は垂直信号線colum1に、・・・、セルCNMは垂直信号線columMにそれぞれ接続され、垂直選択回路から出力された列選択信号により列方向のセルが選択される。
モード設定回路12−(N−1)の出力はワード線rowNを駆動するドライバのP(N−1),N(N−1)MOSトランジスタの両ゲートに接続され、P(N−1)MOSトランジスタのソースは基準電源たとえば電源に接続され、P(N−1)MOSトランジスタとN(N−1)MOSトランジスタのドレインは共通接続されると共にワード線row(N−1)に接続される。N(N−1)MOSトランジスタのソースは基準電源たとえばグランド(GND)に接続される。
ワード線row(N−1)はセルC(N−1)0,C(N−1)1,・・・,C(N−1)Mの水平方向の選択端子にそれぞれ接続される。またこのセルC(N−1)0は垂直信号線(またはビット線、垂直信号線など)colum0に接続され、垂直方向の列が選択される。以下同様に、セルC(N−1)1は垂直信号線colum1,・・・,セルC(N−1)Mは垂直信号線columMにそれぞれ接続され、列選択回路から出力された列選択信号により列方向のセルが選択される。
以下同様な接続構成がモード設定回路12−0まで繰り返される。
以下同様な接続構成がモード設定回路12−0まで繰り返される。
次に、図2にモード設定回路12−N〜12−0の回路構成例を示す。
行選択回路11の出力11−NがNOR回路20−Nの一方の入力に接続され、他方の入力はモード設定信号が供給される制御線に接続される。NOR回路20−Nの出力はワード線rowNに接続される。
行選択回路11の出力11−(N−1)がNOT回路20−(N−1)の入力に接続され、他方の入力はモード設定信号が供給される制御線に接続される。NOT回路20−(N−1)の出力はワード線row(N−1)に接続される。以下同様に、上述の接続構成がワード線row0まで繰り返される。
ここで、図1のモード設定回路12−Nは図2に示すNOR回路20−Nに、モード設定回路12−(N−1)はNOT回路20−(N−1)に、・・・、モード設定回路12−1はNOR回路20−1に、モード設定回路12−0はNOT回路20−0にそれぞれ対応する。
行選択回路11の出力11−NがNOR回路20−Nの一方の入力に接続され、他方の入力はモード設定信号が供給される制御線に接続される。NOR回路20−Nの出力はワード線rowNに接続される。
行選択回路11の出力11−(N−1)がNOT回路20−(N−1)の入力に接続され、他方の入力はモード設定信号が供給される制御線に接続される。NOT回路20−(N−1)の出力はワード線row(N−1)に接続される。以下同様に、上述の接続構成がワード線row0まで繰り返される。
ここで、図1のモード設定回路12−Nは図2に示すNOR回路20−Nに、モード設定回路12−(N−1)はNOT回路20−(N−1)に、・・・、モード設定回路12−1はNOR回路20−1に、モード設定回路12−0はNOT回路20−0にそれぞれ対応する。
次に、図1に示したショート検出回路100の動作について述べる。ショート検出回路100の動作は2種類の通常動作と検出動作がある。
まず通常動作について説明する。
通常動作時、アドレスデータが行選択回路11に供給されて行選択回路11のデコーダでデコードされて任意の行を選択する制御信号が出力される。このときモード設定回路12−N〜12−0は常に導通状態に設定されているので、行選択回路11の出力11−0〜11−Nから制御信号が、ワード線rowN〜row0を駆動するワード線ドライバ(CMOSインバータ)を構成するトランジスタPN,NN〜P0,N0に供給される。通常動作時においてモード設定回路12−N〜12−0は、選択された行のみをV1(一般に電源電圧)の電圧に設定し、それ以外の行をV0(一般はGND)に設定する。
また、同様に垂直信号線に関しても、列方向の垂直信号線(信号線)Colum0〜ColumMの中から任意の線が選択される。そして、行方向のワード線と列方向の垂直信号線が交差した位置にあるセルが選択され、この選択されたセルにデータの書込み、またはセルから列方向の垂直信号線(信号線;ビット線)を介してデータが読み出される。また記憶装置の場合はデータが記憶セルに書きこまれる。
通常動作時、アドレスデータが行選択回路11に供給されて行選択回路11のデコーダでデコードされて任意の行を選択する制御信号が出力される。このときモード設定回路12−N〜12−0は常に導通状態に設定されているので、行選択回路11の出力11−0〜11−Nから制御信号が、ワード線rowN〜row0を駆動するワード線ドライバ(CMOSインバータ)を構成するトランジスタPN,NN〜P0,N0に供給される。通常動作時においてモード設定回路12−N〜12−0は、選択された行のみをV1(一般に電源電圧)の電圧に設定し、それ以外の行をV0(一般はGND)に設定する。
また、同様に垂直信号線に関しても、列方向の垂直信号線(信号線)Colum0〜ColumMの中から任意の線が選択される。そして、行方向のワード線と列方向の垂直信号線が交差した位置にあるセルが選択され、この選択されたセルにデータの書込み、またはセルから列方向の垂直信号線(信号線;ビット線)を介してデータが読み出される。また記憶装置の場合はデータが記憶セルに書きこまれる。
次にショート検出回路100の検出動作について図1と図2を参照して説明する。
モード設定信号がモード設定回路12−N〜12−0に供給され、このモード設定回路12−N〜12−0を構成するワード線(WL)セレクト回路20−0〜20−Nが動作する。
具体的には、行選択回路11の出力11−Nから供給された行選択信号は図2に示すNOR回路20−Nの一方の入力に供給され、このNOR回路20−Nの他方の入力にはモード設定信号が供給される。行選択回路11の出力11−Nから供給された行選択信号が“H”(ハイ)レベルでまたモード設定信号が“H”レベルのとき、NOR回路20−Nの出力は“L”(ロー)レベルとなる。そして、この“L”レベルの電圧がワード線rowNに供給される。
行選択回路11の出力11−(N−1)から供給された行選択信号は図2に示すNOT回路20−(N−1)に接続され、行選択信号が“H”(ハイ)レベルのときNOR回路20−Nの出力は“L”レベルとなる。
以下同様にNOT回路20−0まで繰り返す。
モード設定信号がモード設定回路12−N〜12−0に供給され、このモード設定回路12−N〜12−0を構成するワード線(WL)セレクト回路20−0〜20−Nが動作する。
具体的には、行選択回路11の出力11−Nから供給された行選択信号は図2に示すNOR回路20−Nの一方の入力に供給され、このNOR回路20−Nの他方の入力にはモード設定信号が供給される。行選択回路11の出力11−Nから供給された行選択信号が“H”(ハイ)レベルでまたモード設定信号が“H”レベルのとき、NOR回路20−Nの出力は“L”(ロー)レベルとなる。そして、この“L”レベルの電圧がワード線rowNに供給される。
行選択回路11の出力11−(N−1)から供給された行選択信号は図2に示すNOT回路20−(N−1)に接続され、行選択信号が“H”(ハイ)レベルのときNOR回路20−Nの出力は“L”レベルとなる。
以下同様にNOT回路20−0まで繰り返す。
このように、お互い隣接するワード線は一方は“H”レベル(高電圧)で他方は“L”レベル(低電圧)となる。
上述した論理組み合わせ以外で、“H”レベルと“L”レベルの他の組み合わせにより、隣接するワード線間を互いに異なる電位に設定することができる。
モード設定回路12−N〜12−0までの論理回路を変更して上述した例と反対に、ワード線rowNを“H”レベル、ワード線row(N−1)を“L”レベル、・・・、ワード線row1を“L”レベル、ワード線row0を“H”レベルと設定しても良い。この場合、図2において各論理回路の後段にNOT回路を付加することにより実現できる。
この結果ワード線rowNからワード線row0に供給された電位状態を図3に示す。実線は“H”レベル電圧、点線は“L”レベル電圧を示す。図3に示すように、横方向の隣接するワード線について、異なる電位に設定するようにしたが、同様に列方向の垂直信号線colum0〜columMにおいて、隣接する列線間でも異なる電位に設定することができる。
上述した論理組み合わせ以外で、“H”レベルと“L”レベルの他の組み合わせにより、隣接するワード線間を互いに異なる電位に設定することができる。
モード設定回路12−N〜12−0までの論理回路を変更して上述した例と反対に、ワード線rowNを“H”レベル、ワード線row(N−1)を“L”レベル、・・・、ワード線row1を“L”レベル、ワード線row0を“H”レベルと設定しても良い。この場合、図2において各論理回路の後段にNOT回路を付加することにより実現できる。
この結果ワード線rowNからワード線row0に供給された電位状態を図3に示す。実線は“H”レベル電圧、点線は“L”レベル電圧を示す。図3に示すように、横方向の隣接するワード線について、異なる電位に設定するようにしたが、同様に列方向の垂直信号線colum0〜columMにおいて、隣接する列線間でも異なる電位に設定することができる。
このように、偶数ワード線(または垂直信号線)と奇数ワード線(または垂直信号線)間あるいはその逆に異なる電圧を供給することにより、配線間のショート電流を検出することができる。
次に、ワード線間(rowN〜row0)のショート電流検出について述べる。図4にワード線間に異なる電圧を供給した時のワード線ドライバ回路と、ワード線がショートした時の接続状態を等価抵抗で示した構成図を示す。
図4に示すように、トランジスタのリーク電流と配線間のショート電流を測定するために、たとえばP1MOSトランジスタとP0MOSトランジスタのそれぞれのソースと電源(端子)間に電流計を接続する。
図4に示すように、トランジスタのリーク電流と配線間のショート電流を測定するために、たとえばP1MOSトランジスタとP0MOSトランジスタのそれぞれのソースと電源(端子)間に電流計を接続する。
モード設定回路12−N〜12−0は、ショート検出動作時は、以下のような動作を行う。
図3に示すようにセル(イメージャの場合は全画素が対応する)に対し、偶数列のワード線はグランド(GND)V0、奇数列のワード線は電源電圧V1に設定する。
これによりテストパッド(PAD)を準備することなく、選択信号により、ワード線(水平信号線)の異電位設定が可能である。
図3に示すようにセル(イメージャの場合は全画素が対応する)に対し、偶数列のワード線はグランド(GND)V0、奇数列のワード線は電源電圧V1に設定する。
これによりテストパッド(PAD)を準備することなく、選択信号により、ワード線(水平信号線)の異電位設定が可能である。
ワード線ドライバ回路において、モード設定回路20−1の出力からP1MOSトランジスタとN1MOSトランジスタの共通接続されたゲートに“L”レベルの電圧が供給されると、P1MOSトランジスタは導通し、電源からドレイン、ソースを介してワード線row1に電流が流れる。一方このとき、N1MOSトランジスタは非道通状態であるから、ドレインからソースを介してGNDには電流は流れない。しかしながら、このN1MOSトランジスタが非導通状態でもリーク電流は流れる。また一般に、MOSトランジスタの微細化に伴いリーク電流は増加する傾向にある。
モード設定回路20−0の出力からP0MOSトランジスタとN0MOSトランジスタの共通接続されたゲートに“H”レベルの電圧が供給されると、P0MOSトランジスタは非導通状態となる。一方このとき、N0MOSトランジスタは導通状態となるから、ワード線row0、ドレイン、ソースを介してグランド(V0)に電流が流れる。しかしながら、このP1MOSトランジスタが非導通状態でもリーク電流は発生する。すなわち、電源からP1MOSトランジスタのドレイン、ソース、さらにN1MOSトランジスタを介してグランド(V0)にリーク電流が流れる。
ワード線row1とrow0がお互い接触しない時は、ショート電流は発生しないがリーク電流は発生する。例えば、ワード線ドライバP1MOSトランジスタとN1MOSトランジスタ間、またP0MOSトランジスタとN0MOSトランジスタ間でそれぞれリーク電流が発生する。そのリーク電流をいまIstanbyとすると、
Istanby=Ileak(N0)+Ileak(P0) ・・・(1)
また、電圧の設定によってはワード線row1を“L”レベルたとえばグランドに、ワード線row0を“H”レベルたとえば電源電圧V1に設定することにより、
また、電圧の設定によってはワード線row1を“L”レベルたとえばグランドに、ワード線row0を“H”レベルたとえば電源電圧V1に設定することにより、
Istanby=Ileak(P1)+Ileak(N1) ・・・(2)
となる。
さらに非動作状態において、ゲートをフローティング状態にしてP1MOSトランジスタとP0MOSトランジスタのソースに電源電圧V1を印加してP1MOSトランジスタ,N1MOSトランジスタとP0MOSトランジスタ,N0MOSトランジスタ間のそれぞれのリーク電流をIstanbyと表す。
となる。
さらに非動作状態において、ゲートをフローティング状態にしてP1MOSトランジスタとP0MOSトランジスタのソースに電源電圧V1を印加してP1MOSトランジスタ,N1MOSトランジスタとP0MOSトランジスタ,N0MOSトランジスタ間のそれぞれのリーク電流をIstanbyと表す。
次に、これらのリーク電流の他に、ワード線row1とrow0間が接触状態であるときについてのショート電流について述べる。
“H”レベル電圧(電源電圧V1)に設定されたワード線row1から“L”レベル電圧(グランド;V0)に設定されたワード線row0へ電流が、ショート電流として流れる。いま、ここでワード線row1とrow0間のショート抵抗をRshortとすると、そのショート電流Isは、
“H”レベル電圧(電源電圧V1)に設定されたワード線row1から“L”レベル電圧(グランド;V0)に設定されたワード線row0へ電流が、ショート電流として流れる。いま、ここでワード線row1とrow0間のショート抵抗をRshortとすると、そのショート電流Isは、
Is=(V1−V0)/Rshort ・・・(3)
と表される。このRshortは隣接するワード線の接触状態により決まる。
したがって、実際測定される電流Iは、式(1)(または式(2))と式(3)を加算した値、
と表される。このRshortは隣接するワード線の接触状態により決まる。
したがって、実際測定される電流Iは、式(1)(または式(2))と式(3)を加算した値、
I=Istanby+Is ・・・(4)
となる。
同様な測定をワード線row2とrow3、ワード線row4とrow5、・・・、ワード線row(N−1)とrowN間で繰り返し行い電流を測定する。
となる。
同様な測定をワード線row2とrow3、ワード線row4とrow5、・・・、ワード線row(N−1)とrowN間で繰り返し行い電流を測定する。
図5に隣接するワード線間の電流を測定した結果のグラフを示す。横軸は測定電流値を示し、縦軸は測定個数を示す。測定した結果はガウス分布となり、一般にワード線がショートしたところの電流はガウス分布曲線から外れたまたは離れた位置に存在する。
行(水平)方向の隣接する信号線間でショートすると、電源の電源電圧V1〜とグランドV0間の電流は、式(4)に示すように、スタンバイ電流Istanbyより、ショート電流Ishort(ショート箇所で流れる電流)分だけ電流が増える。スダンバイ電流Istanbyのクライテリア電流IstanbyCRIを超えた場合をショートが存在すると設定すると、スタンバイ電流Istanbyの測定によりショート検出ができ、良品との選別ができる。
図5に示すように、このクライテリア電流IstanbyCRIを選別基準としてIspecを設定し、このIspecより大きいとワード線間でショートが発生していると判別し、Ispecより小さいとワード線間でショートは発生していないと判別することにより、良品不良品の選別を行うことができる。
図5に示すように、このクライテリア電流IstanbyCRIを選別基準としてIspecを設定し、このIspecより大きいとワード線間でショートが発生していると判別し、Ispecより小さいとワード線間でショートは発生していないと判別することにより、良品不良品の選別を行うことができる。
次にワード線rowN〜row0に接続されるセルをブロックに分割して隣接するワード線間のショート電流を検出する構成とその動作について説明する。説明を簡単にするためにセルを4ブロックに分けた例を示すが、分割数はこれに限定されない。また、分割数を増やすとき、モード設定回路のデコード部のデコードラインを増やし、それに伴いブロック選別の論理回路を構成すればよい。
上述したブロックは、半導体記憶装置、たとえばDRAM、不揮発性メモリ(SRAMを含む)などであってもよく、また他の例としてCCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)などで構成される固体撮像装置であってもよい。
上述したブロックは、半導体記憶装置、たとえばDRAM、不揮発性メモリ(SRAMを含む)などであってもよく、また他の例としてCCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)などで構成される固体撮像装置であってもよい。
まず、図6にモード設定回路に関する他の実施形態を示す。モード設定回路はワード線選択回路WLとブロック選択回路BLKなどから構成されている。
ワード線選択回路WLは図2に示した回路と同一構成であり、行選択回路11の出力11−0〜11−15を16個で構成された例である。この構成とその動作については既に述べたので、ここでは詳細な構成とその動作については省略する。
ワード線選択回路WLは図2に示した回路と同一構成であり、行選択回路11の出力11−0〜11−15を16個で構成された例である。この構成とその動作については既に述べたので、ここでは詳細な構成とその動作については省略する。
ブロック選択回路BLKはデコード部とブロック選択用の論理回路で構成される。まず、デコード部について述べる。セルを4ブロックに分割する場合、デコードライン(231〜234)は4本で構成され、ライン231はブロックAの論理回路に、ライン232はブロックBの論理回路に、ライン233はブロックCの論理回路に、ライン234はブロックDの論理回路にそれぞれ接続される。
次にブロック選択回路BLKの回路構成について述べる。
ブロックAにおいて、NOR回路240−0の一方の入力はワード線選択回路WLのNOT回路220−0の出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row0に接続される。
NOR回路240−1の一方の入力はワード線選択回路WLのNOR回路220−1の出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row1に接続される。
NOR回路240−2の一方の入力はワード線選択回路WLのNOT回路220−2出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row2に接続される。
NOR回路240−3の一方の入力はワード線選択回路WLのNOR回路220−3の出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row3に接続される。以下同様にブロックB、ブロックC、ブロックDまで繰り返される。
ブロックAにおいて、NOR回路240−0の一方の入力はワード線選択回路WLのNOT回路220−0の出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row0に接続される。
NOR回路240−1の一方の入力はワード線選択回路WLのNOR回路220−1の出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row1に接続される。
NOR回路240−2の一方の入力はワード線選択回路WLのNOT回路220−2出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row2に接続される。
NOR回路240−3の一方の入力はワード線選択回路WLのNOR回路220−3の出力に接続され、他方の入力はブロック選択用のライン231に接続され、出力はワード線row3に接続される。以下同様にブロックB、ブロックC、ブロックDまで繰り返される。
次に、ブロック選択回路200を用いたときの、ショート検出回路100の動作について図7を参照ながら説明する。
行選択回路11から出力された制御信号がモード設定回路12−0〜12−15(12−N)に出力される。また、モード設定回路12−0〜12−15(12−N)のワード線選択回路WLにモード設定信号が供給され、ブロック設定信号がブロック選択回路BLKにそれぞれ供給される。
行選択回路11から出力された制御信号がモード設定回路12−0〜12−15(12−N)に出力される。また、モード設定回路12−0〜12−15(12−N)のワード線選択回路WLにモード設定信号が供給され、ブロック設定信号がブロック選択回路BLKにそれぞれ供給される。
行選択回路11の出力において、11−0ラインから“L”レベル、11−1ラインから“H”レベル、11−2ラインから“L”レベル、11−3ラインから“H”レベルのデータが出力された場合について説明する。それ以外の場合も同様にである。
ワード線選択回路に供給されるモード設定信号が“H”レベルのとき、ブロックAのNOT回路220−0はこのモード設定信号のレベルと関係なく、行選択回路11の11−0ラインから出力された“L”レベルのデータが反転され“H”レベルのデータがブロック選択回路BLKに出力される。
行選択回路11の11−1ラインから出力された“H”レベルの信号は、NOR回路220−1の一方の入力に供給され、他方の入力にはモード設定信号の“H”レベルの信号が供給される。その結果、NOR回路220−1の出力からは“L”レベルの信号が出力される。
NOT回路220−2の動作もNOT回路220−0と同様であり、ライン11−2の“L”レベルの信号が反転されて出力から“H”レベルの信号が出力される。
NOR回路220−3もNOR回路220−0と同様に、入力に、ライン11−3から“H”レベルの信号とモード設定信号の“H”レベルの信号がそれぞれ供給され、出力から“L”レベルの信号が出力される。
ワード線選択回路に供給されるモード設定信号が“H”レベルのとき、ブロックAのNOT回路220−0はこのモード設定信号のレベルと関係なく、行選択回路11の11−0ラインから出力された“L”レベルのデータが反転され“H”レベルのデータがブロック選択回路BLKに出力される。
行選択回路11の11−1ラインから出力された“H”レベルの信号は、NOR回路220−1の一方の入力に供給され、他方の入力にはモード設定信号の“H”レベルの信号が供給される。その結果、NOR回路220−1の出力からは“L”レベルの信号が出力される。
NOT回路220−2の動作もNOT回路220−0と同様であり、ライン11−2の“L”レベルの信号が反転されて出力から“H”レベルの信号が出力される。
NOR回路220−3もNOR回路220−0と同様に、入力に、ライン11−3から“H”レベルの信号とモード設定信号の“H”レベルの信号がそれぞれ供給され、出力から“L”レベルの信号が出力される。
行選択回路11の出力11−4〜11−15についても、ライン毎に“L”レベル、“H”レベルと隣接する行が異なる電位になるように設定する。
なお、電圧の設定には種々の組み合わせがあり、上述したライン毎に異なる電位を設定することに限定されない。
なお、電圧の設定には種々の組み合わせがあり、上述したライン毎に異なる電位を設定することに限定されない。
次に、ブロック選択回路でブロックA,B,C,Dを選択する動作について説明する。
デコード部を構成するライン231〜234のうちたとえばライン231に“L”レベル、その他のライン232〜234に“H”レベルのブロック選択信号が供給された場合について述べる。
このとき、ブロック設定信号により、NOR回路240−4〜240−7、240−8〜240−11、240−12〜240−15の出力は“L”レベルとなる。その結果、ブロックB,C,Dから出力されるワード線の信号レベルは全て“L”レベルとなる。すなわち、ブロックAのみが活性化された状態となり、それ以外のブロックB,C,Dは不活性化された状態となっている。
デコード部を構成するライン231〜234のうちたとえばライン231に“L”レベル、その他のライン232〜234に“H”レベルのブロック選択信号が供給された場合について述べる。
このとき、ブロック設定信号により、NOR回路240−4〜240−7、240−8〜240−11、240−12〜240−15の出力は“L”レベルとなる。その結果、ブロックB,C,Dから出力されるワード線の信号レベルは全て“L”レベルとなる。すなわち、ブロックAのみが活性化された状態となり、それ以外のブロックB,C,Dは不活性化された状態となっている。
選択されたブロックAにおいて、NOR回路240−0の入力に、NOT回路220−0から出力された“H”レベルの信号とブロック設定信号から供給された“L”レベルの信号が供給され、出力から“L”レベルの信号がワード線row0に出力される。
NOR回路240−1の入力に、NOR回路220−1から出力された“L”レベルの信号とブロック設定信号の“L”レベル信号が供給され、出力から“H”レベルの信号が導出され、ワード線row1に出力される。
NOR回路240−2の入力に、NOT回路220−2から出力された“H”レベルの信号とブロック設定信号から供給された“L”レベルの信号が供給され、出力から“L”レベルの信号がワード線row2に出力される。
NOR回路240−3の入力に、NOR回路220−3から出力された“L”レベルの信号とブロック設定信号の“L”レベル信号が供給され、出力から“H”レベルの信号が導出され、ワード線row3に出力される。
このようにして、選択されたブロックA内で、隣接するワード線間の電位を異電位に設定することができる。なお“H”レベルと“L”レベルは上述した設定と逆であっても良い。
NOR回路240−1の入力に、NOR回路220−1から出力された“L”レベルの信号とブロック設定信号の“L”レベル信号が供給され、出力から“H”レベルの信号が導出され、ワード線row1に出力される。
NOR回路240−2の入力に、NOT回路220−2から出力された“H”レベルの信号とブロック設定信号から供給された“L”レベルの信号が供給され、出力から“L”レベルの信号がワード線row2に出力される。
NOR回路240−3の入力に、NOR回路220−3から出力された“L”レベルの信号とブロック設定信号の“L”レベル信号が供給され、出力から“H”レベルの信号が導出され、ワード線row3に出力される。
このようにして、選択されたブロックA内で、隣接するワード線間の電位を異電位に設定することができる。なお“H”レベルと“L”レベルは上述した設定と逆であっても良い。
図7(A)に、ブロックAの活性化された状態とブロックB,C,Dが非活性化された状態を模式化した図を示す。
図7(A)は、ブロックAのスタンバイ電流IstanbyAを測定する例を示す。ワード線row0〜row15までショート検出するための電位設定状態を示していて、破線は“L”レベルを示し、具体的にはグランド(V0,接地)レベル、実線は“H”レベルを示し、具体的には電源電圧(VI)レベルを示す。
図示してあるように、ブロックAは行(ワード線)毎に、“L”レベル、“H”レベルと繰り替えした電圧設定となっている。しかし、ブロックB〜Dの行は全て破線で表され、その電圧は“L”レベルとなっている。
すなわち、ブロックAでは隣接するワード線間はお互い異電位に設定されているが、その他のブロックB,C,D内のワード線は全て“L”レベルの同電位に設定される。その結果、ブロックAにおいて、隣接するワード線間でショート電流を発生させることができ、一方他のブロックにおいては、ワード線は全て同電位であるので、たとえ隣接するワード線が接触していてもショート電流は流れない。
図7(A)は、ブロックAのスタンバイ電流IstanbyAを測定する例を示す。ワード線row0〜row15までショート検出するための電位設定状態を示していて、破線は“L”レベルを示し、具体的にはグランド(V0,接地)レベル、実線は“H”レベルを示し、具体的には電源電圧(VI)レベルを示す。
図示してあるように、ブロックAは行(ワード線)毎に、“L”レベル、“H”レベルと繰り替えした電圧設定となっている。しかし、ブロックB〜Dの行は全て破線で表され、その電圧は“L”レベルとなっている。
すなわち、ブロックAでは隣接するワード線間はお互い異電位に設定されているが、その他のブロックB,C,D内のワード線は全て“L”レベルの同電位に設定される。その結果、ブロックAにおいて、隣接するワード線間でショート電流を発生させることができ、一方他のブロックにおいては、ワード線は全て同電位であるので、たとえ隣接するワード線が接触していてもショート電流は流れない。
図7(A)に示す電位設定状態で、ワード線row0〜row15の隣接する制御線(行)間のショート検出が行われる。
ショート検出の方法は、図1で既に説明したように、例えばワード線row0とrow1間、ワード線row2とrow3間のショート電流が、P0,N0MOSトランジスタ〜P3,N3MOSトランジスタのリーク電流と加算された状態で測定される。
このとき、ブロックB〜ブロックDのワード線row4〜row15は全てグランド(V0)レベルであるので、配線間に電位差は無いためショートによる電流は流れない。ただし、このとき、P4,N4〜P15,N15MOSトランジスタのリーク電流Istanbyは流れる。
ショート検出の方法は、図1で既に説明したように、例えばワード線row0とrow1間、ワード線row2とrow3間のショート電流が、P0,N0MOSトランジスタ〜P3,N3MOSトランジスタのリーク電流と加算された状態で測定される。
このとき、ブロックB〜ブロックDのワード線row4〜row15は全てグランド(V0)レベルであるので、配線間に電位差は無いためショートによる電流は流れない。ただし、このとき、P4,N4〜P15,N15MOSトランジスタのリーク電流Istanbyは流れる。
次に、図7(B)に示すブロックBのみが選択されこのブロックBのワード線間row4〜row7のショート電流を検出する場合について述べる。図6のデコード部を構成するライン232に“L”レベル、その他のライン231,233,234に“H”レベルのブロック設定信号が供給されると、NOR回路240−0〜240−3、240−8〜240−11、240−12〜24015の出力は全て“L”レベルとなる。すなわち、ブロックA,C,Dは非活性化状態に設定され、ブロックAのみが活性化される状態となる。
行選択回路11の出力11−4〜11−7において、例えば出力11−4から“L”レベル、出力11−5から“H”レベル、出力11−6からL“レベル、出力11−7からH”レベルの信号が出力される。この状態において、モード設定信号が“H”レベルとなると、NOT回路220−4の出力はモード設定信号に関係なく“H”レベル、NOR回路220−5の出力は“L”レベル、NOT回路220−6の出力は“H”レベル、NOR回路220−7の出力は“L”レベルとなる。
このように、図7(B)のブロックBを選択するとき、ブロック選択回路のデコード部のライン231は“H”レベル、ライン232は“L”レベル、ライン233は“H”レベル、ライン234は“H”レベルに設定される。
それに伴い、NOR回路240−4の出力は“L”レベル、NOR回路240−5の出力は“H”レベル、NOR回路240−6の出力は“L”レベル、NOR回路240−7の出力は“H”レベルとなり、これら各レベルの電圧がワード線row0〜row15にそれぞれ供給される。
このときの電圧設定状態を模式化した図を図7(B)に示す。このブロックBにおいて、ワード線row4〜row7間でリーク電流とワード線間のショート電流が測定される。ブロックA,C,Dにおいては、ワード線row0〜row3、row8〜row15は全て同電位であるので、隣接するワード線間のショートによる電流は流れない。
それに伴い、NOR回路240−4の出力は“L”レベル、NOR回路240−5の出力は“H”レベル、NOR回路240−6の出力は“L”レベル、NOR回路240−7の出力は“H”レベルとなり、これら各レベルの電圧がワード線row0〜row15にそれぞれ供給される。
このときの電圧設定状態を模式化した図を図7(B)に示す。このブロックBにおいて、ワード線row4〜row7間でリーク電流とワード線間のショート電流が測定される。ブロックA,C,Dにおいては、ワード線row0〜row3、row8〜row15は全て同電位であるので、隣接するワード線間のショートによる電流は流れない。
以下同様に、図6に示すブロック選択回路のデコード部に供給するブロック設定信号を制御することにより、図7(C),(D)に示すブロックCまたはブロックDを選択し、選択したブロックのスタンバイ電流Istanbyとショート電流Ishortを測定する。
図8に、ショート検出したときの結果を示す。横軸にスタンバイ電流Istanbyとショート電流Ishortを加算した電流を、縦軸にその測定電流値に対するワード線(row0〜rowN)の個数を示す。
典型的な例として、図8(A)に示すように、分布曲線はある電流値を中心にガウス分布を示す。このとき、ワード線がショートしていると、スタンバイ電流Istanbyにショート電流Ishortが加算されているので、測定された電流値はその分布の電流値の大きい方の離れた位置に存在する。
この分布曲線において、所定の電流値に良品または不良品の判別を行う基準(SPEC)を設け、測定した結果、あるワード線またはブロックの測定電流がこの基準より小さいと良品とし、基準値より大きいと不良品と判別する。
典型的な例として、図8(A)に示すように、分布曲線はある電流値を中心にガウス分布を示す。このとき、ワード線がショートしていると、スタンバイ電流Istanbyにショート電流Ishortが加算されているので、測定された電流値はその分布の電流値の大きい方の離れた位置に存在する。
この分布曲線において、所定の電流値に良品または不良品の判別を行う基準(SPEC)を設け、測定した結果、あるワード線またはブロックの測定電流がこの基準より小さいと良品とし、基準値より大きいと不良品と判別する。
上述した分布曲線は、素子のばらつきなどに依存する。素子が微細化され、例えばドライブトランジスタ(P0,N0〜PN,NNMOSトランジスタ)のチャネル長が短くなると、それに伴いリーク電流(Istanby電流)が増える。このときの分布状態を図8Bに示す。リーク電流が増加するので、分布曲線のセンター値は電流の大きい方にシフトする。このとき、分布曲線のセンター値などに応じて基準を適宜設定する必要がある。
もし、上述したSPECを固定すると、分布曲線の一部が基準を超える可能性があり、良品を不良品と判別して、歩留まりを悪化させる可能性がある。
もし、上述したSPECを固定すると、分布曲線の一部が基準を超える可能性があり、良品を不良品と判別して、歩留まりを悪化させる可能性がある。
図8(A),(B)において、ショート電流とスタンバイ電流の比(Ishort/Istanby)が小さい場合、スタンバイ電流Istanbyのばらつきの範囲内にショート電流Ishortが収まってしまい、ショート検出が困難になる。また、スタンバイ電流Istanbyの値はウエーハばらつき、ロットばらつきが大きいため、ショート検出可能なスタンバイ電流IstanbyのCRI(判定基準)を適宜設定する必要がある。
これらを改善するために配線領域(画素またはセルが配置されたエリア)を1〜M(Mは正の整数)個に分割して、ブロック間のショート電流に関するデータを相対的に比較し、ショートしたブロックまたは配線を特定する。
簡単のため図9に分割数をM=4としてAからDブロックに分けた場合について示す。ブロック選択回路により、ブロックA〜ブロックDの任意のブロックが選択される。選択されたブロックAは、ブロック内のワード線を“H”レベルと“L”レベルの電圧に設定し、隣接するワード線間を異電位に設定して、ワード線ドライバトランジスタのリーク電流と隣接するワード線間のショート電流を測定する。ブロック内の電流測定が終わると、ブロックBが選択され、同様にリーク電流とショート電流は測定される。これをブロックC,Dについて測定する。
図9に示すように、例えばブロックC内に隣接するワード線間にショート電流Ishortが検出されると、ブロック内の電流測定の分布曲線から離れた位置に存在する。
また、ブロックA〜Dの測定電流の最大値、平均値を求め、各ブロック間のIstanbyMAXとIstanbyMeanの差で比較判別しショート電流が発生しているブロックとそのワード線を検出する。例えば図9に示すようにブロックCが他のブロックA,B,Dよりその差が大きいとブロックCにショート電流が発生していることが分かる。
簡単のため図9に分割数をM=4としてAからDブロックに分けた場合について示す。ブロック選択回路により、ブロックA〜ブロックDの任意のブロックが選択される。選択されたブロックAは、ブロック内のワード線を“H”レベルと“L”レベルの電圧に設定し、隣接するワード線間を異電位に設定して、ワード線ドライバトランジスタのリーク電流と隣接するワード線間のショート電流を測定する。ブロック内の電流測定が終わると、ブロックBが選択され、同様にリーク電流とショート電流は測定される。これをブロックC,Dについて測定する。
図9に示すように、例えばブロックC内に隣接するワード線間にショート電流Ishortが検出されると、ブロック内の電流測定の分布曲線から離れた位置に存在する。
また、ブロックA〜Dの測定電流の最大値、平均値を求め、各ブロック間のIstanbyMAXとIstanbyMeanの差で比較判別しショート電流が発生しているブロックとそのワード線を検出する。例えば図9に示すようにブロックCが他のブロックA,B,Dよりその差が大きいとブロックCにショート電流が発生していることが分かる。
上述したように、モード設定(モードセレクト)回路により、ブロックA〜Dの各ブロックそれぞれに対し異電位設定が可能である。この時、それぞれのブロックのスタンバイ電流、IstanbyA〜IstanbyDを測定し、ショート検出を行うことができる。
ブロックに分割することの利点は以下の二つである。
まず、第1の利点は、ブロックAでショートが起こった時、IstanbyAは、例えば全画素(全ワード線)のスタンバイ電流Istanbyの約1/4であるため、全画素のスタンバイ電流を測るよりも、ショート電流の検出が容易になる。
第2の利点は、同チップ(chip)の各ブロックのスタンバイ電流を比較することにより、ショート検出が行いやすくなる。
ブロックに分割することの利点は以下の二つである。
まず、第1の利点は、ブロックAでショートが起こった時、IstanbyAは、例えば全画素(全ワード線)のスタンバイ電流Istanbyの約1/4であるため、全画素のスタンバイ電流を測るよりも、ショート電流の検出が容易になる。
第2の利点は、同チップ(chip)の各ブロックのスタンバイ電流を比較することにより、ショート検出が行いやすくなる。
例えば、IstanbyA〜IstanbyDの最大値、最小値を除外した2つのデータの平均値をIstanbyMeanとすると、最大値IstanbyMAXとIstanbyMeanの差で選別のクライテリアを設けることが出来る。
IstanbyMeanは、プロセスがばらついてスタンバイ電流が増えた場合でも同様に値がシフトするため、一定値IstanbyCRIでショートの有無を確認するよりも、はるかに効率的なショート検出が可能である。
IstanbyMeanは、プロセスがばらついてスタンバイ電流が増えた場合でも同様に値がシフトするため、一定値IstanbyCRIでショートの有無を確認するよりも、はるかに効率的なショート検出が可能である。
いままで行(水平)方向のワード線(水平制御線)についてショート電流を検出する回路とその方法について説明したが、列(垂直)方向の垂直制御線のショート検出に関しても行方向と同様の、異電位設定とブロック分割によるスタンバイ電流モニターにより、ショート検出を行うことができる、
このように、水平制御線、および垂直制御線のブロック(Block)別選択と異電源設定により、ショート検出動作時のスタンバイ電流を小さく抑えることでき、プロセスの微細化により、スタンバイ電流の増加した場合でも、ショートの検出ができる。
また、チップをブロック分割により、同チップのブロックごとのスタンバイ電流を比較することができ、スタンバイ電流のロット(lot)、ウエーハ(Wafer)ばらつきの増加に対しても、ショート検出が行い易くなる。
また、チップをブロック分割により、同チップのブロックごとのスタンバイ電流を比較することができ、スタンバイ電流のロット(lot)、ウエーハ(Wafer)ばらつきの増加に対しても、ショート検出が行い易くなる。
11…行選択回路、12−0〜12−N…モード設定(Mode select)回路、100…ショート検出回路、200…ブロック選択回路、20-0,20−N−3,20−N−1,220−0,220−2,220−4,220−6,220−8,220−20,220−12,220−14…NOT回路、20−1,20−n−2,20−N,220−1,220−3,220−5,220−7,220−9,220−11,220−13,220−15,240−0〜240−15…NOR回路、C00〜CNM…セル、N0〜NN…N型MOSトランジスタ、P0〜PN…P型MOSトランジスタ、row0〜rowN…行(ワード線(線);ローライン)、Colum0〜ColumN…垂直信号線(カラムライン)。
Claims (12)
- 能動素子と、
上記能動素子が接続され一方向に配列された複数の素子信号線と、
素子信号線選択情報をデコードし、上記素子信号線に対応する第1の制御線群から第1の制御線を任意に選択する行選択回路と、
上記第1の制御線から供給された制御信号とモード設定信号が供給され、上記第1の制御線群に対応する第2の制御線群から任意に第2の制御線を選択すると共に該第2の制御線の電位レベルを設定するモード設定回路と、
上記モード設定回路から第3の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線を互いに異電位に設定するドライバ回路とを有する
ショート検出回路。 - 上記モード設定回路は、一方向を水平方向または垂直方向に偶数番目、奇数番目で異電位に設定させる
請求項1記載のショート検出回路。 - 上記モード設定回路は、ブロック選択回路を有し、ブロック設定信号が供給されて上記素子信号線を複数のブロックに分割する
請求項1記載のショート検出回路。 - 能動素子と、
上記能動素子が接続され一方向に配列された複数の素子信号線と、
素子信号線選択情報をデコードし、上記素子信号線に対応する第1の制御線群から第1の制御線を任意に選択する行選択回路と、
上記第1の制御線から供給された第1の制御信号とワード線設定信号が供給されて上記第1の制御線群に対応する第2の制御線群から任意に第2の制御線を選択し、該第2の制御線から出力される第2の制御信号とブロック設定信号が供給され、上記第2の制御線群を複数のブロックに分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内の制御線の電位を制御するモード設定回路と、
上記モード設定回路から第3の制御信号が供給され、隣接する上記素子信号線間でショート電流を発生させるため上記複数の素子信号線の電位を互いに異電位に設定するドライバ回路とを有する
ショート検出回路。 - 上記ブロック内の素子信号線は、一方向の水平方向または垂直方向に偶数番目、奇数番目で異電位に設定される
請求項4記載のショート検出回路。 - 上記ブロック内で測定した電流の最高と平均値の差を求め、上記各ブロック間の差電流からショート電流を検出する
請求項4記載のショート検出回路。 - 入力された光信号を電気信号に変換する画素と、
上記画素が接続され一方向に配列された複数の画素信号線と、
画素信号線選択情報をデコードし、該画素信号線を任意に選択する第1の制御信号を発生する選択回路と、
上記第1の制御信号とモード設定信号が供給され、上記画素信号線を選択すると共に該画素信号線の電位レベルを設定する第2の制御信号を発生するモード設定回路と、
上記第2の制御信号が供給され、隣接する上記画素信号線間でショート電流を発生させるため上記複数の画素信号線を互いに異電位に設定するドライバ回路と
を有する撮像装置。 - 上記モード設定回路は、さらに画素ブロック設定信号が供給され、上記複数の画素信号線をブロック毎に分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内の画素信号線の電位を制御する
請求項7記載の撮像装置。 - 上記画素ブロック内の素子信号線は、一方向の水平方向または垂直方向に偶数番目、奇数番目で異電位に設定される
請求項7記載の撮像装置。 - 記憶セルと、
上記記憶セルが接続され一方向に配列されたワード線またはビット線と、
前記ワード線またはビット線のアドレス情報をデコードし、前記ワード線またはビット線を任意に選択する第1の制御信号を発生する選択回路と、
上記第1の制御信号とモード設定信号が供給され、上記ワード線またはビット線を選択し、該ワード線またはビット線の電位レベルを設定する第2の制御信号を発生するモード設定回路と、
上記第2の制御信号が供給され、隣接する上記ワード線またはビット線間でショート電流を発生させるため上記ワード線またはビット線を互いに異電位に設定するドライバ回路と
を有する記憶装置。 - 上記モード設定回路は、さらに記憶セルブロック設定信号が供給され、上記ワード線またはビット線をブロック毎に分割し、該分割したブロックのうち少なくとも一つを選択し該ブロック内のワード線またはビット線の電位を制御する
請求項10記載の記憶装置。 - 上記ブロック内のワード線またはビット線は、水平方向または垂直方向に偶数番目、奇数番目で異電位に設定される
請求項10記載の記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006346381A JP2008159155A (ja) | 2006-12-22 | 2006-12-22 | ショート検出回路及びこれを用いた撮像装置および記憶装置 |
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JP2006346381A JP2008159155A (ja) | 2006-12-22 | 2006-12-22 | ショート検出回路及びこれを用いた撮像装置および記憶装置 |
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JP2008159155A true JP2008159155A (ja) | 2008-07-10 |
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JP (1) | JP2008159155A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011165259A (ja) * | 2010-02-08 | 2011-08-25 | Renesas Electronics Corp | 半導体装置及び半導体装置の異常検出方法 |
-
2006
- 2006-12-22 JP JP2006346381A patent/JP2008159155A/ja active Pending
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