JP5177957B2 - Display device and electronic apparatus using the same - Google Patents
Display device and electronic apparatus using the same Download PDFInfo
- Publication number
- JP5177957B2 JP5177957B2 JP2006080563A JP2006080563A JP5177957B2 JP 5177957 B2 JP5177957 B2 JP 5177957B2 JP 2006080563 A JP2006080563 A JP 2006080563A JP 2006080563 A JP2006080563 A JP 2006080563A JP 5177957 B2 JP5177957 B2 JP 5177957B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pixel
- source
- data
- drain electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 90
- 230000003068 static effect Effects 0.000 description 27
- 230000003071 parasitic effect Effects 0.000 description 24
- 238000006243 chemical reaction Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000004397 blinking Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
Images
Description
本発明は、表示装置に関し、特に発光素子を有する表示装置に関する。また、発光素子を有する表示装置を含んだ電子機器に関する。 The present invention relates to a display device, and more particularly to a display device having a light emitting element. Further, the present invention relates to an electronic device including a display device having a light emitting element.
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。一方、パーソナルコンピュータ（ＰＣ）もその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も多数生産され普及しつつある。また、表示装置の発展により、それらの携帯情報機器のほとんどにはフラットパネルディスプレイが装備されている。 In recent years, with the advance of communication technology, mobile phones have become widespread. In the future, transmission of moving images and transmission of more information are expected. On the other hand, personal computers (PCs) are also being produced as mobile-friendly products due to their light weight. A large number of information terminals called PDAs that have begun in electronic notebooks are also being produced and spread. Also, with the development of display devices, most of these portable information devices are equipped with flat panel displays.
また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコン薄膜トランジスタ（以下薄膜トランジスタをＴＦＴと表記する）を用いた表示装置の製品化が進められている。低温ポリシリコンでは画素だけでなく、画素部の周囲に信号線駆動回路を一体形成することが可能であるため、表示装置の小型化や、高精細化が可能であり、今後はさらに普及が見込まれる。 Among active matrix display devices, in recent years, display devices using low-temperature polysilicon thin film transistors (hereinafter referred to as thin film transistors) are being commercialized. With low-temperature polysilicon, not only the pixel but also the signal line driver circuit can be integrally formed around the pixel part, so the display device can be downsized and high-definition can be achieved. It is.
このようなモバイル機器用の表示装置においては、電子ブックなどの表示をおこなう場合が考えられる。そのような場合においては、画面を静止させ、そのときには、表示装置を駆動するためのコントローラ、ドライバを停止することによって、消費電力の低減をはかることが考えられてきた。そのための１つとして画素領域にスタティックメモリ（通常はＳＲＡＭであるがＳＲＡＭでなくとも良い）を配置し、そのスタティックメモリに静止画の情報を記憶することによって、静止画を表示し続けるものがあった。その例を以下の特許文献１に示す。
In such a display device for mobile devices, there is a case where an electronic book or the like is displayed. In such a case, it has been considered to reduce power consumption by stopping the screen and then stopping the controller and driver for driving the display device. One way to do this is to place a static memory (usually SRAM but not necessarily SRAM) in the pixel area, and store still image information in the static memory to continue displaying still images. It was. An example is shown in
また、携帯情報機器には小型液晶テレビ、デジタルスチルカメラ、ビデオカメラ等も含まれる。このような自然画を表示する携帯情報機器のディスプレイにはデルタ配列のディスプレイが使用されることが多い。デルタ配列とは図２に示すように１行ごとに画素をずらして配列する方法である。デルタ配列は自然画を表示することにおいて、過去からよく使用される配列であった。
前述した従来の表示装置には以下に示すような不具合があった。スタティックメモリを構成するためには通常６個の素子が必要であり、１つの画素の中に、６個以上の素子を配置しなければならなかった。 The conventional display device described above has the following problems. In general, six elements are required to construct a static memory, and six or more elements must be arranged in one pixel.
図２に従来のデルタ配列をおこなった画素の図を示す。図２において、画素部分は画素電極２０１とそれを駆動する回路素子２０２によって構成される。
FIG. 2 shows a diagram of a pixel having a conventional delta arrangement. In FIG. 2, the pixel portion includes a
デルタ配列は主としてＡＶ機器に用いられ、自然画を少ない画素数で表示しやすいという特徴があるが、画素を１列おきに、半分ずつずらして配置するため、画素の素子に信号または電源を供給するための配線が複雑となり、画素電極間面積を多く必要とし、配線の寄生抵抗、寄生容量が増加させていた。これは図２において、回路素子２０２の周囲には並行配線が多数配置されることからも容易に想定できることである。
The delta arrangement is mainly used in AV equipment, and it is easy to display a natural image with a small number of pixels. However, because the pixels are arranged in half every other column, a signal or power is supplied to the pixel elements. Wiring for this purpose is complicated, requiring a large area between the pixel electrodes, and increasing the parasitic resistance and parasitic capacitance of the wiring. This can be easily assumed from the fact that many parallel wires are arranged around the
特に、前述した様にスタティックメモリを内蔵する場合はさらにこの効果が顕著となり、寄生抵抗や寄生容量が増大し、信号の遅延時間を増加させる原因となっていた。また、素子数は多くなくとも、容量素子などで多くの面積を必要とする場合においても同様に、遅延時間を増加させる原因になっていた。 In particular, as described above, when a static memory is incorporated, this effect becomes more remarkable, and parasitic resistance and parasitic capacitance increase, causing a signal delay time to increase. Further, even when the number of elements is not large, even when a large area is required for a capacitive element or the like, the delay time is similarly increased.
以上のような問題を鑑み本発明ではデルタ配列を用い、且つ、画素内部にスタティックメモリなど複数の素子を配置しても、寄生抵抗や寄生容量を小さくし、遅延時間の増大しにくい表示装置、およびそれらを用いた電子機器を提供することを課題とする。 In view of the above problems, the present invention uses a delta arrangement, and even if a plurality of elements such as a static memory are arranged inside a pixel, a parasitic resistance and a parasitic capacitance are reduced, and a display device in which a delay time is hardly increased, It is another object of the present invention to provide an electronic device using them.
以上のような問題を解決するため、本発明は、デルタ配置において、スタティックメモリなどの素子数が多い場合、または画素に含ませることが必要な素子の面積が大きい場合に画素電極の形状を多角形として配列させることを特徴としている。 In order to solve the above problems, the present invention increases the shape of the pixel electrode in a delta arrangement when the number of elements such as a static memory is large or when the area of an element that needs to be included in the pixel is large. It is characterized by being arranged as a square.
本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置された画素駆動素子とを有している表示装置である。この表示装置において、発光素子の少なくとも一方の電極形状は、多角形としている。 One embodiment of the present invention is a display device including a plurality of light-emitting elements arranged in a delta arrangement on a substrate and pixel driving elements arranged in each of the light-emitting elements. In this display device, at least one electrode shape of the light emitting element is a polygon.
本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置された画素駆動素子とを有している表示装置である。この表示装置において、発光素子の各に対応して配置されたスタティックメモリを有し、該発光素子の少なくとも一方の電極形状は、多角形としている。 One embodiment of the present invention is a display device including a plurality of light-emitting elements arranged in a delta arrangement on a substrate and pixel driving elements arranged in each of the light-emitting elements. This display device has a static memory arranged corresponding to each light emitting element, and at least one electrode shape of the light emitting element is a polygon.
この場合において、画素駆動素子またはスタティックメモリに信号または電力を供給する配線は、多角形の画素電極に沿った斜め配線で配設されている。 In this case, the wiring for supplying a signal or power to the pixel driving element or the static memory is arranged as an oblique wiring along the polygonal pixel electrode.
また、八辺を有し、ある一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下、好ましくは１０％以下となる辺により構成された多角形の形状を有する画素電極とすることが好ましい。すなわち、八角形若しくはそれに近い多角形とすることが好ましい。なお、八角形若しくはそれに近い多角形が有する角部のうち、少なくとも一つの角部が丸みを帯びていても良い。 Further, it has eight sides, and has a polygonal shape constituted by a side where the difference between the length of one side and the adjacent side is 20% or less, preferably 10% or less of the length of one side. A pixel electrode is preferable. That is, an octagon or a polygon close thereto is preferable. Of the corners of the octagon or a polygon close thereto, at least one corner may be rounded.
本発明の一は、上記発明の構成において、高階調を表示する第１の表示モードと、低階調を表示する第２の表示モードとを有し、当該複数の表示モードを切替可能とする表示装置である。この場合において、第１の表示モードは６４階調以上の階調表示を可能とし、第２の表示モードは２階調の表示を可能とする構成であってもよい。 According to one aspect of the present invention, in the above-described structure, the display device includes a first display mode that displays high gradation and a second display mode that displays low gradation, and the plurality of display modes can be switched. It is a display device. In this case, the first display mode may be configured to enable gradation display of 64 gradations or more, and the second display mode may be configured to enable display of two gradations.
以上に示したように、本発明は、画素電極の形状を八角形にすることによって、デルタ配列を行いながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子、配線の配置が容易となる。 As described above, according to the present invention, by arranging the shape of the pixel electrode to be an octagon, the elements are effectively arranged while performing the delta arrangement, and one or more static memories are arranged in one pixel. However, the parasitic resistance of the wiring and the parasitic capacitance of the wiring can be reduced, and an increase in delay time can be suppressed. In addition, the arrangement of elements and wiring becomes easy.
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
図１に八角形の画素電極を持つ画素の例を示す。１０１が１つの画素を表し、１０２が画素を駆動する回路を配置する場所を表す。図１に示すように回路を配置する領域１０２を都合良く得ることが可能になり、前述した従来の正方形または長方形の画素に比べて効率的な配置が可能になる。
FIG. 1 shows an example of a pixel having an octagonal pixel electrode. 101 represents one pixel, and 102 represents a place where a circuit for driving the pixel is arranged. As shown in FIG. 1, it is possible to conveniently obtain a
図３に図１の画素を拡大した場合の構成例を示す。図３は図１の領域１０２を表している。図３の３１０は画素電極を表し、３１１が画素電極３１０の電位を制御する回路を表している。３０２は３１１に接続されるデータ線、３０７は他の画素電極を制御する回路につながるデータ線、３０４は第１の走査線、３０５は第２の走査線である。また、３０８、３０９は他の画素を制御する走査線である。３０３は電源供給線、３０６は他の画素の電源供給線である。３０１は配線を含めた画素回路を表している。また、３１２は低電位側電源線である。
FIG. 3 shows a configuration example when the pixel of FIG. 1 is enlarged. FIG. 3 represents the
ここで、データ線３０２、３０７、走査線３０４、３０５、３０８、３０９、低電位側電源線３１２は図３にあるように八角形の画素の斜めの辺に沿った形で形成されている。このような形状をとることによって、配線クロスによる不要な寄生容量の発生や、配線長の増加による寄生抵抗の増加を防ぐことが可能になる。また素子、配線の配置を容易にすることが可能になる。
Here, the
以上、本実施の形態では、八角形の画素電極を持つ画素の例について説明したが、本発明はこれに限定されず多角形の画素電極を適用することができる。特に、八辺を有し、ある一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下、好ましくは１０％以下となる辺により構成された多角形の形状を有する画素電極とすることが好ましい。すなわち、八角形若しくはそれに近い多角形とすることが好ましい。 As described above, in this embodiment, an example of a pixel having an octagonal pixel electrode has been described. However, the present invention is not limited to this, and a polygonal pixel electrode can be applied. In particular, it has eight sides, and has a polygonal shape constituted by a side where the length difference between one side and the adjacent side is 20% or less, preferably 10% or less of the length of one side. A pixel electrode is preferable. That is, an octagon or a polygon close thereto is preferable.
図４に図３の３０１の回路構成例を示す。図４の４０１が図３の３１１に対応する。図４の４０２はデータ線、４２１は第１の走査線、４０４は第２の走査線、４０３は電源供給線、４０５はスイッチングＴＦＴ、４０９は駆動ＴＦＴ、４１５は発光素子、４１７は発光素子の第１の電極、４１６は発光素子の第２の電極を表す。また４１０から４１３のＴＦＴはスタティックメモリを構成している。４０６はスタティックメモリに書き込みをおこないやすくするためのスイッチＴＦＴで、スイッチングＴＦＴ４０５と逆極性のＴＦＴを用いる。また、４０７はスタティックメモリの出力を駆動ＴＦＴ４０９のゲートに入力するためのスイッチＴＦＴである。スイッチＴＦＴ４０８は駆動ＴＦＴ４０９のゲートを電源供給線４０３に接続するもので、駆動ＴＦＴ４０９をオフするために用いる。４１４はスタティックメモリの低電位側電源である。
FIG. 4 shows a circuit configuration example 301 in FIG. 401 in FIG. 4 corresponds to 311 in FIG. 4, 402 is a data line, 421 is a first scanning line, 404 is a second scanning line, 403 is a power supply line, 405 is a switching TFT, 409 is a driving TFT, 415 is a light emitting element, and 417 is a light emitting element. The
図４では、第１の走査線４２１の信号によりスイッチングＴＦＴ４０５をオンまたはオフすることで、データ線４０２のデータをスタティックメモリに記憶させるかどうかが決まる。このスタティックメモリに記憶されたデータと第２の走査線４０４の信号によって駆動ＴＦＴ４０９がオンまたはオフするかが決まり、オンの時には発光素子が発光する。
In FIG. 4, whether the data on the
以下において、本実施形態における動作について説明をおこなう。
まず、発光素子を点灯させるデータを書き込む場合について説明する。データ線４０２にはロウ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチングＴＦＴ４０５がオンして、データ線のロウ電位がＴＦＴ４１０、ＴＦＴ４１１で構成されるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はハイになる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに入力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はロウであり、スイッチＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線がハイである間はオフとなっている。図４において駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ロウ電位がゲートに入力されるとオンし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）し、発光素子に電流が流れ、発光がおこなわれる。このとき、第２の走査線４０４はハイであるものとする。
Hereinafter, the operation in the present embodiment will be described.
First, a case where data for lighting a light emitting element is written will be described. A low potential signal is input to the
The
次に、発光素子を点灯させないデータを書き込む場合について説明する。データ線４０２にはハイ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチングＴＦＴ４０５がオンして、データ線のハイ電位がＴＦＴ４１０、ＴＦＴ４１１で構成されるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はロウになる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに入力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はハイであり、スイッチＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線４２１がハイである間はオフとなっている。図４において、駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ハイ電位がゲートに入力されるとオフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）せず、発光素子に電流が流れず、発光がおこなわれない。このとき、第２の走査線４０４はハイであるものとする。
Next, a case where data that does not light the light emitting element is written will be described. A high potential signal is input to the
The
次に、発光素子を消灯させる場合について説明する。消灯時には第１の走査線４２１はロウであるので、スイッチングＴＦＴ４０５はオフし、データ線４０２の電位は画素には書き込まれない。スイッチＴＦＴ４０６がオンし、データはすでに書き込まれたものが保持されている。第２の走査線４０４がロウとなり、スイッチＴＦＴ４０７はオフとなり、駆動ＴＦＴ４０９とスタティックメモリは遮断される。スイッチＴＦＴ４０８を介して、電源供給線４０３の電位が駆動ＴＦＴ４０９のゲートに入力される。
駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、電源供給線４０３の電位がゲートに入力されるとオフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）接続せず、発光素子に電流が流れず、消灯される。
以上のように本実施例は動作する。尚、スタティックメモリを用いた回路構成は本実施例に記載したものに限定されず他の構成をとったものでも良い。
また、スタティックメモリは電源を切断しない限り、記憶状態を保持できるためドライバや後述するコントローラなどをすべて停止させることが可能となり、静止画を表示する場合には低消費電力化をはかることが可能である。
Next, a case where the light emitting element is turned off will be described. Since the
Since the driving
As described above, this embodiment operates. The circuit configuration using the static memory is not limited to the one described in this embodiment, and other configurations may be used.
In addition, since the static memory can maintain the memory state unless the power is turned off, it is possible to stop all drivers and controllers, which will be described later, and to reduce power consumption when displaying still images. is there.
スタティックメモリを用いた表示は、スタティックメモリの出力値が０または１を表すデジタル値であるから、アナログ的な表示はできない。従って階調表示をおこなうときは時間階調を用いる。時間階調の原理について説明をおこなう。 Since the display using the static memory is a digital value indicating that the output value of the static memory is 0 or 1, an analog display cannot be performed. Therefore, time gradation is used when gradation display is performed. The principle of time gradation will be explained.
時間階調はある一定の輝度で発光する素子の点灯時間を変化させて、階調を表示するものである。たとえば、１フレーム期間中すべて点灯すれば点灯率は１００％となる。また１フレーム期間中の半分の期間点灯すれば点灯率は５０％となる。フレーム周波数がある程度高ければ、一般的には６０Ｈｚ以上であれば、人間の目では点滅が認識できず、中間調として認識される。このようにして、点灯率を変化させることによって、階調を表現することが可能である。 The time gradation is to display the gradation by changing the lighting time of an element that emits light with a certain luminance. For example, the lighting rate is 100% if all the frames are turned on. Further, if the lighting is performed for half of the period of one frame, the lighting rate is 50%. If the frame frequency is high to some extent, in general, if it is 60 Hz or higher, blinking cannot be recognized by human eyes, and it is recognized as a halftone. In this way, gradation can be expressed by changing the lighting rate.
図５（Ａ）は横軸に時間をとり、縦軸に表示画面の画素の縦軸をとったものである。この例では、表示画面は上から順に書き込みをおこなっており、そのため、表示が遅れることになる。この実施例では上から順に書き込みをおこなっているが、これには限定されない。以下４ビットを例にとり説明をおこなうが本発明は４ビットに限定されるものではない。 In FIG. 5A, the horizontal axis is time, and the vertical axis is the vertical axis of the pixel on the display screen. In this example, the display screen is written in order from the top, and therefore the display is delayed. In this embodiment, writing is performed in order from the top, but the present invention is not limited to this. The following description will be made taking 4 bits as an example, but the present invention is not limited to 4 bits.
図５（Ａ）では、１フレームを４つのサブフレーム（Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４）に分けている。それぞれのサブフレームの期間の長さの比は、Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝８：４：２：１となっている。これらのサブフレームを組み合わせることによって、点灯期間の長さを０〜１５までのいずれかに設定することが可能である。このように１フレームを２のべき乗のサブフレームに区切って階調を表現できる。 In FIG. 5A, one frame is divided into four subframes (Ts1, Ts2, Ts3, Ts4). The ratio of the lengths of the respective subframes is Ts1: Ts2: Ts3: Ts4 = 8: 4: 2: 1. By combining these subframes, the length of the lighting period can be set to any one of 0 to 15. Thus, gradation can be expressed by dividing one frame into power-of-two subframes.
また、Ｔｓ４では点灯期間が短いため、画面の下半分の書き込みが終了する前に、上半分を消灯する必要があり、書き込みと消去を並行しておこなっている。 Further, since the lighting period is short in Ts4, it is necessary to turn off the upper half before the writing of the lower half of the screen is completed, and writing and erasing are performed in parallel.
図５（Ｂ）は図５（Ａ）と異なる時間区分で階調表現をおこなったものである。図５（Ａ）の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生する。これは人間の目が、例えば７階調目と８階調目を交互に見たときに映像が本来の階調とは異なって見えるように錯覚をする、というものである。 FIG. 5 (B) shows the gradation expression in different time segments from FIG. 5 (A). In the gradation expression means of FIG. 5A, when the upper bits change, a problem called pseudo contour occurs. This is an illusion that when the human eye sees the seventh gradation and the eighth gradation alternately, for example, the image looks different from the original gradation.
従って、図５（Ｂ）では上位ビットを分割し、上述した疑似輪郭現象を軽減しているものである。具体的には、最上位ビット（ここではＴｓ１）を４つに分割し、１フレーム内部に配置している。また、第２ビット（ここではＴｓ２）を２分割し、１フレーム内部に配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこなっている。 Therefore, in FIG. 5B, the upper bits are divided to reduce the above-described pseudo contour phenomenon. Specifically, the most significant bit (here, Ts1) is divided into four and arranged in one frame. The second bit (here, Ts2) is divided into two and arranged in one frame. In this way, bits that are long in time are divided to reduce pseudo contours.
図６（Ａ）は疑似輪郭が発生しないように、サブフレームを２のべき乗ではなく等間隔で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生しないが、階調自体は荒くなる。すなわち、階調がサブフレームの倍数で表現されてしまうため、サブフレームの倍数以外の階調をうまく表示できない。従って、ＦＲＣ（フレームレートコントロール）またはディザなどを用いて、階調補完をおこなう必要がある。 FIG. 6A shows subframes that are segmented at equal intervals rather than a power of 2 so that pseudo contours do not occur. In this method, since there is no large bit break, pseudo contour does not occur, but the gradation itself becomes rough. That is, since the gradation is expressed by a multiple of the subframe, gradations other than the multiple of the subframe cannot be displayed well. Therefore, it is necessary to perform gradation complementation using FRC (frame rate control) or dither.
図６（Ｂ）は２値表示のみをおこなう場合のものである。この場合は１フレーム中に１サブフレームのみ存在するので、書き換え回数も１フレームに１回となり、コントローラ、ドライバの消費電力を低減することが可能になる。
自然画を表示しない場合には、階調数は多くなくても良いので、消費電力を優先した表示が可能となる。このような表示と前述した図５（Ａ）、図５（Ｂ）、図６（Ａ）などを組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使い分けて、消費電力の削減が可能になる。
FIG. 6B shows a case where only binary display is performed. In this case, since only one subframe exists in one frame, the number of rewrites is once per frame, and the power consumption of the controller and driver can be reduced.
When a natural image is not displayed, the number of gradations does not have to be large, and display with priority on power consumption is possible. By combining such display with the above-described FIG. 5A, FIG. 5B, FIG. 6A, and the like, a case where a large number of gradations is necessary and a case where a small number of gradations are sufficient are used separately. Reduction of power consumption becomes possible.
図６（Ｃ）は４階調を表現するもので１フレーム期間に３回の書き込みをおこなって表示をおこなう。これは図６（Ｂ）よりは階調数が多く必要であるが、図６（Ａ）ほど多くを必要としない場合などに適応される。 FIG. 6C represents four gradations, and display is performed by writing three times in one frame period. This is necessary when the number of gradations is larger than that in FIG. 6B but not so many as in FIG.
このようにサブフレームの構成方法は多数あり、ここに記載されている方法には限定されない。時間階調方式ではコントローラから入力する信号で上記の方式が設定できるのでディスプレイが多くの切り替え機能を持たなくとも、上記のいずれかから選択が可能になる。 As described above, there are many subframe configuration methods, and the method is not limited to the method described here. In the time gray scale method, since the above method can be set by a signal input from the controller, it is possible to select from any of the above even if the display does not have many switching functions.
本実施例は、発明を実施するための最良の形態、及び、実施例１と自由に組み合わせることが可能である。
This embodiment can be freely combined with the best mode for carrying out the invention and
時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に供給する回路について、図７及び図８を用いて説明する。 A circuit for supplying a signal for performing the time grayscale driving method to the source signal line driver circuit and the gate signal line driver circuit of the display will be described with reference to FIGS.
本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。 In this specification, a video signal input to the display device is referred to as a digital video signal. Note that, here, a display device that displays a picture by inputting a 4-bit digital video signal will be described as an example. However, the present invention is not limited to 4 bits.
信号制御回路７０１にデジタルビデオ信号が読み込まれ、ディスプレイ７００にデジタル映像信号（ＶＤ）を出力する。また、本明細書中では、信号制御回路においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号と呼ぶ。ディスプレイ７００の、ソース信号線駆動回路７０７及びゲート信号線駆動回路７０８を駆動するための信号は、ディスプレイコントローラ７０２によって入力されている。
A digital video signal is read into the signal control circuit 701 and a digital video signal (VD) is output to the
信号制御回路７０１及びディスプレイコントローラ７０２の構成について説明する。なお、ディスプレイ７００のソース信号線駆動回路７０７は、シフトレジスタ７１０、ＬＡＴ（Ａ）７１１、ＬＡＴ（Ｂ）７１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。
The configurations of the signal control circuit 701 and the display controller 702 will be described. Note that the source signal line driver circuit 707 of the
信号制御回路７０１は、ＣＰＵ７０４、メモリ７０５、メモリ７０６及びメモリコントローラ７０３によって構成されている。信号制御回路７０１の詳細は図８に示す。
The signal control circuit 701 includes a
信号制御回路７０１に入力されたデジタルビデオ信号は、メモリコントローラ７０３によって制御されるスイッチ７１３を介してメモリ７０５に入力される。ここで、メモリ７０５は、ディスプレイ７００の画素部７０９の全画素分の４ビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリ７０５に１フレーム期間分の信号が記憶されると、メモリコントローラ７０３によって、各ビットの信号が順に読み出される。デジタル映像信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力される。
The digital video signal input to the signal control circuit 701 is input to the
メモリ７０５に記憶された信号の読み出しが始まると、今度は、メモリ７０６に、スイッチ７１３を介して、次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリ７０６もメモリ７０５と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。メモリ７０６に１フレーム期間分の信号が記憶されると、メモリコントローラ７０３によって、各ビットの信号が順に読み出される。デジタル映像信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力される。メモリ７０６に記憶された信号の読み出しが始まると、メモリ７０５には次の書き込みがはじまる。これを繰り返すことによって、ディスプレイに信号を供給する。
When reading of the signal stored in the
このように、信号制御回路７０１は、それぞれ１フレーム期間分ずつの４ビットのデジタルビデオ信号を記憶することができるメモリ７０５及びメモリ７０６を有し、このメモリ７０５とメモリ７０６とを交互に用いて、デジタルビデオ信号をディスプレイ７００に供給する。
As described above, the signal control circuit 701 includes the
ここでは、２つのメモリ７０５及びメモリ７０６を、交互に用いて信号を記憶する信号制御回路７０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることで時間階調表示に必要な信号を得ることが可能である。
Here, the signal control circuit 701 that stores signals by alternately using the two
本実施例は、発明を実施するための最良の形態、実施例１、及び、実施例２と自由に組み合わせることが可能である。
This embodiment can be freely combined with the best mode for carrying out the invention,
携帯電話ではＱＶＧＡのフォーマットが広く使用されている。従ってＱＶＧＡのフォーマットが使用できれば、ＱＶＧＡ対応のソフトウエアがそのまま使用できるので、新たなソフト開発が不要となり、開発費の低減が可能になる。また、ユーザーも普段使用している携帯電話と同様な機能を得ることが可能になり、利便性が向上する。 The QVGA format is widely used in mobile phones. Therefore, if the QVGA format can be used, QVGA-compatible software can be used as it is, so that no new software development is required and development costs can be reduced. In addition, the user can obtain the same function as that of the mobile phone normally used, and convenience is improved.
従って、本発明では、ＱＶＧＡのソフトで画像信号を処理し、その後、フォーマット変換を用いて、ＱＶＧＡのデータをＨＶＧＡ（ハーフＶＧＡ）またはＶＧＡ、ＳＶＧＡなどの高解像モードに展開することによって、高解像ディスプレイを用いて、ＱＶＧＡの画像を得ることが可能になる。 Therefore, in the present invention, the image signal is processed by QVGA software, and then the QVGA data is developed into a high resolution mode such as HVGA (half VGA) or VGA or SVGA by using format conversion. A QVGA image can be obtained using a resolution display.
図１０にセットのブロック図を示す。各ブロックはアンテナ１００１、ＲＦ回路１００２、ベースバンド回路１００３、コントローラ１００４、ディスプレイ１００７によって構成される。ベースバンド部をＱＶＧＡ対応のものとすることによって、携帯電話のシステムをそのまま使用することが可能になる。
コントローラの内部にはフォーマット変換回路１００５、クロック制御信号発生回路１００６を有し、ベースバンド回路１００３から送られる信号をＱＶＧＡから、その他の信号に変換する。
FIG. 10 shows a block diagram of the set. Each block includes an
The controller has a
フォーマット変換の実施例として図１１のようなものがあげられる。図１１はメモリ１１０１、メモリ１１０２、メモリ制御回路１１０３より構成される。ベースバンド回路から送られた信号はまずメモリ１１０１に記憶される。次に配列を変えてメモリ１１０２にデータを転送する。メモリ制御回路１１０３はこれらメモリ１１０１、メモリ１１０２のタイミングを制御する。
An example of format conversion is shown in FIG. FIG. 11 includes a
次に図１２に示すような変換をおこなうための動作について説明する。ＱＶＧＡからＶＧＡに変換を行うためには、ＱＶＧＡの画素数が２４０×３２０であり、ＶＧＡの画素数が４８０×６４０であるため、縦横とも２倍にする必要がある。その変換動作としては縦横に対して、メモリ１１０１より同じデータを２回読み出し、メモリ１１０２に書き込むことでフォーマット変換が可能になる。
Next, an operation for performing conversion as shown in FIG. 12 will be described. In order to perform conversion from QVGA to VGA, the number of pixels of QVGA is 240 × 320 and the number of pixels of VGA is 480 × 640. Therefore, it is necessary to double both vertically and horizontally. As the conversion operation, the same data is read twice from the
ＱＶＧＡの画面を図１２（Ａ）に示すような２画素×２画素の単位に分割する。それをメモリ１１０１からメモリ１１０２に送る際には、それぞれの画素データを４回ずつ読み出し、図１２（Ｂ）に示すように４×４のデータを作製する。このようにして縦横とも２倍のデータをもつ表示に用いる画像データを構成することが可能である。
The QVGA screen is divided into units of 2 pixels × 2 pixels as shown in FIG. When the data is sent from the
次にＱＶＧＡからＳＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であり、ＳＶＧＡの画素数が６００×８００であるため、縦横とも２．５倍にする必要がある。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、以下の方法をおこなう。 Next, when converting from QVGA to SVGA, the number of pixels of QVGA is 240 × 320 and the number of pixels of SVGA is 600 × 800. In this case, if the number of readings is simply increased, only an integral multiple can be obtained, so the following method is used.
ＱＶＧＡの画面を図１３（Ａ）に示すような２画素×２画素の単位に分割する。それをメモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとの読み出し回数を変えることで２．５倍を実現する。
The QVGA screen is divided into units of 2 pixels × 2 pixels as shown in FIG. When it is sent from the
まず、第１のフレームにおいては図１３（Ｂ）に示すようにメモリ１１０１から画素Ａのデータを９回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを４回読み出し、メモリ１１０２に記憶する。
First, in the first frame, as shown in FIG. 13B, the data of the pixel A is 9 times from the
次に第２のフレームにおいては図１３（Ｃ）に示すようにメモリ１１０１から画素Ａのデータを６回、画素Ｂのデータを９回、画素Ｃのデータを４回、画素Ｄのデータを６回読み出し、メモリ１１０２に記憶する。
Next, in the second frame, as shown in FIG. 13C, the data of the pixel A is 6 times from the
次に第３のフレームにおいては図１３（Ｄ）に示すようにメモリ１１０１から画素Ａのデータを６回、画素Ｂのデータを４回、画素Ｃのデータを９回、画素Ｄのデータを６回読み出し、メモリ１１０２に記憶する。
Next, in the third frame, as shown in FIG. 13D, the data of the pixel A is stored 6 times, the data of the pixel B is 4 times, the data of the pixel C is 9 times, and the data of the pixel D is 6 times. Read once and store in
次に第４のフレームにおいては図１３（Ｅ）に示すようにメモリ１１０１から画素Ａのデータを４回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを９回読み出し、メモリ１１０２に記憶する。
Next, in the fourth frame, as shown in FIG. 13E, the pixel A data is stored four times from the
これによって、第１フレーム〜第４フレーム間において、どの画素も合計２５回の読み出しがおこなわれ、平均６．２５回の読み出しがおこなわれる。縦横に関しては２．５倍になっていることになる。このようにして縦横とも２．５倍のデータをもつ表示に用いる画像データを構成することが可能である。 As a result, a total of 25 readings are performed for every pixel between the first frame and the fourth frame, and an average of 6.25 readings are performed. The vertical and horizontal dimensions are 2.5 times. In this way, it is possible to configure image data used for display having 2.5 times the vertical and horizontal data.
次にＱＶＧＡからＨＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であり、ＨＶＧＡの画素数が３２０×４８０であるため、縦横とも１．３３３倍以上にする必要がある。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、以下の方法をおこなう。また、ＨＶＧＡは画面アスペクト比が３：４でないため、一部表示がおこなえない領域があるがこの場合はその部分を黒表示にするなどして対応する。 Next, when converting from QVGA to HVGA, the number of pixels of QVGA is 240 × 320 and the number of pixels of HVGA is 320 × 480. In this case, if the number of readings is simply increased, only an integral multiple can be obtained, so the following method is used. In addition, since the screen aspect ratio of HVGA is not 3: 4, there is an area where a part of the display cannot be performed. In this case, this part is dealt with by black display.
ＱＶＧＡの画面を図１４（Ａ）に示すような３画素×３画素の単位に分割する。それをメモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとに読み出し回数を変えることで１．３３３倍を実現する。
The QVGA screen is divided into units of 3 pixels × 3 pixels as shown in FIG. When it is sent from the
まず、第１のフレームにおいては図１４（Ｂ）に示すようにメモリ１１０１から画素Ａのデータを４回、画素Ｂのデータを２回、画素Ｃのデータを２回、画素Ｄのデータを２回、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデータを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
First, in the first frame, as shown in FIG. 14B, the pixel A data is stored four times from the
次に、第２のフレームにおいては図１４（Ｃ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを４回、画素Ｃのデータを２回、画素Ｄのデータを１回、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを１回、画素Ｈのデータを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
Next, in the second frame, as shown in FIG. 14C, the pixel A data is stored twice from the
次に、第３のフレームにおいては図１４（Ｄ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを２回、画素Ｃのデータを４回、画素Ｄのデータを１回、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデータを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
Next, in the third frame, as shown in FIG. 14D, the pixel A data is stored twice from the
次に、第４のフレームにおいては図１４（Ｅ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを４回、画素Ｅのデータを２回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデータを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
Next, in the fourth frame, as shown in FIG. 14E, pixel A data is stored twice from the
次に、第５のフレームにおいては図１４（Ｆ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを２回、画素Ｅのデータを４回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデータを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
Next, in the fifth frame, as shown in FIG. 14F, the pixel A data is stored once from the
次に、第６のフレームにおいては図１４（Ｇ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを２回、画素Ｅのデータを２回、画素Ｆのデータを４回、画素Ｇのデータを１回、画素Ｈのデータを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
Next, in the sixth frame, as shown in FIG. 14G, the data of the pixel A is once from the
次に、第７のフレームにおいては図１４（Ｈ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを２回、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを４回、画素Ｈのデータを２回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
Next, in the seventh frame, as shown in FIG. 14H, the pixel A data is stored twice, the pixel B data is stored once, the pixel C data is stored once, and the pixel D data is stored once from the
次に、第８のフレームにおいては図１４（Ｉ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを１回、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデータを４回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
Next, in the eighth frame, as shown in FIG. 14I, the data of the pixel A is stored once from the
次に、第９のフレームにおいては図１４（Ｊ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを１回、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデータを２回、画素Ｉのデータを４回読み出し、メモリ１１０２に記憶する。
Next, in the ninth frame, as shown in FIG. 14J, the pixel A data is stored once from the
これによって、第１フレーム〜第９フレーム間において、どの画素も合計１６回の読み出しがおこなわれ、平均１．７７７回の読み出しがおこなわれる。縦横に関しては１．３３３倍になっていることになる。このようにして縦横とも１．３３３倍のデータをもつ表示に用いる画像データを構成することが可能である。 As a result, a total of 16 readings are performed for all pixels between the first frame and the ninth frame, and an average reading of 1.777 is performed. The vertical and horizontal dimensions are 1.333 times. In this way, it is possible to configure image data used for display having 1.333 times the data in both vertical and horizontal directions.
以上によって、ＱＶＧＡからＶＧＡ、ＳＶＧＡ、ＨＶＧＡへの変換が可能となる。尚、フォーマット変換の方式は以上に述べた方式には限定されず、他の方式を用いても良い。 As described above, conversion from QVGA to VGA, SVGA, and HVGA becomes possible. The format conversion method is not limited to the method described above, and other methods may be used.
本実施例は、発明を実施するための最良の形態、実施例１乃至実施例３と自由に組み合わせることが可能である。
This embodiment can be freely combined with the best mode for carrying out the invention,
本発明の電気機器について図９を参照して説明する。 An electrical apparatus of the present invention will be described with reference to FIG.
図９（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。このデジタルカメラにおいて、表示部３１０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、デジタルカメラにおいて、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、軽量薄型化されたデジタルカメラを提供することができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。
FIG. 9A illustrates a digital camera, which includes a
図９（Ｂ）はコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。このコンピュータにおいて、表示部３２０３は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、コンピュータにおいて、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、軽量薄型化されたコンピュータを提供することができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。
FIG. 9B illustrates a computer, which includes a
図９（Ｃ）は携帯情報端末装置であり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。この携帯情報端末において、表示部３３０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯情報端末装置において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化された携帯情報端末装置を提供することができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。
FIG. 9C illustrates a portable information terminal device, which includes a
図９（Ｄ）は記録媒体読み込み部を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３４０５、操作キー３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。この画像再生装置において、表示部（ａ）３４０３、表示部（ｂ）３４０４は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、画像再生装置において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化された画像再生装置を提供することができる。また、バッテリーモードで使用する場合には、長時間の再生が可能であり、映像を鑑賞することのできる時間を延ばすことができる。
FIG. 9D shows an image reproduction device (specifically, a DVD reproduction device) provided with a recording medium reading unit, which includes a
図９（Ｅ）は折りたたみ式携帯表示装置であり、本体３５０１に表示部３５０２が設けられている。この携帯表示装置において、表示部３５０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯表示装置において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、本体３５０１の小型軽量化を図ることができる。
FIG. 9E illustrates a foldable portable display device in which a
図９（Ｆ）は腕時計であり、ベルト３６０１、表示部３６０２、操作スイッチ３６０３、音声出力部３６０４等を含む。この腕時計において、表示部３６０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、腕時計において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化された腕時計を提供することができる。
FIG. 9F illustrates a wristwatch, which includes a
図９（Ｇ）は携帯電話機であり、本体３７０１は、筐体３７０２、表示部３７０３、音声入力部３７０４、アンテナ３７０５、操作キー３７０６、外部接続ポート３７０７などを含む。この携帯電話機において、表示部３７０３は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯電話機において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、軽量化された携帯電話機を提供することができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。
FIG. 9G illustrates a cellular phone. A
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields.
なお、本実施例は、発明を実施するための最良の形態、実施例１乃至実施例４と自由に組み合わせることが可能である。
This embodiment can be freely combined with the best mode for carrying out the invention,
Claims (6)
前記画素の各々は、画素電極と、前記画素電極の電位を制御する回路とを有し、
前記画素電極の電位を制御する回路は、第１のトランジスタ乃至第９のトランジスタを有し、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第７のトランジスタは、ｎ型のトランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタ、及び前記第９のトランジスタは、ｐ型のトランジスタであり、
前記第１のトランジスタのゲート電極及び第２のトランジスタのゲート電極は、第１の走査線と電気的に接続されており、
前記第１のトランジスタのソース及びドレイン電極の一方は、データ線と電気的に接続されており、
前記第１のトランジスタのソース及びドレイン電極の他方は、前記第２のトランジスタのソース及びドレイン電極の一方、前記第３のトランジスタのゲート電極、及び前記第４のトランジスタのゲート電極と電気的に接続されており、
前記第２のトランジスタのソース及びドレイン電極の他方は、前記第５のトランジスタのソース及びドレイン電極の一方、前記第６のトランジスタのソース及びドレイン電極の一方、及び前記第７のトランジスタのソース及びドレイン電極の一方と電気的に接続されており、
前記第３のトランジスタのソース及びドレイン電極の一方は、前記第５のトランジスタのソース及びドレイン電極の他方、及び低電位電源と電気的に接続されており、
前記第３のトランジスタのソース及びドレイン電極の他方は、前記第４のトランジスタのソース及びドレイン電極の一方、前記第５のトランジスタのゲート電極、及び前記第６のトランジスタのゲート電極と電気的に接続されており、
前記第４のトランジスタのソース及びドレイン電極の他方は、前記第６のトランジスタのソース及びドレイン電極の他方、前記第８のトランジスタのソース及びドレイン電極の一方、前記第９のトランジスタのソース及びドレイン電極の一方、及び電源供給線に電気的に接続されており、
前記第５のトランジスタのソース及びドレイン電極の一方は、前記第６のトランジスタのソース及びドレイン電極の一方と電気的に接続されており、
前記第７のトランジスタのゲート電極及び第８のトランジスタのゲート電極は、第２の走査線と電気的に接続されており、
前記第７のトランジスタのソース及びドレイン電極の他方は、前記第８のトランジスタのソース及びドレイン電極の他方、及び前記第９のトランジスタのゲート電極と電気的に接続されており、
前記第９のトランジスタのソース及びドレイン電極の他方は、前記画素電極と電気的に接続されており、
前記画素電極の形状が八角形であることを特徴とする表示装置。 A plurality of pixels arranged in a delta arrangement on the substrate;
Each of the pixels includes a pixel electrode and a circuit that controls a potential of the pixel electrode;
The circuit for controlling the potential of the pixel electrode includes first to ninth transistors,
The first transistor, the third transistor, the fifth transistor, and the seventh transistor are n-type transistors,
The second transistor, the fourth transistor, the sixth transistor, the eighth transistor, and the ninth transistor are p-type transistors,
The gate electrode of the first transistor and the gate electrode of the second transistor are electrically connected to the first scanning line;
One of the source and drain electrodes of the first transistor is electrically connected to the data line,
The other of the source and drain electrodes of the first transistor is electrically connected to one of the source and drain electrodes of the second transistor, the gate electrode of the third transistor, and the gate electrode of the fourth transistor. Has been
The other of the source and drain electrodes of the second transistor is one of the source and drain electrodes of the fifth transistor, one of the source and drain electrodes of the sixth transistor, and the source and drain of the seventh transistor. Is electrically connected to one of the electrodes,
One of the source and drain electrodes of the third transistor is electrically connected to the other of the source and drain electrodes of the fifth transistor and a low potential power source,
The other of the source and drain electrodes of the third transistor is electrically connected to one of the source and drain electrodes of the fourth transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor. Has been
The other of the source and drain electrodes of the fourth transistor is the other of the source and drain electrodes of the sixth transistor, one of the source and drain electrodes of the eighth transistor, and the source and drain electrodes of the ninth transistor. Is electrically connected to one of the power supply lines,
The one is the fifth transistor source and drain electrodes are electrically connected to one of a source and drain electrode of the sixth transistor,
The gate electrode of the seventh transistor and the gate electrode of the eighth transistor are electrically connected to the second scanning line,
The other of the source and drain electrodes of the seventh transistor is electrically connected to the other of the source and drain electrodes of the eighth transistor and the gate electrode of the ninth transistor;
The other of the source and drain electrodes of the ninth transistor is electrically connected to the pixel electrode;
A display device, wherein the pixel electrode has an octagonal shape.
前記画素電極の電位を制御する回路が、隣り合う画素電極間に設けられていることを特徴とする表示装置。 In claim 1,
A display device, wherein a circuit for controlling a potential of the pixel electrode is provided between adjacent pixel electrodes.
前記画素電極の電位を制御する回路に信号または電力を供給する配線として、前記画素電極に沿った配線を有することを特徴とする表示装置。 In claim 1 or claim 2,
A display device comprising a wiring along the pixel electrode as a wiring for supplying a signal or power to a circuit for controlling a potential of the pixel electrode.
前記画素電極の角部の少なくとも一つは、丸みを帯びていることを特徴とする表示装置。 In any one of Claims 1 thru | or 3,
At least one corner of the pixel electrode is rounded.
前記電子機器は、コンピュータ、カメラ、携帯情報端末装置、画像再生装置、時計、携帯電話機のいずれかであることを特徴とする電子機器。 In claim 5,
The electronic device is any one of a computer, a camera, a portable information terminal device, an image reproducing device, a clock, and a mobile phone.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006080563A JP5177957B2 (en) | 2005-03-31 | 2006-03-23 | Display device and electronic apparatus using the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005104455 | 2005-03-31 | ||
| JP2005104455 | 2005-03-31 | ||
| JP2006080563A JP5177957B2 (en) | 2005-03-31 | 2006-03-23 | Display device and electronic apparatus using the same |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012258199A Division JP2013077014A (en) | 2005-03-31 | 2012-11-27 | Display device |
| JP2012268946A Division JP2013061676A (en) | 2005-03-31 | 2012-12-10 | Display device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2006309182A JP2006309182A (en) | 2006-11-09 |
| JP2006309182A5 JP2006309182A5 (en) | 2009-04-30 |
| JP5177957B2 true JP5177957B2 (en) | 2013-04-10 |
Family
ID=37476075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006080563A Expired - Fee Related JP5177957B2 (en) | 2005-03-31 | 2006-03-23 | Display device and electronic apparatus using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5177957B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11594578B2 (en) | 2012-03-06 | 2023-02-28 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting display device |
| US11626068B2 (en) | 2012-03-06 | 2023-04-11 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8866707B2 (en) * | 2005-03-31 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device, and apparatus using the display device having a polygonal pixel electrode |
| JP5288580B2 (en) * | 2006-12-27 | 2013-09-11 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| CN103477713B (en) * | 2011-03-31 | 2016-08-24 | 夏普株式会社 | Substrate for display, organic electroluminescence display device and method of manufacturing same and their manufacture method |
| KR102061283B1 (en) * | 2012-09-13 | 2020-01-02 | 삼성디스플레이 주식회사 | Pixel arrangement structure for organic light emitting diode display |
| WO2014014032A1 (en) * | 2012-07-19 | 2014-01-23 | シャープ株式会社 | Liquid crystal display device |
| EP3780113A1 (en) * | 2012-09-13 | 2021-02-17 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| KR101900914B1 (en) * | 2012-09-18 | 2018-11-05 | 삼성디스플레이 주식회사 | Organic light emitting display device |
| KR101485166B1 (en) | 2013-04-25 | 2015-01-22 | 삼성디스플레이 주식회사 | Organic light emitting diode display and mask unit |
| KR101427593B1 (en) | 2013-04-26 | 2014-08-07 | 삼성디스플레이 주식회사 | Organic light emitting diode display |
| JP6614228B2 (en) | 2017-11-29 | 2019-12-04 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP6555332B2 (en) * | 2017-12-19 | 2019-08-07 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP6604374B2 (en) | 2017-12-26 | 2019-11-13 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP6658778B2 (en) * | 2018-02-16 | 2020-03-04 | セイコーエプソン株式会社 | Electro-optical devices and electronic equipment |
| US10943326B2 (en) | 2018-02-20 | 2021-03-09 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP6872571B2 (en) * | 2018-02-20 | 2021-05-19 | セイコーエプソン株式会社 | Electro-optics and electronic equipment |
| KR102270210B1 (en) * | 2018-09-28 | 2021-06-29 | 삼성디스플레이 주식회사 | Pixel arrangement structure for organic light emitting display device |
| KR102115531B1 (en) * | 2018-09-28 | 2020-05-27 | 삼성디스플레이 주식회사 | Pixel arrangement structure for organic light emitting display device |
| US10991319B2 (en) | 2018-10-09 | 2021-04-27 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP2019117941A (en) * | 2019-03-19 | 2019-07-18 | セイコーエプソン株式会社 | Electro-optical device |
| KR102198230B1 (en) * | 2019-12-24 | 2021-01-05 | 삼성디스플레이 주식회사 | Pixel arrangement structure for organic light emitting diode display |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04285917A (en) * | 1991-03-15 | 1992-10-12 | Matsushita Electric Ind Co Ltd | Liquid crystal display device |
| JP2001222256A (en) * | 1999-11-08 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | Light emitting device |
| JP2002140036A (en) * | 2000-08-23 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | Portable information device and its driving method |
| JP3620490B2 (en) * | 2000-11-22 | 2005-02-16 | ソニー株式会社 | Active matrix display device |
| JP2003108031A (en) * | 2001-09-27 | 2003-04-11 | Toshiba Corp | Display device |
| JP2003107505A (en) * | 2001-10-01 | 2003-04-09 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device and electronic equipment |
| JP3909580B2 (en) * | 2002-04-10 | 2007-04-25 | 株式会社 日立ディスプレイズ | Display device |
| JP4244617B2 (en) * | 2002-11-12 | 2009-03-25 | セイコーエプソン株式会社 | Electro-optical device and driving method of electro-optical device |
| WO2004073356A1 (en) * | 2003-02-13 | 2004-08-26 | Fujitsu Limited | Display apparatus and manufacturing method thereof |
-
2006
- 2006-03-23 JP JP2006080563A patent/JP5177957B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11594578B2 (en) | 2012-03-06 | 2023-02-28 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting display device |
| US11626068B2 (en) | 2012-03-06 | 2023-04-11 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| US11626067B2 (en) | 2012-03-06 | 2023-04-11 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| US11626066B2 (en) | 2012-03-06 | 2023-04-11 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| US11626064B2 (en) | 2012-03-06 | 2023-04-11 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| US11651731B2 (en) | 2012-03-06 | 2023-05-16 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| US11676531B2 (en) | 2012-03-06 | 2023-06-13 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting diode display |
| US11980077B2 (en) | 2012-03-06 | 2024-05-07 | Samsung Display Co., Ltd. | Pixel arrangement structure for organic light emitting display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006309182A (en) | 2006-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6620188B2 (en) | Display device | |
| JP5177957B2 (en) | Display device and electronic apparatus using the same | |
| KR101037554B1 (en) | Active matrix display device and driving method of the same | |
| US8242971B2 (en) | Display device and method of driving the same | |
| JP2004077567A (en) | Display device and driving method therefor | |
| JP2005077864A (en) | Display unit | |
| US20210335275A1 (en) | Display device performing adaptive refresh | |
| JP2008181133A (en) | Display device and driving method thereof | |
| JP3883817B2 (en) | Display device | |
| JP5498648B2 (en) | Driving method of display device | |
| JP2008170842A (en) | Electrooptical device, driving circuit, and electronic equipment | |
| JP2008158439A (en) | Active matrix type display panel | |
| TWI434260B (en) | Control circuit of display device, and display device and electronic appliance incorporating the same | |
| JP4503250B2 (en) | Multi-window display device | |
| JP2012063790A (en) | Display device | |
| JP2004118183A (en) | Liquid crystal display device and method for driving liquid crystal display device | |
| JP2005114774A (en) | Controller driver and operating method thereof | |
| US20230230522A1 (en) | Display device | |
| US20240062702A1 (en) | Gate driver and display device having the same | |
| JP5346436B2 (en) | Control circuit | |
| JP2004046135A (en) | Light emitting device and driving method for light emitting device | |
| JP2006039452A (en) | Electro-optical apparatus and electronic apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090313 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090313 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130108 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5177957 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160118 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |