KR20180127776A - 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법 - Google Patents
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Abstract
반도체 장치는 로직 회로, 전원 게이팅 회로 및 전원 게이팅 제어 시스템을 포함할 수 있다. 상기 로직 회로는 제 1 전원전압 및 제 2 전원전압을 수신하여 동작하고, 반도체 장치의 스탠바이 동작 중에 출력 신호를 소정 논리 값으로 유지할 수 있다. 상기 전원 게이팅 회로는 게이팅 제어신호가 인에이블된 상태일 때 상기 제 1 로직 회로로 상기 제 1 전원전압 및 상기 제 2 전원전압을 인가할 수 있다. 상기 전원 게이팅 제어 시스템은 상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로의 출력 신호가 소정 논리 값을 유지하는지 여부를 테스트하고, 테스트 결과 및 반도체 장치의 동작 모드에 기초하여 상기 게이팅 제어신호를 생성할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 전원전압을 인가 받아 동작할 수 있다. 상기 전원전압은 전원 관리 집적 회로와 같은 외부 전원 (External power source)로부터 인가될 수 있다. 상기 반도체 장치들은 다양한 동작 모드로 동작할 수 있고, 일반적으로 액티브 동작 및 스탠바이 동작을 수행할 수 있다. 액티브 동작은 상기 반도체 장치가 수행할 수 있는 기능들을 실제로 수행하는 동작 모드일 수 있고, 스탠바이 동작은 상기 반도체 장치가 최소 전력을 소모하는 슬립 모드일 수 있다. 상기 반도체 장치들은 상기 스탠바이 동작에서 전력 소모를 최소화하기 위해 전원 게이팅 회로를 사용할 수 있다. 상기 전원 게이팅 회로는 상기 반도체 장치를 구성하는 다양한 로직 회로와 전원전압이 인가되는 단자를 연결하여 다양한 로직 회로로 전원전압을 인가하고, 상기 반도체 장치의 스탠바이 모드에서 상기 전원전압과 상기 로직 회로의 연결을 차단시킴으로써 전력 소모를 감소시킬 수 있다.
상기 반도체 장치는 지그재그 파워 게이팅 방식을 사용할 수 있다. 지그재그 파워 게이팅 방식은 높은 레벨을 갖는 전원전압을 게이팅하는 헤더 (header) 트랜지스터 및 낮은 레벨을 갖는 전원전압을 게이팅하는 풋터(footer) 트랜지스터를 포함할 수 있다. 상기 헤더 트랜지스터 및 상기 풋터 트랜지스터는 상기 로직 회로와 지그재그로 연결될 수 있다. 지그재그로 연결되는 헤더 트랜지스터와 풋터 트랜지스터의 순서 또는 트랜지스터의 종류가 조금이라도 틀려지면 로직 회로가 정상적으로 동작하지 못하거나 누설전류가 증가하는 문제가 발생할 수 있다.
본 발명의 실시예는 전원 게이팅 회로의 설계가 잘못되었는지 여부를 테스트하고, 테스트 결과에 따라 설계가 잘못된 전원 게이팅 회로를 제어 및/또는 리페어할 수 있는 반도체 장치 및 이의 리페어 방법을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 전원전압 및 제 2 전원전압을 수신하여 동작하고, 반도체 장치의 스탠바이 동작 중에 출력 신호를 소정 논리 값으로 유지하는 로직 회로; 게이팅 제어신호가 인에이블된 상태일 때 상기 제 1 로직 회로로 상기 제 1 전원전압 및 상기 제 2 전원전압을 인가하는 전원 게이팅 회로; 및 상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로의 출력 신호가 소정 논리 값을 유지하는지 여부를 테스트하고, 테스트 결과 및 반도체 장치의 동작 모드에 기초하여 상기 게이팅 제어신호를 생성하는 전원 게이팅 제어 시스템을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 리페어 방법은 로직 회로 및 반도체 장치의 동작 모드에 기초하여 상기 로직 회로로 제 1 전원전압 및 제 2 전원전압을 인가하는 전원 게이팅 회로를 포함하는 반도체 장치의 리페어 방법으로서, 상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로가 소정 레벨을 갖는 출력 신호를 생성하는지 여부를 테스트하는 단계; 및 상기 테스트 결과 및 상기 반도체 장치의 동작 모드에 기초하여 상기 전원 게이팅 회로를 제어하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 전원전압이 공급되는 제 1 전원전압 라인; 제 1 가상 전원전압 라인; 제 2 전원전압이 공급되는 제 2 전원전압 라인; 제 2 가상 전원전압 라인; 게이팅 제어신호에 기초하여 상기 제 1 가상 전원전압 라인으로 상기 제 1 전원전압을 인가하고 상기 제 2 가상 전원전압 라인으로 상기 제 2 전원전압을 인가하는 전원 게이팅 회로; 상기 제 1 전원전압 라인, 상기 제 1 가상 전원전압 라인, 상기 제 2 전원전압 라인 및 상기 제 2 가상 전원전압 라인과 연결되는 로직 회로; 및 상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로가 소정 레벨의 출력 신호를 생성하는지 여부에 기초하여 리페어 신호를 생성하고, 상기 리페어 신호 및 상기 반도체 장치의 동작 모드에 기초하여 상기 게이팅 제어신호를 생성하는 전원 게이팅 제어 시스템을 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 결함을 용이하게 구제하고 반도체 장치의 제조 비용을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 제 1 로직 회로 및 제 1 전원 게이팅 회로의 연결관계를 상세하게 보여주는 도면,
도 3은 도 1에 도시된 전원 게이팅 제어 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 도면이다.
도 2는 도 1에 도시된 제 1 로직 회로 및 제 1 전원 게이팅 회로의 연결관계를 상세하게 보여주는 도면,
도 3은 도 1에 도시된 전원 게이팅 제어 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 적어도 하나의 로직 회로, 적어도 하나의 전원 게이팅 회로 및 전원 게이팅 제어 시스템(130)을 포함할 수 있다. 도 1에서, 상기 반도체 장치(1)는 제 1 내지 제 n 로직 회로(111, 112, ..., 11n, n은 3이상의 정수)를 포함하고, 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)와 각각 일대 일로 연결되는 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)를 포함하는 것을 예시하였다. 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)는 전원전압을 수신하여 동작할 수 있다. 상기 반도체 장치(1)는 복수의 동작 모드로 동작할 수 있다. 예를 들어, 상기 반도체 장치(1)는 액티브 동작과 스탠바이 동작을 수행할 수 있다. 상기 액티브 동작은 상기 반도체 장치(1)가 수행할 수 있는 다양한 기능을 수행할 수 있는 동작 모드일 수 있고, 상기 스탠바이 동작은 상기 반도체 장치(1)가 최소 전력을 소모하는 슬립 모드일 수 있다. 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)는 상기 반도체 장치(1)의 스탠바이 동작 중에 소정 레벨을 갖는 출력 신호를 생성할 수 있다. 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)는 상기 반도체 장치(1)의 스탠바이 동작 중에 상기 출력 신호를 소정의 논리 값으로 유지할 수 있다.
상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)는 상기 반도체 장치(1)의 동작 모드에 기초하여 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)로 상기 전원전압을 각각 인가할 수 있다. 예를 들어, 상기 제 1 내지 n 전원 게이팅 회로(121, 122, ..., 12n)는 상기 반도체 장치(1)의 액티브 동작 중에 턴온될 수 있고 상기 전원전압을 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)로 인가할 수 있다. 상기 제 1 내지 n 전원 게이팅 회로(121, 122, ..., 12n)는 상기 반도체 장치(1)의 스탠바이 동작 중에 턴오프될 수 있고, 상기 전원전압이 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)로 인가되는 것을 차단할 수 있다. 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)는 각각 할당된 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 수신하여 동작할 수 있다. 예를 들어, 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)는 각각 상기 할당된 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)가 인에이블된 상태일 때, 상기 전원전압을 연결된 로직 회로로 인가할 수 있고, 상기 할당된 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)가 디스에이블된 상태일 때 상기 전원전압을 연결된 로직 회로로 인가하지 않을 수 있다. 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)는 지그재그 파워 게이팅 회로일 수 있다. 상기 로직 회로와 상기 전원 게이팅 회로의 연결관계는 이하에서 더 상세하게 설명하기로 한다.
상기 전원 게이팅 제어 시스템(130)은 상기 복수의 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다. 상기 전원 게이팅 제어 시스템(130)은 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)와 연결되는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 설계가 적절하게 이루어졌는지 여부와 상기 반도체 장치(1)의 동작 모드에 기초하여 상기 복수의 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다. 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 설계가 적절하게 이루어졌는지 여부는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)를 턴오프시켰을 때, 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)가 각각 소정 레벨을 갖는 출력 신호를 생성할 수 있는지 여부에 기초하여 판단될 수 있다. 상기 전원 게이팅 제어 시스템(130)은 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)가 턴오프되었을 때, 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)의 출력 신호가 소정 논리 값을 유지하는지 여부를 테스트하여 리페어 정보(RI<1:n>)를 생성할 수 있다. 상기 전원 게이팅 제어 시스템(130)은 상기 리페어 정보(RI<1:n>)와 상기 반도체 장치(1)의 동작 모드에 기초하여 상기 복수의 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다.
상기 전원 게이팅 제어 시스템(130)은 테스트를 수행한 결과 로직 회로가 소정 레벨의 출력 신호를 생성하거나 상기 출력 신호가 소정 논리 값을 유지할 때, 리페어 동작을 수행하지 않고 상기 반도체 장치(1)의 동작 모드에 따라 상기 로직 회로로 입력되는 게이팅 제어신호를 선택적으로 인에이블시킬 수 있다. 예를 들어, 상기 전원 게이팅 제어 시스템(130)은 상기 반도체 장치(1)의 액티브 동작 중에 상기 로직 회로로 입력되는 게이팅 제어신호를 인에이블시킬 수 있고, 상기 반도체 장치(1)의 스탠바이 동작 중에 상기 로직 회로로 입력되는 상기 게이팅 제어신호를 디스에이블시킬 수 있다. 상기 전원 게이팅 제어 시스템(130)은 테스트를 수행한 결과 로직 회로가 소정 레벨의 출력 신호를 생성하지 못하거나 상기 출력 신호가 소정 논리 값을 유지하지 못할 때, 리페어 동작을 수행하여 상기 반도체 장치(1)의 동작 모드에 무관하게 상기 로직 회로로 입력되는 전원 게이팅 신호를 인에이블시킬 수 있다. 즉, 상기 전원 게이팅 제어 시스템(130)은 상기 반도체 장치(1)의 액티브 동작뿐만 아니라 상기 반도체 장치(1)의 스탠바이 동작 중에도 상기 로직 회로로 입력되는 상기 게이팅 제어신호를 인에이블시킬 수 있다. 상기 전원 게이팅 제어 시스템(130)은 로직 회로와 연결되는 전원 게이팅 회로의 설계가 잘못된 경우, 상기 전원 게이팅 회로가 반도체 장치(1)의 동작 모드에 무관하게 항상 전원전압을 상기 로직 회로로 인가하도록 제어하여 상기 로직 회로가 정상적인 동작을 수행할 수 있도록 한다. 상기 전원 게이팅 제어 시스템(130)은 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)와 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)에 대해 개별적으로 테스트를 수행하여 상기 복수의 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)의 인에이블 여부를 개별적으로 제어할 수 있다.
도 1에서, 상기 전원 게이팅 제어 시스템(130)은 테스트 회로(131), 리페어 회로(132) 및 전원 게이팅 제어 회로(133)를 포함할 수 있다. 상기 테스트 회로(131)는 상기 테스트 회로(131)는 자동 테스트 장비(ATE) 또는 빌트 인 셀프 테스트 회로(BIST circuit)와 같은 테스트 수단을 포함할 수 있다. 상기 테스트 회로(131)는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)를 턴오프시켰을 때 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)의 출력 신호를 모니터링할 수 있다. 상기 로직 회로가 소정 레벨의 출력 신호를 생성하는 경우, 상기 로직 회로는 정상적으로 동작하는 것으로 판단될 수 있고 상기 로직 회로와 연결된 전원 게이팅 회로는 설계가 잘된 것으로 판단될 수 있다. 상기 로직 회로가 소정 레벨의 출력 신호를 생성하지 못하는 경우, 상기 로직 회로는 정상적으로 동작하지 못하는 것으로 판단될 수 있고 상기 로직 회로와 연결된 전원 게이팅 회로는 설계가 잘못된 것으로 판단될 수 있다. 상기 테스트 회로(131)는 상기 테스트 결과에 기초하여 리페어 정보(RI<1:n>)를 생성할 수 있다. 상기 리페어 정보(RI<1:n>)는 복수의 비트를 포함하는 코드 신호일 수 있고, 정상적으로 동작하지 못하는 로직 회로 및 상기 로직 회로와 연결되는 전원 게이팅 회로의 위치에 관한 정보를 포함할 수 있다. 예를 들어, 상기 테스트 회로(131)는 제 1 내지 제 n 로직 회로(111, 112, ..., 11n) 및 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)와 각각 연관되는 n 비트의 리페어 정보(RI<1:n>)를 생성할 수 있고, n 비트 중 특정 비트를 소정 레벨로 변화시켜 정상적으로 동작하지 못하는 로직 회로 및 상기 로직 회로와 연결되는 전원 게이팅 회로를 특정할 수 있다.
상기 리페어 회로(132)는 상기 리페어 정보(RI<1:n>)에 기초하여 퓨즈 프로그래밍 신호(FR<1:n>)를 생성할 수 있다. 상기 리페어 회로(132)는 퓨즈 프로그래밍 회로(141)를 포함할 수 있다. 상기 퓨즈 프로그래밍 회로(141)는 상기 리페어 정보(RI<1:n>)에 기초하여 상기 퓨즈 프로그래밍 신호(FR<1:n>)를 생성할 수 있다. 상기 퓨즈 프로그래밍 신호(FR<1:n>)는 펄스 신호일 수 있고, 퓨즈를 럽쳐할 수 있는 전압 레벨을 가질 수 있다. 예를 들어, 상기 퓨즈 프로그래밍 신호(FR<1:n>)는 전원전압보다 높은 레벨을 갖는 부스팅 전압 또는 펌핑 전압의 레벨을 가질 수 있다.
상기 전원 게이팅 제어 회로(133)는 상기 퓨즈 프로그래밍 신호(FR<1:n>) 및 파워 다운 신호(PD)에 기초하여 상기 게이팅 제어 신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다. 상기 전원 게이팅 제어 회로(133)는 복수의 퓨즈를 포함할 수 있다. 상기 복수의 퓨즈는 상기 전원 게이팅 회로의 개수에 대응하는 개수만큼 구비될 수 있다. 예를 들어, 상기 전원 게이팅 제어 회로(133)는 n개의 퓨즈를 포함할 수 있다. 상기 n개의 퓨즈는 상기 퓨즈 프로그래밍 신호(FR<1:n>)에 기초하여 프로그래밍 및/또는 럽쳐될 수 있다. 상기 퓨즈는 프로그래밍된 결과 또는 럽쳐된 결과에 따라 서로 다른 레벨을 갖는 퓨즈 신호를 출력할 수 있다. 예를 들어, 상기 퓨즈가 럽쳐되었을 때 상기 퓨즈 신호는 로직 로우 레벨을 가질 수 있고, 상기 퓨즈가 럽쳐되지 않았을 때 상기 퓨즈 신호는 로직 하이 레벨을 가질 수 있다. 상기 전원 게이팅 제어 회로(133)는 상기 퓨즈 신호와 상기 반도체 장치(1)의 동작 모드에 기초하여 상기 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다. 상기 전원 게이팅 제어 회로(133)는 상기 퓨즈 신호 및 상기 파워 다운 신호(PD)에 기초하여 상기 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다. 상기 파워 다운 신호(PD)는 상기 반도체 장치(1)의 동작 모드를 특정할 수 있는 신호로서 상기 반도체 장치(1)의 액티브 동작에서 디스에이블될 수 있고, 상기 반도체 장치(1)의 스탠바이 동작에서 인에이블될 수 있다.
도 2는 도 1에 도시된 제 1 로직 회로(111)와 제 1 전원 게이팅 회로(121)의 연결관계를 보다 상세하게 보여주는 도면이다. 도 2에서, 상기 제 1 전원 게이팅 회로(121)는 지그재그 전원 게이팅 회로일 수 있다. 상기 제 1 로직 회로(111)는 제 1 전원전압 라인(231) 및 제 1 가상 전원전압 라인(241)과 연결되어 제 1 전원전압(VCC1)을 수신할 수 있다. 상기 제 1 로직 회로(111)는 제 2 전원전압 라인(232) 및 제 2 가상 전원전압 라인(242)과 연결되어 제 2 전원전압(VCC2)을 수신할 수 있다. 상기 제 1 전원전압(VCC1)은 상기 제 1 전원전압 라인(231)으로 공급될 수 있다. 상기 제 1 전원전압(VCC1)은 고전압으로서 예를 들어, 외부로부터 상기 반도체 장치(1)로 인가되는 외부 전압일 수 있다. 상기 제 2 전원전압(VCC2)은 상기 제 2 전원전압 라인(232)으로 공급될 수 있다. 상기 제 2 전원전압(VCC2)은 저전압으로서 예를 들어, 접지전압일 수 있다. 상기 제 1 전원 게이팅 회로(121)는 제 1 게이팅 트랜지스터(221) 및 제 2 게이팅 트랜지스터(222)를 포함할 수 있다. 상기 제 1 게이팅 트랜지스터(221)는 상기 게이팅 제어신호(S1)에 기초하여 제 1 전원전압 라인(231)과 상기 제 1 가상 전원전압 라인(241)을 연결할 수 있고, 상기 제 1 전원전압(VCC1)이 상기 제 1 가상 전원전압 라인(241)으로 인가될 수 있도록 한다. 상기 제 2 게이팅 트랜지스터(222)는 상기 게이팅 제어신호(SB1)에 기초하여 상기 제 2 전원전압 라인(232)과 상기 제 2 가상 전원전압 라인(242)을 연결할 수 있고, 상기 제 2 전원전압(VCC2)이 상기 제 2 가상 전원전압 라인(242)으로 인가될 수 있도록 한다.
상기 제 1 로직 회로(111)는 적어도 2개의 논리 소자를 포함할 수 있다. 제 1 및 제 2 논리 소자(211, 212)는 서로 직렬로 연결될 수 있다. 상기 제 1 논리 소자(211)의 제 1 전압 단자는 상기 제 1 가상 전원전압 라인(241)과 연결될 수 있고, 상기 제 1 논리 소자(211)의 제 2 전압 단자는 상기 제 2 전원전압 라인(232)과 연결될 수 있다. 상기 제 2 논리 소자(212)의 제 1 전압 단자는 상기 제 1 전원전압 라인(231)과 연결될 수 있고, 상기 제 2 논리 소자(212)의 제 2 전압 단자는 상기 제 2 가상 전원전압 라인(242)과 연결될 수 있다. 상기 제 1 전원 게이팅 회로(121)가 턴오프되었을 때, 상기 제 1 게이팅 트랜지스터(221)는 상기 제 1 전원전압(VCC1)이 상기 제 1 가상 전원전압 라인(241)으로 인가되는 것을 차단시키고, 상기 제 2 게이팅 트랜지스터(222)는 상기 제 2 전원전압(VCC2)이 상기 제 2 가상 전원전압 라인(242)으로 인가되는 것을 차단시킬 수 있다. 따라서, 상기 제 1 전원 게이팅 회로(121)가 턴오프되었을 때, 상기 제 1 논리 소자(211)는 제 2 전압 단자로 제 2 전원전압(VCC2)만을 수신하고, 상기 제 2 논리 소자(212)는 제 1 전압 단자로 제 1 전원전압(VCC1)만을 수신할 수 있다. 따라서, 상기 제 1 논리 소자(211)의 출력 노드 및 상기 제 2 논리 소자(212)의 출력 노드는 소정 논리 값으로 유지될 수 있다. 예를 들어, 상기 제 1 논리 소자(212)는 인버터이고, 상기 제 2 논리 소자(212)는 낸드 게이트라고 가정하다. 상기 제 1 전원 게이팅 회로(121)가 턴오프되었을 때, 상기 제 1 논리 소자(211)의 입력 단으로 로직 하이 레벨의 신호가 인가되는 경우, 상기 제 1 논리 소자(212)의 출력 단은 로직 로우 레벨이 될 수 있고 상기 제 2 논리 소자(212)의 출력 단은 로직 하이 레벨이 될 수 있다. 또한, 상기 제 1 및 제 2 논리 소자(211, 212)의 출력 신호의 로직 레벨 및/또는 값은 유지될 수 있다.
상기 제 1 게이팅 트랜지스터(221)는 헤더 트랜지스터일 수 있고, P채널 모스 트랜지스터일 수 있다. 상기 제 1 게이팅 트랜지스터(221)는 게이트로 상기 게이팅 제어신호(S1)를 수신하고, 소스가 상기 제 1 전원전압 라인(231)과 연결되며, 드레인이 상기 제 1 가상 전원전압 라인(241)과 연결될 수 있다. 상기 제 2 게이팅 트랜지스터(222)는 풋터 트랜지스터일 수 있고, N채널 모스 트랜지스터일 수 있다. 상기 제 2 게이팅 트랜지스터(222)는 게이트로 상기 게이팅 제어신호(SB1)를 수신하고, 드레인이 상기 제 2 가상 전원전압 라인(242)과 연결되며, 소스가 상기 제 2 전원전압 라인(232)과 연결될 수 있다. 도 2에서, 상기 제 1 로직 회로(111)를 구성하는 제 1 및 제 2 논리 소자(211, 212)에 따라 상기 전원 게이팅 회로(121)의 게이팅 트랜지스터(221, 222)가 설계 및 배치되는 특정 예를 도시하였지만, 이에 한정하려는 의도는 아니다. 상기 제 1 전원 게이팅 회로(121)의 게이팅 트랜지스터의 설계 및 배치는 상기 제 1 논리 회로(111)의 논리 소자의 종류 및 연결 순서에 따라 다양하게 변화될 수 있다.
도 3은 도 1에 도시된 전원 게이팅 제어 회로(133)의 구성을 보여주는 도면이다. 상기 전원 게이팅 제어 회로(133)는 적어도 하나의 퓨즈 및 적어도 하나의 신호 조합기를 포함할 수 있다. 상기 퓨즈 및 신호 조합기는 상기 전원 게이팅 회로 및 로직 회로의 개수에 대응되는 개수만큼 구비될 수 있다. 도 3에서, 상기 전원 게이팅 제어 회로(133)는 제 1 내지 제 n 퓨즈(311, 312, ..., 31n) 및 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)를 포함할 수 있다. 상기 제 1 내지 제 n 퓨즈(311, 312, ..., 31n)는 각각 할당된 퓨즈 프로그래밍 신호(FR<1:n>)를 수신할 수 있다. 예를 들어, 상기 제 1 내지 제 n 퓨즈(311, 312, ..., 31n)는 할당된 퓨즈 프로그래밍 신호(FR<1:n>)가 인에이블되는 경우 럽쳐될 수 있고, 할당된 퓨즈 프로그래밍 신호(FR<1:n>)가 디스에이블되는 경우 럽쳐되지 않을 수 있다. 상기 제 1 내지 제 n 퓨즈(311, 312, ..., 31n)는 럽쳐되었을 때 로직 로우 레벨의 퓨즈 신호를 출력할 수 있고, 럽쳐되지 않았을 때 로직 하이 레벨의 퓨즈 신호를 출력할 수 있다. 상기 제 1 내지 제 n 퓨즈(311, 312, ..., 31n)는 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)와 각각 연결되는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 설계가 정확하게 이루어졌을 때 럽쳐되지 않을 수 있고, 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)와 각각 연결되는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 설계가 정확하게 이루어지지 않았을 때, 리페어를 위해 럽쳐될 수 있다.
상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)는 상기 제 1 내지 제 n 퓨즈(311, 312, ..., 31n)와 각각 연결될 수 있다. 상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)는 각각 연결된 퓨즈로부터 출력되는 퓨즈 신호 및 상기 파워 다운 신호(PD)에 기초하여 상기 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 생성할 수 있다. 상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)는 각각 연결된 퓨즈가 럽쳐되지 않았을 때, 상기 파워 다운 신호(PD)의 인에이블 여부에 따라 상기 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 인에이블시킬 수 있다. 상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)는 각각 연결된 퓨즈가 럽쳐되었을 때, 상기 파워다운 신호(PD)의 인에이블 여부와 무관하게 상기 게이팅 제어신호(S1, SB1, S2, SB2, Sn, SBn)를 인에이블된 상태로 유지시킬 수 있다. 상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)는 각각 앤드 게이트를 포함할 수 있다. 상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)의 출력 신호는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 P채널 모스 트랜지스터로 입력되는 게이팅 제어신호(S1, S2, Sn)로서 제공될 수 있다. 또한, 상기 제 1 내지 제 n 신호 조합기(321, 322, ..., 32n)의 출력 신호는 인버터에 의해 반전되어 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 N채널 모스 트랜지스터로 입력되는 게이팅 제어신호(SB1, SB2, SBn)로서 제공될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 상기 전원 게이팅 제어 시스템(130)의 테스트 회로(131)는 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)와 각각 연결되는 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)의 설계가 정확하게 이루어졌는지 여부에 대해 테스트를 수행할 수 있다. 상기 테스트 회로(131)는 상기 제 1 내지 제 n 전원 게이팅 회로(121, 122, ..., 12n)를 모두 턴오프시키고 상기 제 1 내지 제 n 로직 회로(111, 112, ..., 11n)가 각각 소정 레벨을 갖는 출력 신호를 생성하는지 여부에 기초하여 테스트 결과를 생성할 수 있다. 예를 들어, 상기 제 2 내지 제 n 로직 회로(112, ..., 11n)는 출력 신호를 소정 레벨로 유지하지만, 제 1 로직 회로(111)는 소정 레벨을 갖는 출력 신호를 생성하지 못했다고 가정하자. 상기 테스트 회로(131)는 제 1 로직 회로(111)와 연결되는 제 1 전원 게이팅 회로(121)의 설계가 잘못되었음을 판단하고, 상기 리페어 정보(RI<1:n>)에 테스트 결과를 반영할 수 있다. 예를 들어, 상기 리페어 정보(RI<1:n>) 중 제 2 내지 제 n 비트(RI<2:n>)는 로직 로우 레벨을 갖고, 상기 제 1 비트(RI<1>)는 로직 하이 레벨을 가질 수 있다. 상기 리페어 회로(132)는 상기 리페어 정보(RI<1:n>)에 기초하여 리페어 동작을 수행할 수 있다. 상기 리페어 회로(132)는 상기 리페어 정보(RI<1:n>)에 기초하여 퓨즈 프로그래밍 신호(FR<1:n>)를 생성할 수 있다. 예를 들어, 상기 리페어 회로(132)는 퓨즈 프로그래밍 신호(FR<1>)를 인에이블시키고, 나머지 퓨즈 프로그래밍 신호(FR<2:n>)를 디스에이블시킬 수 있다. 상기 제 1 퓨즈(311)는 상기 퓨즈 프로그래밍 신호(FR<1>)에 기초하여 프로그래밍 및/또는 럽쳐될 수 있고, 럽쳐된 제 1 퓨즈(311)는 로직 로우 레벨을 갖는 퓨즈 신호를 출력할 수 있다. 상기 제 2 내지 제 n 퓨즈(312, ..., 31n)는 럽쳐되지 않고, 로직 하이 레벨을 갖는 퓨즈 신호를 출력할 수 있다.
이후 반도체 장치(1)가 스탠바이 동작을 수행하면 상기 파워 다운 신호(PD)가 인에이블될 수 있다. 상기 파워 다운 신호(PD)가 인에이블되면, 상기 제 2 내지 제 n 신호 조합기(322, ..., 32n)는 상기 제 2 내지 제 n 전원 게이팅 회로(122, ..., 12n)로 입력되는 상기 게이팅 제어신호(S2, SB2, Sn, SBn)를 하이 레벨로 디스에이블시킬 수 있고, 상기 제 2 내지 제 n 전원 게이팅 회로(122, ..., 12n)는 턴오프될 수 있다. 상기 제 1 신호 조합기(321)는 상기 제 1 전원 게이팅 회로(121)로 입력되는 상기 게이팅 제어신호(S1, SB1)의 인에이블 상태를 유지시킬 수 있고, 상기 제 1 전원 게이팅 회로(121)는 턴온된 상태를 유지할 수 있다. 상기 제 1 전원 게이팅 회로(121)의 설계가 잘못되어 상기 제 1 논리 회로(111)가 출력 신호를 소정 레벨로 유지하지 못할 때, 리페어 동작이 수행되어 상기 제 1 전원 게이팅 회로(121)로 입력되는 상기 게이팅 제어신호(S1, SB1)는 항상 인에이블 상태를 유지할 수 있다. 따라서, 상기 제 1 전원 게이팅 회로(121)는 상기 반도체 장치(1)의 동작 모드와 무관하게 항상 제 1 및 제 2 전원전압(VCC1, VCC2)을 상기 제 1 로직 회로(111)로 인가할 수 있고, 상기 제 1 로직 회로(111)가 오동작하는 경우를 없앨 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (20)
- 제 1 전원전압 및 제 2 전원전압을 수신하여 동작하고, 반도체 장치의 스탠바이 동작 중에 출력 신호를 소정 논리 값으로 유지하는 로직 회로;
게이팅 제어신호가 인에이블된 상태일 때 상기 제 1 로직 회로로 상기 제 1 전원전압 및 상기 제 2 전원전압을 인가하는 전원 게이팅 회로; 및
상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로의 출력 신호가 소정 논리 값을 유지하는지 여부를 테스트하고, 테스트 결과 및 반도체 장치의 동작 모드에 기초하여 상기 게이팅 제어신호를 생성하는 전원 게이팅 제어 시스템을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 전원 게이팅 제어 시스템은 상기 로직 회로의 출력 신호가 소정 논리 값을 유지하지 못할 때, 상기 반도체 장치의 스탠바이 동작 중에 상기 게이팅 제어신호를 인에이블시키는 반도체 장치. - 제 1 항에 있어서,
상기 전원 게이팅 제어 시스템은 상기 로직 회로의 출력 신호가 소정 논리 값을 유지할 때, 상기 반도체 장치의 액티브 동작 중에 상기 게이팅 제어신호를 인에이블시키고, 상기 반도체 장치의 스탠바이 동작 중에 상기 게이팅 제어신호를 디스에이블시키는 반도체 장치. - 제 1 항에 있어서,
상기 전원 게이팅 제어 시스템은 상기 로직 회로가 상기 출력 신호를 소정 논리 값으로 유지하는지 여부를 테스트하여 리페어 정보를 생성하는 테스트 회로
상기 리페어 정보에 기초하여 퓨즈 프로그래밍 신호를 생성하는 리페어 회로;
상기 퓨즈 프로그래밍 신호 및 파워 다운 신호에 기초하여 상기 게이팅 제어신호를 생성하는 전원 게이팅 제어 회로를 포함하는 반도체 장치. - 제 4 항에 있어서,
상기 전원 게이팅 제어 회로는 상기 퓨즈 프로그래밍 신호에 기초하여 프로그래밍되어 퓨즈 신호를 생성하는 퓨즈; 및
상기 퓨즈 신호와 상기 파워 다운 신호를 조합하여 상기 게이팅 제어신호를 생성하는 신호 조합기를 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 파워 다운 신호는 상기 반도체 장치의 액티브 동작에서 디스에이블되고, 상기 반도체 장치의 스탠바이 동작에서 인에이블되는 반도체 장치. - 제 1 항에 있어서,
전원 게이팅 회로는 상기 게이팅 제어신호에 기초하여 상기 제 1 전원전압을 제 1 가상 전원전압 라인으로 인가하는 제 1 게이팅 트랜지스터; 및
상기 게이팅 제어신호에 기초하여 상기 제 2 전원전압을 제 2 가상 전원전압 라인으로 인가하는 제 2 게이팅 트랜지스터를 포함하는 반도체 장치. - 제 7 항에 있어서,
상기 로직 회로는 적어도 제 1 및 제 2 논리 소자를 포함하고,
상기 제 1 논리 소자의 제 1 전압 단자는 상기 제 1 가상 전원전압 라인과 연결되고 상기 제 1 논리 소자의 제 2 전압 단자는 상기 제 2 전원전압이 공급되는 제 2 전원전압 라인과 연결되며,
상기 제 2 논리 소자의 제 1 전압 단자는 상기 제 1 전원전압이 공급되는 제 1 전원전압 라인과 연결되고 상기 제 2 논리 소자의 제 2 전압 단자는 상기 제 2 가상 전원전압 라인과 연결되는 반도체 장치. - 로직 회로 및 반도체 장치의 동작 모드에 기초하여 상기 로직 회로로 제 1 전원전압 및 제 2 전원전압을 인가하는 전원 게이팅 회로를 포함하는 반도체 장치의 리페어 방법으로서,
상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로가 소정 레벨을 갖는 출력 신호를 생성하는지 여부를 테스트하는 단계; 및
상기 테스트 결과 및 상기 반도체 장치의 동작 모드에 기초하여 상기 전원 게이팅 회로를 제어하는 단계를 포함하는 반도체 장치의 리페어 방법. - 제 9 항에 있어서,
상기 로직 회로가 소정 레벨을 갖는 출력 신호를 생성할 때, 상기 제어하는 단계는 상기 반도체 장치의 액티브 동작 중에 상기 전원 게이팅 회로가 상기 로직 회로로 상기 제 1 및 제 2 전원전압을 인가하도록 제어하고, 상기 반도체 장치의 스탠바이 동작 중에 상기 전원 게이팅 회로가 상기 로직 회로로 상기 제 1 및 제 2 전원전압이 인가되는 것을 차단하도록 제어하는 반도체 장치는 리페어 방법. - 제 9 항에 있어서,
상기 로직 회로의 출력 신호가 소정 논리 레벨을 유지하지 않을 때, 상기 제어하는 단계는 상기 반도체 장치의 동작 모드와 무관하게 상기 전원 게이팅 회로가 상기 로직 회로로 상기 제 1 및 제 2 전원전압을 인가하도록 제어하는 반도체 장치의 리페어 방법. - 제 9 항에 있어서,
상기 제어하는 단계는 상기 테스트 결과에 기초하여 퓨즈를 프로그래밍하는 단계;
상기 퓨즈로부터 출력되는 퓨즈 신호 및 파워 다운 신호에 기초하여 게이팅 제어신호를 생성하는 단계; 및
상기 게이팅 제어신호에 기초하여 상기 전원 게이팅 회로를 제어하는 단계를 포함하는 반도체 장치의 리페어 방법. - 제 1 전원전압이 공급되는 제 1 전원전압 라인;
제 1 가상 전원전압 라인;
제 2 전원전압이 공급되는 제 2 전원전압 라인;
제 2 가상 전원전압 라인;
게이팅 제어신호에 기초하여 상기 제 1 가상 전원전압 라인으로 상기 제 1 전원전압을 인가하고 상기 제 2 가상 전원전압 라인으로 상기 제 2 전원전압을 인가하는 전원 게이팅 회로;
상기 제 1 전원전압 라인, 상기 제 1 가상 전원전압 라인, 상기 제 2 전원전압 라인 및 상기 제 2 가상 전원전압 라인과 연결되는 로직 회로; 및
상기 전원 게이팅 회로가 턴오프되었을 때 상기 로직 회로가 소정 레벨의 출력 신호를 생성하는지 여부에 기초하여 리페어 신호를 생성하고, 상기 리페어 신호 및 상기 반도체 장치의 동작 모드에 기초하여 상기 게이팅 제어신호를 생성하는 전원 게이팅 제어 시스템을 포함하는 반도체 장치. - 제 13 항에 있어서,
전원 게이팅 회로는 상기 게이팅 제어신호에 기초하여 상기 제 1 전원전압을 상기 제 1 가상 전원전압 라인으로 인가하는 제 1 게이팅 트랜지스터; 및
상기 게이팅 제어신호에 기초하여 상기 제 2 전원전압을 상기 제 2 가상 전원전압 라인으로 인가하는 제 2 게이팅 트랜지스터를 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 로직 회로는 적어도 제 1 논리 소자 및 제 2 논리 소자를 포함하고,
상기 제 1 논리 소자의 제 1 전압 단자는 상기 제 1 가상 전원전압 라인과 연결되고 상기 제 1 논리 소자의 제 2 전압 단자는 상기 제 2 전원전압 라인과 연결되며,
상기 제 2 논리 소자의 제 1 전압 단자는 상기 제 1 전원전압 라인과 연결되고 상기 제 2 논리 소자의 제 2 전압 단자는 상기 제 2 가상 전원전압 라인과 연결되는 반도체 장치 - 제 13 항에 있어서,
상기 전원 게이팅 제어 시스템은 상기 로직 회로의 출력 신호가 소정 논리 값을 유지할 때, 상기 반도체 장치의 액티브 동작 중에 상기 게이팅 제어신호를 인에이블시키고, 상기 반도체 장치의 스탠바이 동작 중에 상기 게이팅 제어신호를 디스에이블시키는 반도체 장치. - 제 13 항에 있어서,
상기 전원 게이팅 제어 시스템은 상기 로직 회로의 출력 신호가 소정 논리 값을 유지하지 못할 때, 상기 반도체 장치의 스탠바이 동작 중에 상기 게이팅 제어신호를 인에이블시키는 반도체 장치. - 제 13 항에 있어서,
상기 전원 게이팅 제어 시스템은 상기 로직 회로가 상기 소정 레벨의 출력 신호를 생성하는지 여부를 테스트하여 상기 리페어 정보를 생성하는 테스트 회로;
상기 리페어 정보에 기초하여 퓨즈 프로그래밍 신호를 생성하는 리페어 회로; 및
상기 퓨즈 프로그래밍 신호 및 파워 다운 신호에 기초하여 상기 게이팅 제어신호를 생성하는 전원 게이팅 제어 회로를 포함하는 반도체 장치. - 제 18 항에 있어서,
상기 전원 게이팅 제어 회로는 상기 퓨즈 프로그래밍 신호에 기초하여 프로그래밍되어 퓨즈 신호를 생성하는 퓨즈; 및
상기 퓨즈 신호와 상기 파워 다운 신호를 조합하여 상기 게이팅 제어신호를 생성하는 신호 조합기를 포함하는 반도체 장치. - 제 19 항에 있어서,
상기 파워 다운 신호는 상기 반도체 장치의 액티브 동작에서 디스에이블되고, 상기 반도체 장치의 스탠바이 동작에서 인에이블되는 반도체 장치.
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