JP2008148503A - スイッチング電源の制御回路およびそれを利用した電源装置ならびに電子機器 - Google Patents

Abstract

【課題】低電圧状態においてスイッチングトランジスタのオン、オフが不定となる場合があった。
【解決手段】低電圧検出回路４０は、本制御回路１００に供給される電源電圧Ｖｄｄを所定のしきい値電圧Ｖｔｈ２と比較し、電源電圧Ｖｄｄがしきい値電圧Ｖｔｈ２より低いとき、所定レベルの低電圧検出信号Ｓ＿ＵＶＬＯを出力する。ドライバ回路３０は、スイッチングトランジスタＭ１のオン時間を規定するパルス信号Ｓｐにもとづき、スイッチングトランジスタＭ１のゲートに供給する駆動信号Ｓｄを生成する。レベル不定防止回路２０は、ドライバ回路３０とスイッチングトランジスタＭ１のゲートの間に設けられ、駆動信号Ｓｄをゲートに伝達可能な第１状態と、スイッチングトランジスタＭ１のゲートの電圧を、スイッチングトランジスタＭ１がオフするレベルに固定する第２状態と、が切り替えられる。
【選択図】図１

Description

本発明は、スイッチング電源に関し、特にその回路保護技術に関する。

近年の携帯電話、ＰＤＡ（Personal Digital Assistance）等の情報端末においては、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするデバイスが使用される。このように、情報端末の内部において電池電圧よりも高い、もしくは低い電圧が必要とされる場合、スイッチングレギュレータ等を用いた電源装置を利用して電池電圧を昇圧、もしくは降圧し、各デバイスに供給すべき適切な電圧を生成している。たとえば、特許文献１には、関連する技術が記載される。

特開２００４−１６６４２８号公報

スイッチングレギュレータは、スイッチングトランジスタと、スイッチングトランジスタのオンオフ状態を制御する制御回路を含んで構成される。制御回路には電源電圧が供給され、電源電圧に対応するハイレベルまたは接地電圧に対応するローレベルの２値をとる駆動信号を生成し、スイッチングトランジスタのゲートもしくはベースに供給する。

ここで、制御回路の電源電圧として電池電圧が供給されるような場合、電池電圧が低下すると、駆動信号のハイレベルとローレベルが不定となる状況が発生しうる。かかる状況において、スイッチングトランジスタがスイッチング動作せずに定常的にオンし続けてしまうと、スイッチングトランジスタやその他の回路部品の信頼性を損なうおそれがある。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、電源電圧の低下時における回路保護技術の提供にある。

本発明のある実施の形態によれば、一端の電位が固定されたスイッチングトランジスタのオン、オフ状態を制御するスイッチング電源の制御回路が提供される。この制御回路は、制御回路自身に供給される電源電圧を所定のしきい値電圧と比較し、電源電圧がしきい値電圧より低いとき、所定レベルの低電圧検出信号を出力する低電圧検出回路と、スイッチングトランジスタのオン時間を規定するパルス信号にもとづき、スイッチングトランジスタの制御端子に供給する駆動信号を生成するドライバ回路と、ドライバ回路とスイッチングトランジスタの制御端子の間に設けられ、駆動信号を制御端子に伝達可能な第１状態と、スイッチングトランジスタの制御端子の電圧を、スイッチングトランジスタがオフするレベルに固定する第２状態と、が切り替えられるレベル不定防止回路と、を備える。

スイッチング電源とは、昇圧型、降圧型のスイッチングレギュレータ、ＤＣ／ＡＣコンバータ、チャージポンプ回路、キャパシタをスイッチングにより繰り返し充電する充電方式の高電圧生成回路などをいう。また、「一端の電位が固定される」とは、電池電圧や接地電圧などの直流電圧が印加された状態をいう。
この実施の形態によると、制御回路に供給される電源電圧が低い状態において、スイッチングトランジスタのオン、オフ状態が不定となるのを防止することができ、回路保護を図ることができる。

レベル不定防止回路は、低電圧検出信号が所定レベルのときに、スイッチングトランジスタの制御端子を、スイッチングトランジスタがオフする電圧レベルに固定する電圧固定素子と、ドライバ回路とスイッチングトランジスタの制御端子の間に設けられ、駆動信号を制御端子に伝達可能なオン状態と、出力が実質的にオープンとなるオフ状態と、が切り替え可能なスイッチと、を含んでもよい。スイッチは、低電圧検出信号が所定レベルのときオフし、所定レベルと相補的なレベルのときオンしてもよい。
スイッチはトランスファゲートであってもよい。

スイッチは、ドライバ回路に接続される入力端子と、スイッチングトランジスタの制御端子に接続される出力端子と、インバータと、一端が入力端子に接続され、他端が出力端子に接続されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、一端が入力端子に接続され、他端が出力端子に接続されたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、を含んでもよい。インバータは、電源電圧に固定された電源電圧端子と、接地電圧に固定された接地端子の間に直列に接続された反転トランジスタと抵抗を含み、低電圧検出信号を反転してもよい。第１トランジスタと第２トランジスタの一方のゲートに低電圧検出信号を入力し、他方のゲートにインバータの出力信号を入力して、スイッチは低電圧検出信号が所定レベルのときに、第１トランジスタおよび第２トランジスタがオフとなってもよい。

所定レベルはローレベルであり、インバータの反転トランジスタは、ソースが電源電圧端子に接続され、ゲートに低電圧検出信号が入力されたＰチャンネルＭＯＳＦＥＴであって、インバータの抵抗は一端が接地端子に接続され、他端が反転トランジスタのドレインに接続されており、第１トランジスタのゲートに低電圧検出信号を入力し、第２トランジスタのゲートにインバータの出力信号を入力した。

所定レベルはハイレベルのとき、インバータの反転トランジスタは、ソースが接地電圧端子に接続され、ゲートに低電圧検出信号が入力されたＮチャンネルＭＯＳＦＥＴであって、インバータの抵抗は一端が電源電圧端子に接続され、他端が反転トランジスタのドレインに接続されてもよい。

所定レベルがハイレベルのとき、第２トランジスタのゲートに低電圧検出信号を入力し、第１トランジスタのゲートにインバータの出力信号を入力してもよい。すなわち、所定レベルがローレベルの場合のときと、第１、第２トランジスタを入れ替えた構成としてもよい。

電圧固定素子は、スイッチングトランジスタの制御端子と、スイッチングトランジスタがオフする電圧レベルに固定された固定電圧端子の間に設けられた抵抗であってもよい。
スイッチングトランジスタがＮチャンネルＭＯＳＦＥＴもしくはＮＰＮ型バイポーラトランジスタであるとき、抵抗は、スイッチングトランジスタの制御端子と接地端子の間に設けられたプルダウン抵抗であってもよい。
スイッチングトランジスタが、一端がスイッチング電源の入力電圧が印加された入力端子に接続されたＰチャンネルＭＯＳＦＥＴもしくはＰＮＰ型バイポーラトランジスタであるとき、抵抗は、スイッチングトランジスタの制御端子と入力端子の間に設けられたプルアップ抵抗であってもよい。
上述のスイッチは、オフ状態においてハイインピーダンスとなるため、電圧固定素子として抵抗を利用することにより、スイッチングトランジスタの制御端子のレベルを簡易に固定することができる。

電圧固定素子は、制御端子に低電圧検出信号に応じた信号が入力され、電源電圧がしきい値電圧より低いときオンするトランジスタであってもよい。
トランジスタを用いた場合、スイッチのオフ状態が不完全であって駆動信号がスイッチングトランジスタの制御端子にリークする場合においても、確実にスイッチングトランジスタの制御端子のレベルを、オフするレベルに固定することができる。

ある実施の形態において、制御回路は、所定のデューティ比のパルス信号を生成するオシレータと、スイッチングトランジスタと並列に設けられ、低電圧検出信号が所定レベルのときオシレータの出力信号にもとづきオン、オフする補助スイッチングトランジスタと、をさらに備えてもよい。

制御回路は、１つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明のある実施の形態は電源装置に関する。この電源装置は、インダクタおよびキャパシタを含む出力回路と、インダクタに接続されたスイッチングトランジスタを駆動する上述の制御回路と、を備える。

スイッチングトランジスタは、一端が接地され、他端がインダクタに接続されたＮチャンネルＭＯＳＦＥＴもしくはＮＰＮ型バイポーラトランジスタであって、電源装置は昇圧型のスイッチングレギュレータであってもよい。

制御回路の電源電圧として、昇圧型のスイッチングレギュレータ出力電圧を利用してもよい。この場合、入力電圧が低い状態においては回路保護が有効に機能し、昇圧動作が進むと、電源電圧が上昇するため安定動作を実現できる。

スイッチングトランジスタは、一端に入力電圧が印加され、他端がインダクタに接続されたＰチャンネルＭＯＳＦＥＴもしくはＰＮＰ型バイポーラトランジスタであって、降圧型のスイッチングレギュレータであってもよい。

本発明のある実施の形態は、電子機器である。この電子機器は、電池と、電池の電圧を安定化して出力する上述の電源装置と、を備える。
この態様によると、電池の電圧が低下した場合においても、電源装置を安定に動作させることができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る制御回路によれば、回路保護が実現される。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係る電源装置２００の構成を示す。本実施の形態に係る電源装置２００は、制御回路１００と、スイッチングレギュレータ出力回路（以下、単に出力回路という）１１０の２つのブロックを含んで構成される昇圧型のＤＣ／ＤＣコンバータである。この電源装置２００は、入力端子２０２、出力端子２０４を備え、それぞれの端子に印加され、または現れる電圧を入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔという。入力電圧Ｖｉｎとしては、たとえば電池（不図示）から出力される電池電圧が供給される。電源装置２００は、出力電圧Ｖｏｕｔが、目標値に近づくように入力電圧Ｖｉｎを昇圧する。

図２は、図１の電源装置２００または図４の電源装置２００aを搭載する電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末や、デジタルカメラ、携帯ゲーム機器など電池駆動型の小型情報端末である。電子機器３００は、電源装置２００、負荷回路２１０、電池２２０を含む。電池２２０は、リチウムイオン電池などであって、３Ｖ〜４Ｖ程度の電池電圧Ｖｂａｔを出力し、電源装置２００の入力端子２０２へと出力する。
負荷回路２１０は、電子機器３００全体を統合的に制御するＣＰＵなどのＬＳＩや、ＬＥＤ（Light Emitting Diode）などであり、所定の電源電圧を受けて動作する。負荷回路２１０の電源端子は、電源装置２００の出力端子２０４に負荷として接続され、電源装置２００の出力電圧Ｖｏｕｔが電源電圧として供給される。以下、電源装置２００の構成について詳細に説明する。

図１に戻る。出力回路１１０は、第１端子１１１、第２端子１１２および整流ダイオードＤ１、出力インダクタＬ１、出力キャパシタＣ１を含む。出力インダクタＬ１の一端は入力端子２０２に接続されており、他端は第１端子１１１に接続される。整流ダイオードＤ１のアノードは第１端子１１１に接続され、カソードは第２端子１１２に接続される。出力キャパシタＣ１は、第２端子１１２と接地端子の間に設けられる。第１端子１１１は、制御回路１００のスイッチング端子１０２に接続され、第２端子１１２は出力端子２０４と接続される。
なお、出力回路１１０のトポロジーは、図１のそれに限定されるものではなく、降圧型のスイッチングレギュレータやＤＣ／ＡＣインバータ、キャパシタ充電回路などの電源装置の形式に応じて、適宜変更可能である。

制御回路１００は、スイッチング端子１０２、帰還端子１０４、電源電圧端子１０６を備える。電源電圧端子１０６には電源電圧Ｖｄｄが供給される。本実施の形態において、電源電圧端子１０６は出力端子２０４と接続されており、制御回路１００は、図示しない電池の電池電圧ではなく、昇圧された電源装置２００の出力電圧Ｖｏｕｔを電源電圧Ｖｄｄとして利用する。帰還端子１０４には、出力端子２０４の出力電圧Ｖｏｕｔが、第１帰還抵抗Ｒ１０、第２帰還抵抗Ｒ１１によって分圧された帰還電圧Ｖｆｂが入力される。

制御回路１００は、パルス幅変調器１０、レベル不定防止回路２０、ドライバ回路３０、低電圧検出回路４０、オシレータ５０、およびスイッチングトランジスタＭ１、補助トランジスタＱ１を備える。

スイッチングトランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴであって、ゲートに印加されるパルス幅変調された駆動信号Ｓｄによりオン、オフが切り替えられるスイッチング素子として機能する。スイッチングトランジスタＭ１のソースは接地され、ドレインはスイッチング端子１０２を介して出力回路１１０の第１端子１１１と接続される。

出力回路１１０において、スイッチングトランジスタＭ１がオンのとき、入力端子２０２から、出力インダクタＬ１およびスイッチングトランジスタＭ１を介して電流が流れ、出力インダクタＬ１にエネルギが蓄えられる。
スイッチングトランジスタＭ１がオフすると、出力インダクタＬ１はスイッチングトランジスタＭ１がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードＤ１を介して電流が流れることになる。このとき、整流ダイオードＤ１を介して流れる電流により出力キャパシタＣ１が充電される。

このように、スイッチングトランジスタＭ１のオンオフを繰り返すことによって、出力インダクタＬ１と出力キャパシタＣ１の間でエネルギの変換が行われて、入力電圧Ｖｉｎが昇圧され、出力端子２０４からは、出力キャパシタＣ１によって平滑化された出力電圧Ｖｏｕｔが出力される。

制御回路１００は、スイッチングトランジスタＭ１のゲート端子に駆動信号Ｓｄを出力し、そのスイッチング動作を制御する回路である。本実施の形態では、スイッチングトランジスタＭ１が制御回路１００に内蔵されているが、外付けされていてもよい。

駆動信号Ｓｄは、ハイレベルとローレベルが交互に繰り返されるパルス幅変調信号であり、ローレベルの期間とハイレベルの期間に応じてスイッチングトランジスタＭ１のオン、オフの時間が制御されて、出力電圧Ｖｏｕｔが調節される。

パルス幅変調器１０には、帰還電圧Ｖｆｂが入力される。パルス幅変調器１０は、帰還電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆと一致するようにデューティ比が調節されるパルス幅変調信号（以下、ＰＷＭ信号Ｓｐという）を生成する。
パルス幅変調器１０は、誤差増幅器１２、ＰＷＭコンパレータ１４、オシレータ１６を含む。誤差増幅器１２の反転入力端子には、出力電圧Ｖｏｕｔに比例した帰還電圧Ｖｆｂが入力され、非反転入力端子には、所定の基準電圧Ｖｒｅｆが入力される。誤差増幅器１２は、帰還電圧Ｖｆｂと、基準電圧Ｖｒｅｆとの誤差を増幅する。誤差増幅器１２によって、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆの誤差が０Ｖとなるように帰還がかかり、誤差電圧Ｖｅｒｒが生成される。

オシレータ１６は、一定の周波数をもつのこぎり波状あるいは三角波状の周期電圧Ｖｏｓｃを生成する。ＰＷＭコンパレータ１４の反転入力端子には、誤差増幅器１２から出力される誤差電圧Ｖｅｒｒが入力され、非反転入力端子にはオシレータ１６から出力される周期電圧Ｖｏｓｃが入力される。ＰＷＭコンパレータ１４は、Ｖｅｒｒ＞Ｖｏｓｃのときハイレベル、Ｖｅｒｒ＜ＶｏｓｃのときローレベルとなるＰＷＭ信号Ｓｐを生成する。ＰＷＭ信号Ｓｐのデューティ比は、誤差電圧Ｖｅｒｒにもとづいて制御される。

ＰＷＭ信号Ｓｐは、スイッチングトランジスタＭ１のオン時間を規定するパルス信号である。ドライバ回路３０は、ＰＷＭ信号Ｓｐにもとづき、スイッチングトランジスタＭ１の制御端子であるゲートに供給すべき駆動信号Ｓｄを生成する。ドライバ回路３０は、スイッチングトランジスタＭ１のゲート容量を充放電するために十分なサイズを有するインバータを含む。

低電圧検出回路４０は、制御回路１００に供給される電源電圧Ｖｄｄを所定のしきい値電圧と比較する。抵抗Ｒ２０、Ｒ２１は電源電圧Ｖｄｄを分圧する。低電圧検出回路４０はコンパレータを含む。このコンパレータの反転入力端子にはしきい値電圧Ｖｔｈ１が入力され、非反転入力端子には分圧された電源電圧Ｖｄｄ’が入力される。低電圧検出回路４０は、Ｖｄｄ’＜Ｖｔｈ１のとき所定レベル（以下、ローレベルとする）となる低電圧検出信号Ｓ＿ＵＶＬＯを出力する。
なお、本実施の形態では、Ｖｄｄ＝Ｖｏｕｔであるから、低電圧検出回路４０は、出力電圧Ｖｏｕｔに比例した帰還電圧Ｖｆｂを、しきい値電圧Ｖｔｈ１と比較することにより、電源電圧Ｖｄｄとしきい値電圧を間接的に比較してもよい。

レベル不定防止回路２０は、ドライバ回路３０とスイッチングトランジスタＭ１のゲートの間に設けられる。レベル不定防止回路２０は、第１状態と第２状態が切り替え可能に構成される。第１状態においてレベル不定防止回路２０は、駆動信号ＳｄをスイッチングトランジスタＭ１のゲートに伝達する。第２状態においてレベル不定防止回路２０は、スイッチングトランジスタＭ１のゲートの電圧を、スイッチングトランジスタＭ１がオフするレベル（本実施の形態ではローレベルである接地電圧）に固定する。

図３は、図１のレベル不定防止回路２０の構成を示す回路図である。レベル不定防止回路２０は、ドライバ回路３０からの駆動信号Ｓｄを受ける入力端子２１と、スイッチングトランジスタＭ１のゲートに接続される出力端子２２を備える。
レベル不定防止回路２０は、プルダウン抵抗Ｒｐｄ１と、スイッチ２４と、を含む。

プルダウン抵抗Ｒｐｄ１は、スイッチングトランジスタＭ１のゲートに接続される出力端子２２と接地端子の間に設けられる。接地端子に与えられる接地電圧は、スイッチングトランジスタＭ１をオフ可能な電圧である。

スイッチ２４は、トランスファゲートを含み、ドライバ回路３０に接続される入力端子２１と、スイッチングトランジスタＭ１のゲートに接続される出力端子２２の間に設けられる。スイッチ２４は、入力端子２１に与えられる駆動信号ＳｄをスイッチングトランジスタＭ１のゲートである出力端子２２に伝達可能なオン状態と、出力端子２２が実質的にオープンとなるオフ状態と、が切り替え可能となっている。
スイッチ２４は、低電圧検出信号Ｓ＿ＵＶＬＯがハイレベルのときオン状態、ローレベルのときオフ状態となる。

低電圧検出信号Ｓ＿ＵＶＬＯがローレベルのときにスイッチ２４がオフ状態となると、その出力がハイインピーダンスとなるため、プルダウン抵抗Ｒｐｄ１は、スイッチングトランジスタＭ１のゲートをローレベルに固定し、スイッチングトランジスタＭ１をオフする電圧固定素子として機能する。

スイッチ２４は、インバータ２６と第１トランジスタＭ１０、第２トランジスタＭ１２を含む。
インバータ２６は、電源電圧端子１０６と接地端子の間に直列に接続された反転トランジスタＭ１４および抵抗Ｒ２０を含む。具体的には、反転トランジスタＭ１４のソースは電源電圧端子１０６に接続され、そのゲートには低電圧検出信号Ｓ＿ＵＶＬＯが入力される。抵抗Ｒ２０は一端が接地され、他端が反転トランジスタＭ１４のドレインと接続される。インバータ２６は低電圧検出信号Ｓ＿ＵＶＬＯを反転して出力する。

第２トランジスタＭ１２はＮチャンネルＭＯＳＦＥＴであり、一端が入力端子２１に接続され、他端が出力端子２２に接続される。さらに、第１トランジスタＭ１０のバックゲートは接地端子に接続され、ゲートには低電圧検出信号Ｓ＿ＵＶＬＯが入力される。第２トランジスタＭ１２はＰチャンネルＭＯＳＦＥＴであり、一端が入力端子２１に接続され、他端が出力端子２２に接続される。さらに、第２トランジスタＭ１２のバックゲートは電源電圧端子１０６に接続され、そのゲートにはインバータ２６の出力信号、すなわち反転された低電圧検出信号＊Ｓ＿ＵＶＬＯが入力される。ここで、＊は論理反転を表す。
スイッチ２４は、低電圧検出信号Ｓ＿ＵＶＬＯがローレベルのときに、第１トランジスタＭ１０および第２トランジスタＭ１２がオフとなり、上述したオフ状態に設定される。オフ状態において、スイッチ２４の出力は入力端子２１側の信号レベルの影響を受けないハイインピーダンス状態となる。

図１に戻る。オシレータ５０には、低電圧検出回路４０から出力される低電圧検出信号Ｓ＿ＵＶＬＯが入力されたイネーブル端子＊ＥＮを備える。オシレータ５０は、低電圧検出信号Ｓ＿ＵＶＬＯがローレベルのときアクティブとなり所定のデューティ比のパルス信号Ｓｐ２を生成し、ハイレベルのときパルス信号Ｓｐ２をローレベルとする。

補助トランジスタＱ１は、スイッチングトランジスタＭ１と並列に設けられている。この補助トランジスタＱ１はＮＰＮ型のバイポーラトランジスタであり、そのベースにオシレータ５０から出力されるパルス信号Ｓｐ２が入力される。したがって、補助トランジスタＱ１は、低電圧検出信号Ｓ＿ＵＶＬＯがローレベルのときオシレータ５０からのパルス信号Ｓｐ２にもとづきオン、オフを繰り返し、低電圧検出信号Ｓ＿ＵＶＬＯがハイレベルのときオフとなる。

以上のように構成された制御回路１００の動作について説明する。
電源装置２００の起動時において、昇圧動作を開始する前の状態に着目する。制御回路１００の内部のパルス幅変調器１０およびドライバ回路３０は、安定に動作するための電源電圧Ｖｄｄとして、ある電圧Ｖｔｈ２以上、たとえばＶｔｈ２＝１．８Ｖ以上を必要とするものとする。実際にはマージンを考慮して、Ｖｔｈ２＝２Ｖ程度に設定する。
いま、図示しない電池から０．９Ｖ以下の入力電圧Ｖｉｎが与えられると、昇圧動作の開始前の出力電圧Ｖｏｕｔ（ひいては電源電圧Ｖｄｄ）が、０．９Ｖ以下となるから、パルス幅変調器１０およびレベル不定防止回路２０は正常に動作せず、ＰＷＭ信号Ｓｐや駆動信号Ｓｄの信号レベルはハイレベルとローレベルが定まらず、不定状態となる。

上述した低電圧検出回路４０は、電源電圧Ｖｄｄ’がしきい値電圧Ｖｔｈ１より低いことを検出する。したがって、Ｖｔｈ１＝Ｖｔｈ２×Ｒ２１／（Ｒ２０＋Ｒ２１）が成り立つように抵抗Ｒ２０、Ｒ２１ならびにしきい値電圧Ｖｔｈ１の値が定められる。
電源電圧Ｖｄｄがパルス幅変調器１０やドライバ回路３０が安定動作するしきい値電圧Ｖｔｈ２より低いとき、低電圧検出信号Ｓ＿ＵＶＬＯはローレベルとなる。

このとき、レベル不定防止回路２０の内部のスイッチ２４はオフ状態となり、駆動信号Ｓｄが出力端子２２側に現れず、ハイインピーダンスとなる。その結果、出力端子２２の信号レベルは電圧固定素子であるプルダウン抵抗Ｒｐｄ１によって接地電圧に固定され、スイッチングトランジスタＭ１が強制的にオフされる。

このとき、オシレータ５０はアクティブとなり、補助トランジスタＱ１がスイッチング動作し、昇圧動作が実行される。昇圧動作の結果、出力電圧Ｖｏｕｔが上昇して電源電圧Ｖｄｄが２Ｖ以上となると、低電圧検出信号Ｓ＿ＵＶＬＯがハイレベルとなり、オシレータ５０が非アクティブとなり補助トランジスタＱ１がオフとなる。このとき、レベル不定防止回路２０のスイッチ２４がオン状態となり、ＰＷＭ信号Ｓｐにもとづいた駆動信号Ｓｄによって、スイッチングトランジスタＭ１がスイッチング動作し、昇圧動作が継続され、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに応じたレベルに安定化される。

レベル不定防止回路２０を設けない場合、ドライバ回路３０の不安定な動作によって、駆動信号ＳｄがスイッチングトランジスタＭ１のゲートソース間のしきい値電圧Ｖｔより高い状態を維持すると、この駆動信号ＳｄによってスイッチングトランジスタＭ１がオン状態となるため、出力インダクタＬ１およびスイッチングトランジスタＭ１を介して定常的に電流が流れてしまい、回路の信頼性に影響を及ぼすおそれがある。

これに対して、本実施の形態に係る制御回路１００では、レベル不定防止回路２０のスイッチ２４によって駆動信号ＳｄがスイッチングトランジスタＭ１に伝達するのを阻止するとともに、プルダウン抵抗Ｒｐｄ１によってスイッチングトランジスタＭ１のゲート電圧が、スイッチングトランジスタＭ１がオフする論理レベル（接地電圧）に固定される。その結果、電源電圧Ｖｄｄがしきい値電圧Ｖｔｈ２より低い低電圧状態において、スイッチングトランジスタＭ１が定常的にオンするのを防止することができ、回路の信頼性を高めることができる。

さらに、図３のレベル不定防止回路２０において、相補的なＭＯＳＦＥＴを用いたインバータ（いわゆるＣＭＯＳインバータ）を利用せずに、抵抗とトランジスタの組み合わせによるインバータを利用している。ＣＭＯＳインバータを利用した場合、低電圧状態において振幅の小さな低電圧検出信号Ｓ＿ＵＶＬＯでは、第２トランジスタＭ１２のゲートの論理レベルが安定せずに、インバータ２６の状態が不定となり、入力端子２１側の駆動信号Ｓｄが出力端子２２側にリークするおそれがある。これに対して、インバータ２６を、抵抗Ｒ２０と反転トランジスタＭ１４の構成としたことにより、低電圧検出信号Ｓ＿ＵＶＬＯの振幅が小さくても、反転トランジスタＭ１４のオン、オフを確実に切り替えられるため、低電圧状態において、第２トランジスタＭ１２を確実にオフすることができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、低電圧検出信号Ｓ＿ＵＶＬＯがローレベルの状態を低電圧状態とした。これによって電源の投入直後に、低電圧検出回路４０による電圧比較が安定しない状態においても、低電圧検出信号Ｓ＿ＵＶＬＯが電源電圧Ｖｄｄを超えることはないから、低電圧検出信号Ｓ＿ＵＶＬＯはローレベルとなるという利点がある。もっとも、低電圧検出信号Ｓ＿ＵＶＬＯが低電圧状態においてハイレベルとなる構成としてもよい。この場合、たとえば、オシレータ５０をアクティブローに設定すればよい。さらに、第１トランジスタＭ１０、第２トランジスタＭ１２のＮチャンネルとＰチャンネルを入れ替えればよい。

図３のレベル不定防止回路２０において、電圧固定阻止としてプルダウン抵抗Ｒｐｄ１を利用したが、本発明はこれには限定されない。プルダウン抵抗Ｒｐｄ１の代替素子としてはトランジスタが利用でき、たとえば、ＭＯＳＦＥＴやバイポーラトランジスタを利用してもよい。この場合、低電圧状態においてトランジスタがオンするように、トランジスタのゲートやベースに低電圧検出信号Ｓ＿ＵＶＬＯに応じた信号を入力すればよい。
つまり本実施の形態におけるハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

実施の形態では、電源装置２００が昇圧型のスイッチングレギュレータである場合について説明したが本発明はこれに限定されるものではなく、降圧型のスイッチングレギュレータや、インダクタの代わりにトランスを利用したスイッチングレギュレータ、ストロボ発光用の高電圧を生成するキャパシタ充電回路、ＤＣ／ＡＣコンバータなど、広くスイッチングトランジスタを備えるスイッチング電源に利用できる。

図４は、変形例に係る電源装置２００ａの構成の一部を示す回路図である。この変形例において、図４の電源装置２００ａは降圧型のスイッチングレギュレータである。なお、図４において、図１と同等の構成要素は省略している。降圧型のスイッチングレギュレータでは、出力回路１１０ａのトポロジーが図１とは異なっている。出力回路１１０ａは、整流ダイオードＤ２、出力インダクタＬ２、出力キャパシタＣ２を含む。整流ダイオードＤ２はアノードが接地され、カソードがスイッチング端子１０２に接続される。出力インダクタＬ２は一端がスイッチング端子１０２に接続され、他端が出力端子２０４に接続される。また、出力キャパシタＣ２は一端が出力端子２０４に接続され、他端が接地される。また、図４の変形例において制御回路１００ａは、出力電圧Ｖｏｕｔではなく、電源電圧端子１０６に与えられた図示しない電池等から出力される入力電圧Ｖｉｎを電源電圧Ｖｄｄとして利用する。

スイッチングトランジスタＭ１ａはＰチャンネルＭＯＳＦＥＴ（もしくはＰＮＰ型のバイポーラトランジスタ）となる。この場合、低電圧状態においてＰチャンネルＭＯＳＦＥＴがオフするように、ゲートを電源電圧Ｖｄｄに固定すればよいから、電圧固定素子としてのプルダウン抵抗Ｒｐｄ１に代えてプルアップ抵抗Ｒｐｕ１を用いればよいことがわかる。プルアップ抵抗Ｒｐｕ１は、トランジスタのゲートと電源電圧端子１０６の間に設ければよい。あるいは、プルアップ抵抗Ｒｐｕ１に代えて、トランジスタを利用してもよい。レベル不定防止回路２０ａの構成は、図１のレベル不定防止回路２０と同様である。

図４の変形例によれば、低電圧状態において駆動信号Ｓｄがローレベルに固定された場合であっても、レベル不定防止回路２０ａによってスイッチングトランジスタＭ１ａのゲート電圧は、ソース電圧（つまり入力電圧Ｖｉｎ）と等しくなるように固定される。そのため、スイッチングトランジスタＭ１ａが定常的にオンし続けるのを防止することができる。

ダイオード整流方式ではなく同期整流方式のスイッチングレギュレータの場合、ハイサイド側とローサイド側のトランジスタの両方に対してレベル不定防止回路２０を設けてもよい。

本発明の実施の形態に係る電源装置の構成を示す図である。 図１または図４の電源装置を搭載する電子機器の構成を示すブロック図である。 図１のレベル不定防止回路の構成を示す回路図である。 変形例に係る電源装置の構成の一部を示す回路図である。

符号の説明

Ｃ１ 出力キャパシタ、 Ｄ１ 整流ダイオード、 Ｌ１ 出力インダクタ、 Ｃ２ 出力キャパシタ、 Ｄ２ 整流ダイオード、 Ｌ２ 出力インダクタ、 Ｍ１ スイッチングトランジスタ、 Ｑ１ 補助トランジスタ、 Ｒ１０ 第１帰還抵抗、 Ｒ１１ 第２帰還抵抗、 １０ パルス幅変調器、 １２ 誤差増幅器、 １４ ＰＷＭコンパレータ、 １６ オシレータ、 ２０ レベル不定防止回路、 ２１ 入力端子、 ２２ 出力端子、 ２４ スイッチ、 ２６ インバータ、 Ｒｐｄ１ プルダウン抵抗、 Ｒ２０ 抵抗、 Ｍ１０ 第１トランジスタ、 Ｍ１２ 第２トランジスタ、 Ｍ１４ 反転トランジスタ、 ３０ ドライバ回路、 ４０ 低電圧検出回路、 ５０ オシレータ、 １００ 制御回路、 １０２ スイッチング端子、 １０４ 帰還端子、 １０６ 電源電圧端子、 １１０ 出力回路、 １１１ 第１端子、 １１２ 第２端子、 ２００ 電源装置、 ２０２ 入力端子、 ２０４ 出力端子、 ２１０ 負荷回路、 ２２０ 電池、 ３００ 電子機器。

Claims (15)

1. 一端の電位が固定されたスイッチングトランジスタのオン、オフ状態を制御するスイッチング電源の制御回路であって、
   本制御回路に供給される電源電圧を所定のしきい値電圧と比較し、前記電源電圧が前記しきい値電圧より低いとき、所定レベルの低電圧検出信号を出力する低電圧検出回路と、
   前記スイッチングトランジスタのオン時間を規定するパルス信号にもとづき、前記スイッチングトランジスタの制御端子に供給する駆動信号を生成するドライバ回路と、
   前記ドライバ回路と前記スイッチングトランジスタの制御端子の間に設けられ、前記駆動信号を前記制御端子に伝達可能な第１状態と、前記スイッチングトランジスタの制御端子の電圧を、前記スイッチングトランジスタがオフするレベルに固定する第２状態と、が切り替えられるレベル不定防止回路と、
   を備えることを特徴とする制御回路。
2. 前記レベル不定防止回路は、
   前記低電圧検出信号が前記所定レベルのときに、前記スイッチングトランジスタの制御端子を、前記スイッチングトランジスタがオフする電圧レベルに固定する電圧固定素子と、
   前記ドライバ回路と前記スイッチングトランジスタの制御端子の間に設けられ、前記駆動信号を前記制御端子に伝達可能なオン状態と、出力が実質的にオープンとなるオフ状態と、が切り替え可能なスイッチと、を含み、
   前記スイッチは、前記低電圧検出信号が前記所定レベルのときオフ、前記所定レベルと相補的なレベルのときオンすることを特徴とする請求項１に記載の制御回路。
3. 前記スイッチは、
   前記ドライバ回路に接続される入力端子と、
   前記スイッチングトランジスタの制御端子に接続される出力端子と、
   前記電源電圧に固定された電源電圧端子と、接地電圧に固定された接地端子の間に直列に接続された反転トランジスタと抵抗を含み、前記低電圧検出信号を反転するインバータと、
   一端が前記入力端子に接続され、他端が前記出力端子に接続されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
   一端が前記入力端子に接続され、他端が前記出力端子に接続されたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、
   を含み、
   前記第１トランジスタと前記第２トランジスタの一方のゲートに前記低電圧検出信号を入力し、他方のゲートに前記インバータの出力信号を入力して、前記スイッチは前記低電圧検出信号が所定レベルのときに、前記第１トランジスタおよび前記第２トランジスタがオフとなることを特徴とする請求項２に記載の制御回路。
4. 前記所定レベルはローレベルであり、
   前記インバータの前記反転トランジスタは、ソースが前記電源電圧端子に接続され、ゲートに前記低電圧検出信号が入力されたＰチャンネルＭＯＳＦＥＴであって、
   前記インバータの前記抵抗は一端が前記接地端子に接続され、他端が前記反転トランジスタのドレインに接続されており、
   前記第１トランジスタのゲートに前記低電圧検出信号を入力し、前記第２トランジスタのゲートに前記インバータの出力信号を入力したことを特徴とする請求項３に記載の制御回路。
5. 前記電圧固定素子は、前記スイッチングトランジスタの制御端子と、前記スイッチングトランジスタがオフする電圧レベルに固定された固定電圧端子の間に設けられた抵抗であることを特徴とする請求項２に記載の制御回路。
6. 前記スイッチングトランジスタがＮチャンネルＭＯＳＦＥＴもしくはＮＰＮ型バイポーラトランジスタであるとき、前記抵抗は、前記スイッチングトランジスタの制御端子と接地端子の間に設けられたプルダウン抵抗であることを特徴とする請求項５に記載の制御回路。
7. 前記スイッチングトランジスタが、一端が前記スイッチング電源の入力電圧が印加された入力端子に接続されたＰチャンネルＭＯＳＦＥＴもしくはＰＮＰ型バイポーラトランジスタであるとき、
   前記抵抗は、前記スイッチングトランジスタの制御端子と前記入力端子の間に設けられたプルアップ抵抗であることを特徴とする請求項５に記載の制御回路。
8. 前記電圧固定素子は、制御端子に前記低電圧検出信号に応じた信号が入力され、前記電源電圧が前記しきい値電圧より低いときオンするトランジスタであることを特徴とする請求項２に記載の制御回路。
9. 所定のデューティ比のパルス信号を生成するオシレータと、
   前記スイッチングトランジスタと並列に設けられ、前記低電圧検出信号が所定レベルのとき前記オシレータの出力信号にもとづきオン、オフする補助スイッチングトランジスタと、
   をさらに備えることを特徴とする請求項１から８のいずれかに記載の制御回路。
10. １つの半導体基板に一体集積化されたことを特徴とする請求項１から８のいずれかに記載の制御回路。
11. インダクタおよびキャパシタを含む出力回路と、
    前記インダクタに接続されたスイッチングトランジスタを駆動する請求項１から８のいずれかに記載の制御回路と、
    を備えることを特徴とする電源装置。
12. 前記スイッチングトランジスタは、一端が接地され、他端が前記インダクタに接続されたＮチャンネルＭＯＳＦＥＴもしくはＮＰＮ型バイポーラトランジスタであって、
    昇圧型のスイッチングレギュレータであることを特徴とする請求項１１に記載の電源装置。
13. 前記制御回路の電源電圧として、前記昇圧型のスイッチングレギュレータ出力電圧を利用することを特徴とする請求項１２に記載の電源装置。
14. 前記スイッチングトランジスタは、一端に入力電圧が印加され、他端が前記インダクタに接続されたＰチャンネルＭＯＳＦＥＴもしくはＰＮＰ型バイポーラトランジスタであって、
    降圧型のスイッチングレギュレータであることを特徴とする請求項１１に記載の電源装置。
15. 電池と、
    前記電池の電圧を安定化して出力する請求項１１に記載の電源装置と、
    を備えることを特徴とする電子機器。

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