JP2008148410A - インバータ及びインバータ制御方法 - Google Patents

Abstract

【課題】新たな電源を設けることなく、スイッチング素子に並列に接続されたダイオードのリカバリー電流を低減する。
【解決手段】第１のレグでは、ＭＯＳ電界効果トランジスタＱ２のドレインとソースとの間で直列に接続される抵抗Ｒ１２と側路用スイッチング素子Ｑ１２が設けられている。ＭＯＳ電界効果トランジスタＱ１がオフしてからＭＯＳ電界効果トランジスタＱ２がオンする前に、ＭＯＳ電界効果トランジスタＱ１２をオンさせる。このようなスイッチング操作により、ダイオードＤ１のリカバリー電流をＭＯＳ電界効果トランジスタＱ２ではなく、ＭＯＳ電界効果トランジスタＱ１２と抵抗Ｒ１２とを有する側路に流すことができる。よってリカバリー電流がＭＯＳ電界効果トランジスタＱ２に流れる場合と比較して、リカバリー電流を低減することができる。
【選択図】図１

Description

この発明はＤＣ−ＡＣ変換を行うインバータに関し、特に当該インバータに存在するダイオードのリカバリー電流の低減に関する。

図６は周知のインバータを示す回路図である。図中「＋」「−」と付記された入力端にそれぞれ高電位及び低電位を供給することにより、当該インバータには直流電圧が入力される。

当該インバータは３つのレグを有しており、これらは上記入力端の一対の間に並列接続される。第１のレグではスイッチング素子たるＭＯＳ電界効果トランジスタＱ１，Ｑ２が出力端Ｕを介して直列に接続されており、第２のレグではスイッチング素子たるＭＯＳ電界効果トランジスタＱ３，Ｑ４が出力端Ｖを介して直列に接続されており、第３のレグではスイッチング素子たるＭＯＳ電界効果トランジスタＱ５，Ｑ６が出力端Ｗを介して直列に接続されている。

そしてＭＯＳ電界効果トランジスタＱ１〜Ｑ６は、図示されないスイッチング信号生成手段から生成されるスイッチング信号がゲートに印加されることによりスイッチングし、接続点Ｕ，Ｖ，Ｗから三相交流が出力される。図６では三相交流の負荷としてモータＭが例示されている。通常、高電位側に接続されたＭＯＳ電界効果トランジスタＱ１と低電位側に接続されたＭＯＳ電界効果トランジスタＱ２とは相補的に導通する。そして同時に導通して入力端が短絡することを回避するため、ＭＯＳ電界効果トランジスタＱ１，Ｑ２の導通／非導通が入れ替わる際、ＭＯＳ電界効果トランジスタＱ１，Ｑ２の両方がオフする期間（「デッドタイム」と通称される）が設けられる。他のレグについても同様である。

通常、ＭＯＳ電界効果トランジスタには寄生ダイオードが存在しており、図６ではこの寄生ダイオードをＤ１〜Ｄ６として図示している。今、ＭＯＳ電界効果トランジスタＱ１がオンしている状態からオフし、次にＭＯＳ電界効果トランジスタＱ２がオフしている状態からオンする場合を考察する。

図７は図６に示された構成を有するインバータにおいて、ダイオードに流れる電流Ｉｄを示すグラフである。当該グラフにおいてダイオードの順方向を正に採っている。時刻ｔ１ｆにおいてＭＯＳ電界効果トランジスタＱ１がオンしている状態からオフし、時刻ｔ２ｎにおいてＭＯＳ電界効果トランジスタＱ２がオフしている状態からオンする。つまり期間ｔ１ｆ〜ｔ２ｎがデッドタイムに相当する。

当該ダイオードに蓄積されていた電荷はＭＯＳ電界効果トランジスタＱ２がオンすることによって逆方向に引き抜かれ、いわゆるリカバリー電流が流れる。この際、インバータに入力する直流電圧がそのまま印加されるため、リカバリー電流は大きな電流となって大きな損失を招来する。当該リカバリー電流はＭＯＳ電界効果トランジスタに寄生するダイオードのみならず、他のトランジスタ、例えば絶縁ゲート型バイポーラトランジスタに通常設けられる環流ダイオードにおいても発生する。しかしＭＯＳ電界効果トランジスタに寄生するダイオードはそのリカバリー速度が遅いため、リカバリー電流が大きくなって損失も大きくなる。

このようなリカバリー電流に基づく損失を低減するため、例えば下記特許文献１〜４の技術が提案されてきた。

特開平７−２６４８７６号公報 特開平１０−３２７５８５号公報 特開２００６−１４１１６７号公報 特開２００６−１４１１６８号公報

しかしながら、特許文献１に記載の技術では、ダイオードを追加して、これをレグに対して直列に接続している。よってスイッチング素子たるＭＯＳ電界効果トランジスタがオンして流す電流が当該追加されたダイオードにも流れてしまうため、導通損が発生してしまい、インバータの変換効率が低下する。

また特許文献２〜４では環流ダイオードに対して逆方向の電圧を印加しており、別途に新たな電源回路を必要とするので、部品数の増加、コストの上昇を招いてしまう。当該電源回路としてレグを構成するスイッチング素子溶の電源を併用するとしても、その電力容量が大きくなってしまう。

本願はかかる状況に鑑みてなされたもので、新たな電源を設けることなくリカバリー電流を低減することを目的としている。

この発明にかかるインバータの第１の態様は、第１電位が与えられる第１入力端（＋）と、前記第１電位よりも低い第２電位が与えられる第２入力端（−）と、前記第１入力端と前記第２入力端の間に接続される複数のレグとを備える。前記レグの各々は、出力端（Ｕ；Ｖ；Ｗ）と、前記出力端を介して記第１入力端と前記第２入力端の間で直列に接続される、第１及び第２のスイッチング素子（Ｑ１，Ｑ２；Ｑ３，Ｑ４；Ｑ５，Ｑ６）とを有する。少なくとも一の前記レグにおいて、前記第１のスイッチング素子に並列に接続され、前記第１入力端側にカソードを、前記第２入力端側にアノードを、それぞれ呈するダイオード（Ｄ１〜Ｄ６）が存在し、前記一の前記レグは前記第２のスイッチング素子の一端と他端との間で直列に接続される、抵抗（Ｒ１１〜Ｒ１６）及び側路用スイッチング素子（Ｑ１１〜Ｑ１６）を更に有する。

この発明にかかるインバータの第２の態様は、その第１の態様であって、前記第１のスイッチング素子はＭＯＳ電界効果トランジスタであって、前記ダイオードは前記第１のスイッチング素子において寄生する。

この発明にかかるインバータの第３の態様は、その第１乃至第２の態様のいずれかであって、前記側路用スイッチング素子は前記第２のスイッチング素子よりも電流容量が小さい。

この発明にかかるインバータの第４の態様は、その第１乃至第３の態様のいずれかであって、前記第２のスイッチング素子の開閉を制御する信号（Ｔ２）を、前記側路用スイッチング素子の開閉を制御する信号（Ｔ１２）を遅延させて生成するゲート信号遅延回路（４）を更に備える。

この発明にかかるインバータ制御方法の第１の態様は、下記構成を備えるインバータを制御する方法である。当該インバータは、第１電位が与えられる第１入力端（＋）と、前記第１電位よりも低い第２電位が与えられる第２入力端（−）と、前記第１入力端と前記第２入力端の間に接続される複数のレグとを備える。そして前記レグの各々は、出力端（Ｕ；Ｖ；Ｗ）と、前記出力端を介して記第１入力端と前記第２入力端の間で直列に接続される、第１及び第２のスイッチング素子（Ｑ１，Ｑ２；Ｑ３，Ｑ４；Ｑ５，Ｑ６）とを有する。そして少なくとも一の前記レグにおいて、前記第１のスイッチング素子に並列に接続され、前記第１入力端側にカソードを、前記第２入力端側にアノードを、それぞれ呈するダイオード（Ｄ１〜Ｄ６）が存在する。そして当該制御方法は、前記一の前記レグにおいて、前記第１のスイッチング素子がオフして（ｔ１ｆ）から前記第２のスイッチング素子をオンさせる（ｔ２ｎ）前に前記第２のスイッチング素子の一端と他端との間を抵抗（Ｒ１１〜Ｒ１６）を介して導通する。

この発明にかかるインバータ制御方法の第２の態様は、その第１の態様であって、前記抵抗を介しての前記第２のスイッチング素子の前記一端と前記他端との間の導通は、前記第２のスイッチング素子がオフする時点（ｔ２ｆ）もしくは前記第２のスイッチング素子がオンしている時点（ｔ２ｎ〜ｔ２ｆ；ｔ１２ｆ，ｔ１２ｆ’）に終了する。

この発明にかかるインバータの第１の態様によれば、第１のスイッチング素子がオフしてから第２のスイッチング素子をオンさせる前に側路用スイッチング素子をオンさせてダイオードのリカバリー電流の経路に抵抗を含ませることができるので、リカバリー電流を低減することができる。

この発明にかかるインバータの第２の態様によれば、ダイオードが設けられることなく、ＭＯＳ電界効果トランジスタに寄生するダイオードにおけるリカバリー電流を低減することができる。

この発明にかかるインバータの第３の態様によれば、側路用スイッチング素子に流れる電流はリカバリー電流で足り、第２のスイッチング素子ではより大きな電流を流すことができるので、側路用スイッチングを小型化することができる。

この発明にかかるインバータの第４の態様によれば、第１のスイッチング素子がオフしてから第２のスイッチング素子をオンさせる前に側路用スイッチング素子をオンさせることができる。

この発明にかかるインバータ制御方法の第１の態様によれば、第１のスイッチング素子がオフしてから第２のスイッチング素子をオンさせる前にダイオードのリカバリー電流の経路に抵抗を含ませるので、リカバリー電流を低減することができる。

この発明にかかるインバータ制御方法の第２の態様によれば、抵抗に流れる電流はリカバリー電流で足り、第２のスイッチング素子ではより大きな電流を流すことができるので、抵抗を介しての導通を行うために用いる側路用スイッチングを小型化することができる。

図１はこの発明の一つの実施の形態にかかるインバータの構成を例示する回路図である。符号「＋」が付記された第１入力端には第１電位が与えられ、符号「−」が付記された第２入力端には第２電位が与えられる。第２電位は第１電位よりも低い。以下、第１入力端と第２入力端とを合わせて入力端対と称することもある。

入力端対の間には複数のレグ、ここでは三本のレグが接続される。第１のレグは、出力端Ｕと、出力端Ｕを介して入力端対の間で直列に接続される、スイッチング素子たるＭＯＳ電界効果トランジスタＱ１，Ｑ２を有している。第２のレグは、出力端Ｖと、出力端Ｖを介して入力端対の間で直列に接続される、スイッチング素子たるＭＯＳ電界効果トランジスタＱ３，Ｑ４を有している。第３のレグは、出力端Ｗと、出力端Ｗを介して入力端対の間で直列に接続される、スイッチング素子たるＭＯＳ電界効果トランジスタＱ５，Ｑ６を有している。但し単相電力を出力する場合には、第１乃至第３のレグの内、いずれか二本で足りる。

交流負荷、ここではモータＭが出力端Ｕ，Ｖ，Ｗに接続されており、これらからの交流電圧が引加される。当該交流電圧は、当該インバータにおけるＭＯＳ電界効果トランジスタＱ１〜Ｑ６のスイッチングにより、入力端対の間に印加される直流電圧を変換して生成される。

ＭＯＳ電界効果トランジスタＱ１〜Ｑ６にはそれぞれ寄生ダイオードＤ１〜Ｄ６が並列接続される態様で存在し、いずれもアノードを第２入力端側に、カソードを第１入力端側に呈する。

第１のレグでは、ＭＯＳ電界効果トランジスタＱ２の一端たるドレインと他端たるソースとの間で直列に接続される抵抗Ｒ１２と側路用スイッチング素子Ｑ１２が設けられている。ここでは側路用スイッチング素子Ｑ１２としてＭＯＳ電界効果トランジスタが採用されている。

同様にして、第２のレグでは、ＭＯＳ電界効果トランジスタＱ４のドレインとソースとの間で抵抗Ｒ１４と側路用スイッチング素子たるＭＯＳ電界効果トランジスタＱ１４が設けられている。第３のレグでは、ＭＯＳ電界効果トランジスタＱ６のドレインとソースとの間で抵抗Ｒ１６と側路用スイッチング素子たるＭＯＳ電界効果トランジスタＱ１６が設けられている。

このような構成を備えるインバータにおいては、ＭＯＳ電界効果トランジスタＱ１がオフしてからＭＯＳ電界効果トランジスタＱ２がオンする前に、ＭＯＳ電界効果トランジスタＱ１２をオンさせるスイッチング操作が可能である。このようなスイッチング操作が可能であるので、寄生ダイオードＤ１のリカバリー電流をＭＯＳ電界効果トランジスタＱ２ではなく、ＭＯＳ電界効果トランジスタＱ１２と抵抗Ｒ１２とを有する側路に流すことができる。よってリカバリー電流がＭＯＳ電界効果トランジスタＱ２に流れる場合と比較して、リカバリー電流を低減することができる。

しかも、リカバリー電流が流れた後にＭＯＳ電界効果トランジスタＱ２がオンすれば、抵抗Ｒ１２を有する側路よりもＭＯＳ電界効果トランジスタＱ２が電流経路となるので、抵抗Ｒ１２における導通損は小さくなる。また新たな電源を必要とすることもない。

ＭＯＳ電界効果トランジスタＱ１２と抵抗Ｒ１２との側路が奏する効果はＭＯＳ電界効果トランジスタＱ１に寄生したダイオードＤ１のリカバリー電流を低減するものである。よってＭＯＳ電界効果トランジスタＱ１４及び抵抗Ｒ１４、並びにＭＯＳ電界効果トランジスタＱ１６及び抵抗Ｒ１６は第１のレグに対して奏功するものではない。換言すれば、一のレグに設けられる側路用スイッチング素子と抵抗とは、同一のレグにおけるリカバリー電流の低減に寄与するのであるから、本発明において必ずしも全てのレグに設けなければならないというものではない。

上述の記載では、スイッチング素子としてＭＯＳ電界効果トランジスタを例示し、これに寄生するダイオードに流れるリカバリ電流を低減する場合について説明した。これはダイオードが設けられることなく、ＭＯＳ電界効果トランジスタに寄生するダイオードにおけるリカバリー電流を低減することができる。しかし本発明は、スイッチング素子として特に寄生ダイオードが顕著な場合に限定されない。スイッチング素子とは別途に環流ダイオードを設ける場合にも、その環流ダイオードのリカバリー電流を低減することができることは、上記の説明から当業者にとって明白である。スイッチング素子としてＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を採用してもよいし、通常のバイポーラトランジスタを採用してもよい。

側路用スイッチング素子は、それが並列に接続される対象となるスイッチング素子よりも電流容量が小さくてよい。側路用スイッチング素子に流れる電流はリカバリー電流で足り、それが並列に接続される対象となるスイッチング素子においてより大きな電流を流すことができるからである。よって側路用スイッチングは小型化できる。

また上述の記載では、側路用スイッチング素子としてＭＯＳ電界効果トランジスタを用いたため、これにも寄生ダイオードが存在し得る。しかし当該寄生ダイオードは本発明の奏功の前提でもないし、阻害要因でもない。側路用スイッチング素子としてＩＧＢＴ等、他のトランジスタを採用してもよいし、トランジスタ以外のスイッチング素子を採用してもよい。

但し、側路用スイッチング素子として、他のスイッチング素子と同種のトランジスタを採用することは制御を容易とする観点から望ましい。

図２は第１のレグに着目してＭＯＳ電界効果トランジスタＱ１，Ｑ２，Ｑ１２のスイッチングを制御する構成を例示するブロック図である。ゲート信号生成手段３は、インバータのスイッチングを制御するために、通常、採用されるものであり、ＭＯＳ電界効果トランジスタＱ１，Ｑ１２の開閉をそれぞれ制御するゲート信号Ｔ１，Ｔ１２を生成する。ゲート信号遅延手段はゲート信号Ｔ１２を遅延させてゲート信号Ｔ２を生成する。ゲート信号Ｔ２はＭＯＳ電界効果トランジスタＱ２の開閉を制御する。

図３はＭＯＳ電界効果トランジスタＱ１，Ｑ２，Ｑ１２のスイッチングのタイミングを示すタイミングチャートである。ＭＯＳ電界効果トランジスタＱ１，Ｑ２の導通／非導通が入れ替わる際、ＭＯＳ電界効果トランジスタＱ１，Ｑ２の両方がオフするデッドタイムが設けられる。

具体的には時刻ｔ１ｆにおいて、それまで導通（ｏｎ）していたＭＯＳ電界効果トランジスタＱ１が非導通（ｏｆｆ）する。そして時刻ｔ１ｆよりも後の時刻ｔ２ｎにおいて、それまで非導通であったＭＯＳ電界効果トランジスタＱ２が導通する。その後、時刻ｔ２ｆにおいてＭＯＳ電界効果トランジスタＱ２が非導通し、更にその後の時刻ｔ１ｎにおいてＭＯＳ電界効果トランジスタＱ２が導通する。

ＭＯＳ電界効果トランジスタＱ１２は時刻ｔ１ｆ，ｔ２ｎの間の時刻ｔ１２ｎにおいて導通する。これにより、ダイオードＤ１のリカバリー電流はＭＯＳ電界効果トランジスタＱ２にではなく、ＭＯＳ電界効果トランジスタＱ１２及びこれと直列に接続された抵抗Ｒ１２に流れ、その大きさが低減する。時刻ｔ１２ｎと時刻ｔ２ｎの間の時間はリカバリー電流が十分に低減されるのに必要な時間（以下「リカバリー時間」と称する）を設定することができる。

一旦、ＭＯＳ電界効果トランジスタＱ２が導通すれば、抵抗Ｒ１２が設けられた側路には電流が流れにくくなる。よって時刻ｔ２ｎ，ｔ２ｆの間の時刻ｔ１２ｆでＭＯＳ電界効果トランジスタＱ１２を非導通にする。時刻ｔ１２ｆは時刻ｔ２ｎ，ｔ２ｆの間、あるいは時刻ｔ２ｆと一致してもよい。しかし、時刻ｔ１２ｆが時刻ｔ２ｆよりも遅くなると抵抗Ｒ１２に流れる電流で損失が発生してしまうので望ましくない。更に時刻ｔ１ｎ及びそれ以降となれば、第１レグに貫通電流も流れてしまうのでより望ましくない。

図２に示すようにＭＯＳ電界効果トランジスタＱ１２の開閉を制御するゲート信号Ｔ１２を遅延させて、ゲート信号Ｔ２はＭＯＳ電界効果トランジスタＱ２の開閉を制御するゲート信号Ｔ２を生成した場合、ＭＯＳ電界効果トランジスタＱ１２を非導通にする時刻ｔ１２ｆ’は時刻ｔ２ｎ，ｔ２ｆの間に存在するので、本発明の実施の形態として好適である。当該遅延時間はリカバリー時間以上に設定する。

このようにＭＯＳ電界効果トランジスタＱ１，Ｑ１２のスイッチングを制御するゲート信号Ｔ１，Ｔ１２を生成する技術は、従来生成されていた、ＭＯＳ電界効果トランジスタＱ１，Ｑ２のスイッチングを制御するゲート信号Ｔ１，Ｔ２のデッドタイムの幅を制御するだけで足りるので、ゲート信号生成手段３は容易に実現できる。即ち、ゲート信号Ｔ１２の導通前のデッドタイムは、従来のゲート信号Ｔ２の導通前のデッドタイムよりも、リカバリー電流以上の時間で短くすればよい。ゲート信号Ｔ１２が導通する期間の長さはインバータのスイッチングの態様によって決まるので、時刻ｔ１２ｆ’も決まる。

以上のようにゲート信号生成手段３、ゲート信号遅延手段４を使用することにより、ＭＯＳ電界効果トランジスタＱ１がオフしてからＭＯＳ電界効果トランジスタＱ２をオンさせる前にＭＯＳ電界効果トランジスタＱ１２をオンさせることができる。

上述の記載ではいわゆるローアーム側に側路を設けた構成を例示して説明したが、ハイアーム側に側路を設けてもよい。図４はハイアーム側に側路を設けた場合の構成を例示する回路図である。

図４において、第１のレグではＭＯＳ電界効果トランジスタＱ１のドレインとソースとの間で直列に接続される抵抗Ｒ１１と側路用スイッチング素子Ｑ１１が設けられている。第２のレグでは、ＭＯＳ電界効果トランジスタＱ３のドレインとソースとの間で抵抗Ｒ１３と側路用スイッチング素子たるＭＯＳ電界効果トランジスタＱ１３が設けられている。第３のレグでは、ＭＯＳ電界効果トランジスタＱ５のドレインとソースとの間で抵抗Ｒ１５と側路用スイッチング素子たるＭＯＳ電界効果トランジスタＱ１５が設けられている。

図４に示された構成では、ＭＯＳ電界効果トランジスタＱ２，Ｑ４，Ｑ６にそれぞれ寄生したダイオードＤ２，Ｄ４，Ｄ６のリカバリー電流を低減することができる。例えば第１のレグについて見れば、ＭＯＳ電界効果トランジスタＱ２がオフしてからＭＯＳ電界効果トランジスタＱ１がオンする前に、ＭＯＳ電界効果トランジスタＱ１１をオンさせるスイッチング操作を行う。このようなスイッチング操作により、寄生ダイオードＤ２のリカバリー電流をＭＯＳ電界効果トランジスタＱ１ではなく、ＭＯＳ電界効果トランジスタＱ１１と抵抗Ｒ１１とを有する側路に流すことができる。第２のレグ及び第３のレグについても同様である。

もちろん、側路をハイアーム側とローアーム側の両方に設けてもよい。図５は、図１に示されたＭＯＳ電界効果トランジスタＱ１２，Ｑ１４，Ｑ１６及び抵抗Ｒ１２，Ｒ１４，Ｒ１６、並びに図４に示されたＭＯＳ電界効果トランジスタＱ１１，Ｑ１３，Ｑ１５及び抵抗Ｒ１１，Ｒ１３，Ｒ１５を備えた、即ちハイアーム側及びローアーム側の両方に側路を設けた場合のインバータの構成を例示する回路図である。この場合、ハイアーム側のスイッチング素子とローアーム側のスイッチング素子とについてのデッドタイムが多く必要となる。

この発明の一つの実施の形態にかかるインバータの構成を例示する回路図である。 第１のレグに着目したる構成を例示するブロック図である。 ＭＯＳ電界効果トランジスタのスイッチングのタイミングを示すタイミングチャートである。 ハイアーム側に側路を設けた場合のインバータの構成を例示する回路図である。 ハイアーム側及びローアーム側に側路を設けた場合のインバータの構成を例示する回路図である。 周知のインバータを示す回路図である。 図６のインバータにおいてダイオードに流れる電流を示すグラフである。

符号の説明

Ｄ１〜Ｄ６ ダイオード
Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１６ ＭＯＳ電界効果トランジスタ
Ｒ１１〜Ｒ１６ 抵抗

Claims (6)

1. 第１電位が与えられる第１入力端（＋）と、
   前記第１電位よりも低い第２電位が与えられる第２入力端（−）と、
   前記第１入力端と前記第２入力端の間に接続される複数のレグと
   を備え、
   前記レグの各々は、
   出力端（Ｕ；Ｖ；Ｗ）と、
   前記出力端を介して記第１入力端と前記第２入力端の間で直列に接続される、第１及び第２のスイッチング素子（Ｑ１，Ｑ２；Ｑ３，Ｑ４；Ｑ５，Ｑ６）と
   を有し、
   少なくとも一の前記レグにおいて、前記第１のスイッチング素子に並列に接続され、前記第１入力端側にカソードを、前記第２入力端側にアノードを、それぞれ呈するダイオード（Ｄ１〜Ｄ６）が存在し、
   前記一の前記レグは
   前記第２のスイッチング素子の一端と他端との間で直列に接続される、抵抗（Ｒ１１〜Ｒ１６）及び側路用スイッチング素子（Ｑ１１〜Ｑ１６）
   を更に有するインバータ。
2. 前記第１のスイッチング素子はＭＯＳ電界効果トランジスタであって、前記ダイオードは前記第１のスイッチング素子において寄生する、請求項１記載のインバータ。
3. 前記側路用スイッチング素子は前記第２のスイッチング素子よりも電流容量が小さい、請求項１乃至請求項２のいずれか一つに記載のインバータ。
4. 前記第２のスイッチング素子の開閉を制御する信号（Ｔ２）を、前記側路用スイッチング素子の開閉を制御する信号（Ｔ１２）を遅延させて生成するゲート信号遅延回路（４）
   を更に備える、請求項１乃至３のいずれか一つに記載のインバータ。
5. 第１電位が与えられる第１入力端（＋）と、
   前記第１電位よりも低い第２電位が与えられる第２入力端（−）と、
   前記第１入力端と前記第２入力端の間に接続される複数のレグと
   を備え、
   前記レグの各々は、
   出力端（Ｕ；Ｖ；Ｗ）と、
   前記出力端を介して記第１入力端と前記第２入力端の間で直列に接続される、第１及び第２のスイッチング素子（Ｑ１，Ｑ２；Ｑ３，Ｑ４；Ｑ５，Ｑ６）と
   を有し、
   少なくとも一の前記レグにおいて、前記第１のスイッチング素子に並列に接続され、前記第１入力端側にカソードを、前記第２入力端側にアノードを、それぞれ呈するダイオード（Ｄ１〜Ｄ６）が存在するインバータの動作を制御する方法であって、
   前記一の前記レグにおいて、前記第１のスイッチング素子がオフして（ｔ１ｆ）から前記第２のスイッチング素子をオンさせる（ｔ２ｎ）前に前記第２のスイッチング素子の一端と他端との間を抵抗（Ｒ１１〜Ｒ１６）を介して導通する、インバータ制御方法。
6. 前記抵抗を介しての前記第２のスイッチング素子の前記一端と前記他端との間の導通は、前記第２のスイッチング素子がオフする時点（ｔ２ｆ）もしくは前記第２のスイッチング素子がオンしている時点（ｔ２ｎ〜ｔ２ｆ；ｔ１２ｆ，ｔ１２ｆ’）に終了する、請求項５記載のインバータ制御方法。

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