JP2008147922A

JP2008147922A - Ａ／ｄ変換装置

Info

Publication number: JP2008147922A
Application number: JP2006331848A
Authority: JP
Inventors: Tadaaki Fuse; 匡章布施; Hitoshi Sekiya; 仁志関谷
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2006-12-08
Filing date: 2006-12-08
Publication date: 2008-06-26

Abstract

【課題】低コストで大型化することなく高速なサンプリングが行えるインタリーブ式のＡ／Ｄ変換装置を提供する。
【解決手段】遅延分配部２１は、入力するアナログ信号ｘ（ｔ）に対して所定時間ΔＴずつ異なる遅延時間が与えられた信号ｘ１、ｘ２、…、ｘＮをそれぞれＡ／Ｄ変換器２５に入力する。各Ａ／Ｄ変換器２５には、クロック生成部２６によって生成された所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックが同相で与えられ、アナログ信号ｘ（ｔ）に対して等価的に周期Ｔｓ／Ｎのサンプリングが行なわれる。
【選択図】図１

Description

本発明は、インタリーブ方式のＡ／Ｄ変換装置において、低速なクロックで高速なサンプリングを実現するための技術に関する。

アナログ信号をサンプリングしてデジタル値に変換するためにＡ／Ｄ変換器が用いられているが、そのＡ／Ｄ変換器の動作周波数の上限を大きく上回る周波数成分をもつアナログ信号をデジタル値に変換する技術としてインタリーブ方式がある。

図５は、インタリーブ方式の従来のＡ／Ｄ変換装置１０の構成を示している。
図５において、アナログ信号ｘ（ｔ）は、信号分岐部１１により複数Ｎの信号経路に分岐され、それぞれＡ／Ｄ変換器１２（１）〜１２（Ｎ）に入力される。

一方、クロック生成部１３では、それぞれ周期Ｔｓを有し、Ｔｓ／Ｎずつ位相がシフトしたＮ相のサンプリングクロックＣ１〜ＣＮを例えばその番号順に生成し、これを各Ａ／Ｄ変換器１２（１）〜１２（Ｎ）に入力しており、これにより、アナログ信号ｘ（ｔ）に対して等価的にＴｓ／Ｎの周期のサンプリングを行うことができる。

なお、このようなインタリーブ方式のＡ／Ｄ変換装置は、例えば、次の特許文献１に開示されている。

特許第３７５２２３７号公報

上記したインタリーブ方式のＡ／Ｄ変換装置では、原理的に、Ａ／Ｄ変換器の数を増すことで等価的なサンプリング時間をいくらでも短くすることができる。

しかし、サンプリングクロックを生成するクロック生成部１３は、一般的に、周波数ＦｓのＮ相のサンプリングクロックを生成するために、等価的なサンプリング周期に対応した周波数Ｎ・Ｆｓ（あるいはそれより高い周波数）のクロック信号でゲート回路やフリップフロップ回路を動作させており、Ａ／Ｄ変換器の数を増して等価的なサンプリング周期を短くしようとしても、これらの回路の動作速度による制限が生じ、現状では、数１０ＧＨｚ以上の信号のサンプリングが困難になっている。

また、このクロック生成部１３に用いる回路素子として極めて高速な素子を用いることも可能であるが、このような素子は、高価で消費電力が大きいため、装置がコスト高となり大型化するという問題があった。

本発明は、この問題を解決して、低コストで大型化することなく高速なサンプリングが行えるインタリーブ式のＡ／Ｄ変換装置を提供することを目的としている。

前記目的を達成するために、本発明のＡ／Ｄ変換装置は、
入力するアナログ信号（ｘ（ｔ））を複数Ｎの経路に分岐して出力するとともに、該各経路に出力される複数Ｎの信号のそれぞれに所定時間ΔＴずつ異なる遅延時間を与える遅延分配部（２１）と、
前記遅延分配部によって前記所定時間ΔＴずつ異なる遅延時間が与えられた複数Ｎの信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２５（１）〜２５（Ｎ））と、
前記所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックを生成し、該サンプリングクロックを前記複数ＮのＡ／Ｄ変換器に同相で与えるクロック生成部（２６）とを有し、
前記アナログ信号に対して等価的に周期Ｔｓ／Ｎのサンプリングを行うことを特徴としている。

また、本発明の請求項２のＡ／Ｄ変換装置は、請求項１記載のＡ／Ｄ変換装置において、
前記遅延分配部は、前記複数Ｎの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器（２３）が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のＡ／Ｄ変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段（３３）と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段（３４）とを備えていることを特徴としている。

このように、本発明のＡ／Ｄ変換装置では、入力するアナログ信号に対して所定時間ΔＴずつ異なる遅延時間が与えられた信号をそれぞれＡ／Ｄ変換器に入力し、各Ａ／Ｄ変換器には、所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックを同相で与えることにより、前記アナログ信号に対して等価的に周期Ｔｓ／Ｎのサンプリングを行うようにしている。

したがって、クロック生成部を特に高速化する必要なく、Ａ／Ｄ変換器および異なる遅延時間の信号経路の数を増やすだけで、等価的なサンプリング周期が短い高速サンプリングが行える。

また、前記したように、数１０ＧＨｚ以上の高周波のアナログ信号の遅延は、短いケーブルや基板上にパターン形成した線路で小型に且つ精度よく実現できるので、低コスト化できる。

また、信号経路に形成した遅延器の遅延時間を可変できるようにし、基準信号を入力したときの複数のＡ／Ｄ変換器の出力値に対するスペクトラム解析を行い、その解析結果に基づいて複数の遅延器の遅延時間の微調整を行うようにしたものでは、各遅延器の経時的な特性変化による遅延時間の変動を防止することができ、高精度なサンプリングを維持できる。

以下、図面に基づいて本発明の実施の形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態のＡ／Ｄ変換装置２０の構成を示している。

このＡ／Ｄ変換装置２０は、入力するアナログ信号ｘ（ｔ）に対して所定時間ΔＴずつ異なる遅延時間を与えて複数Ｎの経路に出力する遅延分配部２１を有している。

この遅延分配部２１の構成は任意であるが、この実施形態では、アナログ信号ｘ（ｔ）を同相分岐する信号分岐回路２２と、その信号分岐回路２２から出力される分岐信号ｘ（ｔ）′をそれぞれ受けて、所定時間ΔＴずつ異なる遅延時間を与える複数Ｎの遅延器２３（１）〜２３（Ｎ）により構成されている。

ここで、例えば、図２の（ａ）に示す入力信号ｘ（ｔ）に対して、遅延器２３（１）は図２の（ｂ１）のように基準時間Ｔｒ＋ΔＴ分遅延した信号ｘ１を出力し、遅延器２３（２）は図２の（ｂ２）のように基準時間Ｔｒ＋２ΔＴ分遅延した信号ｘ２を出力する。なお、基準時間ＴｒおよびＮは任意であるが、図２では理解し易いように、基準時間Ｔｒを０または後述する周期Ｔｓの整数倍とし、Ｎ＝８の例を示している。

以下同様に、各遅延器２３（ｉ）は、図２の（ｂ３）〜（ｂ８）に示しているように、基準時間Ｔｒ＋ｉ・ΔＴ分遅延した信号ｘｉを出力する。

このようにしてΔＴずつ異なる遅延時間が与えられた信号ｘ１〜ｘＮは、複数ＮのＡ／Ｄ変換器２５（１）〜２５（Ｎ）にそれぞれ入力されるが、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）には、図２の（ｃ）に示すように、クロック生成部２６によって生成された周期ＴｓのサンプリングクロックＣが同相で入力されている。ここで、サンプリングクロックＣの周期Ｔｓは、各Ａ／Ｄ変換器が安定に動作する範囲内で、前記所定時間ΔＴのＮ倍に等しく設定されている。

ここで、例えば図２に示しているように、時刻ｔ＝８ΔＴのときにサンプリングクロックＣが立ち上がったとき、入力信号ｘ（ｔ）に対してΔＴ分遅れている信号ｘ１の値は、信号ｘ（ｔ）の時刻ｔ＝７ΔＴの値ｘ（７ΔＴ）になっている。

同様に、時刻ｔ＝８ΔＴのときの各信号ｘ２〜ｘ８の値は、それぞれｘ（６ΔＴ）〜ｘ（０）になっており、これらの各値が同時にサンプリングされて、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）からは、図２の（ｄ１）〜ｄ（８）のように、アナログ信号ｘ（ｔ）のΔＴずつ異なる時間における振幅値が同時に得られ、並列に出力される。

このようにして等価的なサンプリング周期ΔＴで得られたデジタル信号は、単一のサンプリングクロックＣでサンプリングされているので、従来のように異なる信号経路で入力されるＮ相のサンプリングクロックでサンプリングした結果に比べてバラツキが少なく、等価サンプリング周期が短いわりに高精度なサンプリングが行える。

なお、これらＡ／Ｄ変換器２５（１）〜２５（Ｎ）の出力信号に対する後続回路による処理は任意であるが、前記した特許文献１で開示されているように、信号経路を含む複数のＡ／Ｄ変換器の周波数特性を基準の特性に合わせるためのフィルタの係数を予め求めておき、この係数のフィルタで各Ａ／Ｄ変換器の出力を補正処理して、より高精度化することも可能である。

（第２の実施形態）
図３は、本発明の第２の実施形態のＡ／Ｄ変換装置の遅延分配部を表している。
前記第１の実施形態の遅延分岐部２１は、アナログ信号ｘ（ｔ）を信号分岐回路２２でＮ経路に同相分岐して、それぞれ遅延器２３（１）〜２３（Ｎ）に入力していたが、これは本発明を限定するものではなく、図３に示しているように、同一の遅延時間ΔＴを与えるＮ個（またはＮ−１個）の遅延器２３を直列接続し、その接続点の信号を各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）に与える構成であってもよい。

（第３の実施形態）
図４は、本発明の第３の実施形態のＡ／Ｄ変換装置の構成を表している。
また、上記第１および第２の実施形態では、各遅延器２３（１）〜２３（Ｎ）の遅延時間が一定であるものとして説明したが、環境の大きな変動により遅延時間が変動する場合が考えられる。

そのような場合には、各遅延器２３（１）〜２３（Ｎ）の遅延時間を可変できるように構成して、必要な時に手動で微調整したり、あるいは自動調整型にしてもよい。

図４は、この遅延時間の微調整を自動的に行うＡ／Ｄ変換装置２０′の構成を示している。このＡ／Ｄ変換装置２０′では、基準信号発生器３１から出力される所定周波数で既知波形の基準信号Ｒをスイッチ３２を介して遅延分配部２１に入力するか、あるいは図示しない外部装置で生成された基準信号Ｒを遅延分配部２１に入力した状態で、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）から出力される信号に対してスペクトラム解析手段３３によるスペクトラム解析を行う。

スペクトラム解析手段３３は、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）から並列出力されたデータを時系列に取り込んで高速フーリエ変換処理を行うことで、スペクトラム特性を求め、そのスペクトラム特性を制御手段３４に出力する。

制御手段３４は、基準信号Ｒの周波数および波形に対応した基準スペクトラムの情報を記憶しており、スペクトラム解析手段３３で得られたスペクトラム特性と基準スペクトラムとの差の成分、即ちスプリアス成分が小さくなるように、複数の遅延器２３（１）〜２３（Ｎ）の遅延時間の微調整を行う。

厳密に言えば、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）の応答速度の僅かな差やサンプリングクロックＣが入力される信号経路の配線長の僅かな違いにより、各Ａ／Ｄ変換器のサンプリングタイミングにも僅かな差が生じるが、上記した遅延器２３に対する遅延時間の調整によりこの僅かなサンプリングタイミングのずれによる誤差分も修正されることになる。

このフィードバック処理により、各遅延器２３（１）〜２３（Ｎ）の遅延時間の変動が防止され、基準信号Ｒに代わって入力される信号ｘ（ｔ）に対するサンプリングを高精度に維持できる。

なお、上記例のように装置内部に基準信号発生器３１を有している場合には、遅延時間の調整を指示する信号を受けた制御手段３４が、基準信号Ｒの出力指示と、スイッチ３２の切替処理を行い、上記した遅延時間の調整処理終了後に、基準信号Ｒの出力停止指示と、スイッチ３２を戻すための切替処理を行う。

本発明の第１の実施形態の構成を示す図実施形態の要部の信号図本発明の第２の実施形態の要部を示す図本発明の第３の実施形態の構成を示す図従来装置の構成図

符号の説明

２０、２０′……Ａ／Ｄ変換装置、２１……遅延分配部、２２……信号分岐回路、２３……遅延器、２５……Ａ／Ｄ変換器、２６……クロック生成部、３１……基準信号発生器、３２……スイッチ、３３……スペクトラム解析手段、３４……制御手段

Claims

入力するアナログ信号（ｘ（ｔ））を複数Ｎの経路に分岐して出力するとともに、該各経路に出力される複数Ｎの信号のそれぞれに所定時間ΔＴずつ異なる遅延時間を与える遅延分配部（２１）と、
前記遅延分配部によって前記所定時間ΔＴずつ異なる遅延時間が与えられた複数Ｎの信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２５（１）〜２５（Ｎ））と、
前記所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックを生成し、該サンプリングクロックを前記複数ＮのＡ／Ｄ変換器に同相で与えるクロック生成部（２６）とを有し、
前記アナログ信号に対して等価的に周期Ｔｓ／Ｎのサンプリングを行うことを特徴とするＡ／Ｄ変換装置。
前記遅延分配部は、前記複数Ｎの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器（２３）が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のＡ／Ｄ変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段（３３）と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段（３４）とを備えていることを特徴とする請求項１記載のＡ／Ｄ変換装置。