JP2008147922A - A/d変換装置 - Google Patents
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Abstract
【課題】低コストで大型化することなく高速なサンプリングが行えるインタリーブ式のA/D変換装置を提供する。
【解決手段】遅延分配部21は、入力するアナログ信号x(t)に対して所定時間ΔTずつ異なる遅延時間が与えられた信号x1、x2、…、xNをそれぞれA/D変換器25に入力する。各A/D変換器25には、クロック生成部26によって生成された所定時間ΔTのN倍の周期Tsのサンプリングクロックが同相で与えられ、アナログ信号x(t)に対して等価的に周期Ts/Nのサンプリングが行なわれる。
【選択図】図1
【解決手段】遅延分配部21は、入力するアナログ信号x(t)に対して所定時間ΔTずつ異なる遅延時間が与えられた信号x1、x2、…、xNをそれぞれA/D変換器25に入力する。各A/D変換器25には、クロック生成部26によって生成された所定時間ΔTのN倍の周期Tsのサンプリングクロックが同相で与えられ、アナログ信号x(t)に対して等価的に周期Ts/Nのサンプリングが行なわれる。
【選択図】図1
Description
本発明は、インタリーブ方式のA/D変換装置において、低速なクロックで高速なサンプリングを実現するための技術に関する。
アナログ信号をサンプリングしてデジタル値に変換するためにA/D変換器が用いられているが、そのA/D変換器の動作周波数の上限を大きく上回る周波数成分をもつアナログ信号をデジタル値に変換する技術としてインタリーブ方式がある。
図5は、インタリーブ方式の従来のA/D変換装置10の構成を示している。
図5において、アナログ信号x(t)は、信号分岐部11により複数Nの信号経路に分岐され、それぞれA/D変換器12(1)〜12(N)に入力される。
図5において、アナログ信号x(t)は、信号分岐部11により複数Nの信号経路に分岐され、それぞれA/D変換器12(1)〜12(N)に入力される。
一方、クロック生成部13では、それぞれ周期Tsを有し、Ts/Nずつ位相がシフトしたN相のサンプリングクロックC1〜CNを例えばその番号順に生成し、これを各A/D変換器12(1)〜12(N)に入力しており、これにより、アナログ信号x(t)に対して等価的にTs/Nの周期のサンプリングを行うことができる。
なお、このようなインタリーブ方式のA/D変換装置は、例えば、次の特許文献1に開示されている。
上記したインタリーブ方式のA/D変換装置では、原理的に、A/D変換器の数を増すことで等価的なサンプリング時間をいくらでも短くすることができる。
しかし、サンプリングクロックを生成するクロック生成部13は、一般的に、周波数FsのN相のサンプリングクロックを生成するために、等価的なサンプリング周期に対応した周波数N・Fs(あるいはそれより高い周波数)のクロック信号でゲート回路やフリップフロップ回路を動作させており、A/D変換器の数を増して等価的なサンプリング周期を短くしようとしても、これらの回路の動作速度による制限が生じ、現状では、数10GHz以上の信号のサンプリングが困難になっている。
また、このクロック生成部13に用いる回路素子として極めて高速な素子を用いることも可能であるが、このような素子は、高価で消費電力が大きいため、装置がコスト高となり大型化するという問題があった。
本発明は、この問題を解決して、低コストで大型化することなく高速なサンプリングが行えるインタリーブ式のA/D変換装置を提供することを目的としている。
前記目的を達成するために、本発明のA/D変換装置は、
入力するアナログ信号(x(t))を複数Nの経路に分岐して出力するとともに、該各経路に出力される複数Nの信号のそれぞれに所定時間ΔTずつ異なる遅延時間を与える遅延分配部(21)と、
前記遅延分配部によって前記所定時間ΔTずつ異なる遅延時間が与えられた複数Nの信号をそれぞれ受ける複数NのA/D変換器(25(1)〜25(N))と、
前記所定時間ΔTのN倍の周期Tsのサンプリングクロックを生成し、該サンプリングクロックを前記複数NのA/D変換器に同相で与えるクロック生成部(26)とを有し、
前記アナログ信号に対して等価的に周期Ts/Nのサンプリングを行うことを特徴としている。
入力するアナログ信号(x(t))を複数Nの経路に分岐して出力するとともに、該各経路に出力される複数Nの信号のそれぞれに所定時間ΔTずつ異なる遅延時間を与える遅延分配部(21)と、
前記遅延分配部によって前記所定時間ΔTずつ異なる遅延時間が与えられた複数Nの信号をそれぞれ受ける複数NのA/D変換器(25(1)〜25(N))と、
前記所定時間ΔTのN倍の周期Tsのサンプリングクロックを生成し、該サンプリングクロックを前記複数NのA/D変換器に同相で与えるクロック生成部(26)とを有し、
前記アナログ信号に対して等価的に周期Ts/Nのサンプリングを行うことを特徴としている。
また、本発明の請求項2のA/D変換装置は、請求項1記載のA/D変換装置において、
前記遅延分配部は、前記複数Nの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器(23)が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のA/D変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段(33)と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段(34)とを備えていることを特徴としている。
前記遅延分配部は、前記複数Nの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器(23)が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のA/D変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段(33)と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段(34)とを備えていることを特徴としている。
このように、本発明のA/D変換装置では、入力するアナログ信号に対して所定時間ΔTずつ異なる遅延時間が与えられた信号をそれぞれA/D変換器に入力し、各A/D変換器には、所定時間ΔTのN倍の周期Tsのサンプリングクロックを同相で与えることにより、前記アナログ信号に対して等価的に周期Ts/Nのサンプリングを行うようにしている。
したがって、クロック生成部を特に高速化する必要なく、A/D変換器および異なる遅延時間の信号経路の数を増やすだけで、等価的なサンプリング周期が短い高速サンプリングが行える。
また、前記したように、数10GHz以上の高周波のアナログ信号の遅延は、短いケーブルや基板上にパターン形成した線路で小型に且つ精度よく実現できるので、低コスト化できる。
また、信号経路に形成した遅延器の遅延時間を可変できるようにし、基準信号を入力したときの複数のA/D変換器の出力値に対するスペクトラム解析を行い、その解析結果に基づいて複数の遅延器の遅延時間の微調整を行うようにしたものでは、各遅延器の経時的な特性変化による遅延時間の変動を防止することができ、高精度なサンプリングを維持できる。
以下、図面に基づいて本発明の実施の形態を説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態のA/D変換装置20の構成を示している。
図1は、本発明の第1の実施形態のA/D変換装置20の構成を示している。
このA/D変換装置20は、入力するアナログ信号x(t)に対して所定時間ΔTずつ異なる遅延時間を与えて複数Nの経路に出力する遅延分配部21を有している。
この遅延分配部21の構成は任意であるが、この実施形態では、アナログ信号x(t)を同相分岐する信号分岐回路22と、その信号分岐回路22から出力される分岐信号x(t)′をそれぞれ受けて、所定時間ΔTずつ異なる遅延時間を与える複数Nの遅延器23(1)〜23(N)により構成されている。
ここで、例えば、図2の(a)に示す入力信号x(t)に対して、遅延器23(1)は図2の(b1)のように基準時間Tr+ΔT分遅延した信号x1を出力し、遅延器23(2)は図2の(b2)のように基準時間Tr+2ΔT分遅延した信号x2を出力する。なお、基準時間TrおよびNは任意であるが、図2では理解し易いように、基準時間Trを0または後述する周期Tsの整数倍とし、N=8の例を示している。
以下同様に、各遅延器23(i)は、図2の(b3)〜(b8)に示しているように、基準時間Tr+i・ΔT分遅延した信号xiを出力する。
このようにしてΔTずつ異なる遅延時間が与えられた信号x1〜xNは、複数NのA/D変換器25(1)〜25(N)にそれぞれ入力されるが、各A/D変換器25(1)〜25(N)には、図2の(c)に示すように、クロック生成部26によって生成された周期TsのサンプリングクロックCが同相で入力されている。ここで、サンプリングクロックCの周期Tsは、各A/D変換器が安定に動作する範囲内で、前記所定時間ΔTのN倍に等しく設定されている。
ここで、例えば図2に示しているように、時刻t=8ΔTのときにサンプリングクロックCが立ち上がったとき、入力信号x(t)に対してΔT分遅れている信号x1の値は、信号x(t)の時刻t=7ΔTの値x(7ΔT)になっている。
同様に、時刻t=8ΔTのときの各信号x2〜x8の値は、それぞれx(6ΔT)〜x(0)になっており、これらの各値が同時にサンプリングされて、各A/D変換器25(1)〜25(N)からは、図2の(d1)〜d(8)のように、アナログ信号x(t)のΔTずつ異なる時間における振幅値が同時に得られ、並列に出力される。
このようにして等価的なサンプリング周期ΔTで得られたデジタル信号は、単一のサンプリングクロックCでサンプリングされているので、従来のように異なる信号経路で入力されるN相のサンプリングクロックでサンプリングした結果に比べてバラツキが少なく、等価サンプリング周期が短いわりに高精度なサンプリングが行える。
なお、これらA/D変換器25(1)〜25(N)の出力信号に対する後続回路による処理は任意であるが、前記した特許文献1で開示されているように、信号経路を含む複数のA/D変換器の周波数特性を基準の特性に合わせるためのフィルタの係数を予め求めておき、この係数のフィルタで各A/D変換器の出力を補正処理して、より高精度化することも可能である。
(第2の実施形態)
図3は、本発明の第2の実施形態のA/D変換装置の遅延分配部を表している。
前記第1の実施形態の遅延分岐部21は、アナログ信号x(t)を信号分岐回路22でN経路に同相分岐して、それぞれ遅延器23(1)〜23(N)に入力していたが、これは本発明を限定するものではなく、図3に示しているように、同一の遅延時間ΔTを与えるN個(またはN−1個)の遅延器23を直列接続し、その接続点の信号を各A/D変換器25(1)〜25(N)に与える構成であってもよい。
図3は、本発明の第2の実施形態のA/D変換装置の遅延分配部を表している。
前記第1の実施形態の遅延分岐部21は、アナログ信号x(t)を信号分岐回路22でN経路に同相分岐して、それぞれ遅延器23(1)〜23(N)に入力していたが、これは本発明を限定するものではなく、図3に示しているように、同一の遅延時間ΔTを与えるN個(またはN−1個)の遅延器23を直列接続し、その接続点の信号を各A/D変換器25(1)〜25(N)に与える構成であってもよい。
(第3の実施形態)
図4は、本発明の第3の実施形態のA/D変換装置の構成を表している。
また、上記第1および第2の実施形態では、各遅延器23(1)〜23(N)の遅延時間が一定であるものとして説明したが、環境の大きな変動により遅延時間が変動する場合が考えられる。
図4は、本発明の第3の実施形態のA/D変換装置の構成を表している。
また、上記第1および第2の実施形態では、各遅延器23(1)〜23(N)の遅延時間が一定であるものとして説明したが、環境の大きな変動により遅延時間が変動する場合が考えられる。
そのような場合には、各遅延器23(1)〜23(N)の遅延時間を可変できるように構成して、必要な時に手動で微調整したり、あるいは自動調整型にしてもよい。
図4は、この遅延時間の微調整を自動的に行うA/D変換装置20′の構成を示している。このA/D変換装置20′では、基準信号発生器31から出力される所定周波数で既知波形の基準信号Rをスイッチ32を介して遅延分配部21に入力するか、あるいは図示しない外部装置で生成された基準信号Rを遅延分配部21に入力した状態で、各A/D変換器25(1)〜25(N)から出力される信号に対してスペクトラム解析手段33によるスペクトラム解析を行う。
スペクトラム解析手段33は、各A/D変換器25(1)〜25(N)から並列出力されたデータを時系列に取り込んで高速フーリエ変換処理を行うことで、スペクトラム特性を求め、そのスペクトラム特性を制御手段34に出力する。
制御手段34は、基準信号Rの周波数および波形に対応した基準スペクトラムの情報を記憶しており、スペクトラム解析手段33で得られたスペクトラム特性と基準スペクトラムとの差の成分、即ちスプリアス成分が小さくなるように、複数の遅延器23(1)〜23(N)の遅延時間の微調整を行う。
厳密に言えば、各A/D変換器25(1)〜25(N)の応答速度の僅かな差やサンプリングクロックCが入力される信号経路の配線長の僅かな違いにより、各A/D変換器のサンプリングタイミングにも僅かな差が生じるが、上記した遅延器23に対する遅延時間の調整によりこの僅かなサンプリングタイミングのずれによる誤差分も修正されることになる。
このフィードバック処理により、各遅延器23(1)〜23(N)の遅延時間の変動が防止され、基準信号Rに代わって入力される信号x(t)に対するサンプリングを高精度に維持できる。
なお、上記例のように装置内部に基準信号発生器31を有している場合には、遅延時間の調整を指示する信号を受けた制御手段34が、基準信号Rの出力指示と、スイッチ32の切替処理を行い、上記した遅延時間の調整処理終了後に、基準信号Rの出力停止指示と、スイッチ32を戻すための切替処理を行う。
20、20′……A/D変換装置、21……遅延分配部、22……信号分岐回路、23……遅延器、25……A/D変換器、26……クロック生成部、31……基準信号発生器、32……スイッチ、33……スペクトラム解析手段、34……制御手段
Claims (2)
- 入力するアナログ信号(x(t))を複数Nの経路に分岐して出力するとともに、該各経路に出力される複数Nの信号のそれぞれに所定時間ΔTずつ異なる遅延時間を与える遅延分配部(21)と、
前記遅延分配部によって前記所定時間ΔTずつ異なる遅延時間が与えられた複数Nの信号をそれぞれ受ける複数NのA/D変換器(25(1)〜25(N))と、
前記所定時間ΔTのN倍の周期Tsのサンプリングクロックを生成し、該サンプリングクロックを前記複数NのA/D変換器に同相で与えるクロック生成部(26)とを有し、
前記アナログ信号に対して等価的に周期Ts/Nのサンプリングを行うことを特徴とするA/D変換装置。 - 前記遅延分配部は、前記複数Nの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器(23)が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のA/D変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段(33)と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段(34)とを備えていることを特徴とする請求項1記載のA/D変換装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010283684A (ja) * | 2009-06-05 | 2010-12-16 | Advantest Corp | アナログ信号処理装置、方法、プログラム、記録媒体 |
JP2014135604A (ja) * | 2013-01-09 | 2014-07-24 | Fujitsu Ltd | 信号処理回路 |
WO2021024343A1 (ja) * | 2019-08-05 | 2021-02-11 | 日本電信電話株式会社 | サンプリング回路 |
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2006
- 2006-12-08 JP JP2006331848A patent/JP2008147922A/ja active Pending
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