JP2008147922A

JP2008147922A - A/d converting device

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Publication number: JP2008147922A
Application number: JP2006331848A
Authority: JP
Inventors: Tadaaki Fuse; 匡章布施; Hitoshi Sekiya; 仁志関谷
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2006-12-08
Filing date: 2006-12-08
Publication date: 2008-06-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide an interleave type A/D converting device capable of performing fast sampling inexpensively without being upsized. <P>SOLUTION: A delay distributing unit 21 inputs to A/D converters 25 signals x1, x2, ..., xN generated by adding delay times which are each a predetermined time ΔT different to an input analog signal x(t). Each A/D converter 25 is supplied with a sampling clock which is generated by a clock generator 26 and has a period Ts as an N multiple of the predetermined time ΔT in an in-phase state and samples the input signal x(t) equivalently at a period Ts/N. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、インタリーブ方式のＡ／Ｄ変換装置において、低速なクロックで高速なサンプリングを実現するための技術に関する。 The present invention relates to a technique for realizing high-speed sampling with a low-speed clock in an interleaved A / D converter.

アナログ信号をサンプリングしてデジタル値に変換するためにＡ／Ｄ変換器が用いられているが、そのＡ／Ｄ変換器の動作周波数の上限を大きく上回る周波数成分をもつアナログ信号をデジタル値に変換する技術としてインタリーブ方式がある。 An A / D converter is used to sample an analog signal and convert it to a digital value. An analog signal having a frequency component that greatly exceeds the upper limit of the operating frequency of the A / D converter is converted to a digital value. There is an interleaving method as a technique to do this.

図５は、インタリーブ方式の従来のＡ／Ｄ変換装置１０の構成を示している。
図５において、アナログ信号ｘ（ｔ）は、信号分岐部１１により複数Ｎの信号経路に分岐され、それぞれＡ／Ｄ変換器１２（１）〜１２（Ｎ）に入力される。 FIG. 5 shows a configuration of a conventional A / D converter 10 of an interleave method.
In FIG. 5, an analog signal x (t) is branched into a plurality of N signal paths by the signal branching unit 11 and input to A / D converters 12 (1) to 12 (N), respectively.

一方、クロック生成部１３では、それぞれ周期Ｔｓを有し、Ｔｓ／Ｎずつ位相がシフトしたＮ相のサンプリングクロックＣ１〜ＣＮを例えばその番号順に生成し、これを各Ａ／Ｄ変換器１２（１）〜１２（Ｎ）に入力しており、これにより、アナログ信号ｘ（ｔ）に対して等価的にＴｓ／Ｎの周期のサンプリングを行うことができる。 On the other hand, the clock generation unit 13 generates N-phase sampling clocks C1 to CN each having a cycle Ts and shifted in phase by Ts / N, for example, in the order of the numbers, and generates them in each A / D converter 12 (1 ) To 12 (N), thereby enabling sampling with a period of Ts / N equivalently to the analog signal x (t).

なお、このようなインタリーブ方式のＡ／Ｄ変換装置は、例えば、次の特許文献１に開示されている。 Such an interleaved A / D conversion device is disclosed in, for example, the following Patent Document 1.

特許第３７５２２３７号公報Japanese Patent No. 3756237

上記したインタリーブ方式のＡ／Ｄ変換装置では、原理的に、Ａ／Ｄ変換器の数を増すことで等価的なサンプリング時間をいくらでも短くすることができる。 In the above-described interleaved A / D converter, in principle, the equivalent sampling time can be shortened as much as possible by increasing the number of A / D converters.

しかし、サンプリングクロックを生成するクロック生成部１３は、一般的に、周波数ＦｓのＮ相のサンプリングクロックを生成するために、等価的なサンプリング周期に対応した周波数Ｎ・Ｆｓ（あるいはそれより高い周波数）のクロック信号でゲート回路やフリップフロップ回路を動作させており、Ａ／Ｄ変換器の数を増して等価的なサンプリング周期を短くしようとしても、これらの回路の動作速度による制限が生じ、現状では、数１０ＧＨｚ以上の信号のサンプリングが困難になっている。 However, the clock generator 13 that generates the sampling clock generally generates a frequency N · Fs (or higher frequency) corresponding to an equivalent sampling period in order to generate an N-phase sampling clock having the frequency Fs. The gate circuit or flip-flop circuit is operated with the clock signal of, and even if an attempt is made to shorten the equivalent sampling period by increasing the number of A / D converters, there is a limitation due to the operation speed of these circuits. Sampling of signals of several tens of GHz or more is difficult.

また、このクロック生成部１３に用いる回路素子として極めて高速な素子を用いることも可能であるが、このような素子は、高価で消費電力が大きいため、装置がコスト高となり大型化するという問題があった。 In addition, an extremely high-speed element can be used as the circuit element used for the clock generation unit 13, but such an element is expensive and consumes a large amount of power. there were.

本発明は、この問題を解決して、低コストで大型化することなく高速なサンプリングが行えるインタリーブ式のＡ／Ｄ変換装置を提供することを目的としている。 An object of the present invention is to solve this problem and to provide an interleaved A / D converter that can perform high-speed sampling without increasing the size at a low cost.

前記目的を達成するために、本発明のＡ／Ｄ変換装置は、
入力するアナログ信号（ｘ（ｔ））を複数Ｎの経路に分岐して出力するとともに、該各経路に出力される複数Ｎの信号のそれぞれに所定時間ΔＴずつ異なる遅延時間を与える遅延分配部（２１）と、
前記遅延分配部によって前記所定時間ΔＴずつ異なる遅延時間が与えられた複数Ｎの信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２５（１）〜２５（Ｎ））と、
前記所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックを生成し、該サンプリングクロックを前記複数ＮのＡ／Ｄ変換器に同相で与えるクロック生成部（２６）とを有し、
前記アナログ信号に対して等価的に周期Ｔｓ／Ｎのサンプリングを行うことを特徴としている。 In order to achieve the above object, the A / D conversion device of the present invention includes:
A delay distribution unit (B) which branches an analog signal (x (t)) to be input to a plurality of N paths and outputs a delay time different by a predetermined time ΔT to each of the plurality of N signals output to each path. 21) and
A plurality of N A / D converters (25 (1) to 25 (N)) that respectively receive a plurality of N signals given different delay times by the predetermined time ΔT by the delay distributor;
A clock generation unit (26) that generates a sampling clock having a cycle Ts N times the predetermined time ΔT, and supplies the sampling clock to the plurality of N A / D converters in the same phase;
The analog signal is equivalently sampled with a period Ts / N.

また、本発明の請求項２のＡ／Ｄ変換装置は、請求項１記載のＡ／Ｄ変換装置において、
前記遅延分配部は、前記複数Ｎの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器（２３）が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のＡ／Ｄ変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段（３３）と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段（３４）とを備えていることを特徴としている。 The A / D converter according to claim 2 of the present invention is the A / D converter according to claim 1,
In the delay distribution unit, a delay device (23) is formed in each of the paths so that the delay time of the plurality of N signals can be varied.
Spectrum analysis means (33) for performing spectrum analysis on output values of the plurality of A / D converters when a reference signal having a predetermined frequency is input to the delay distribution unit;
Control means (34) for finely adjusting the delay time of the delay devices formed in the respective paths based on the analysis result of the spectrum analysis means is provided.

このように、本発明のＡ／Ｄ変換装置では、入力するアナログ信号に対して所定時間ΔＴずつ異なる遅延時間が与えられた信号をそれぞれＡ／Ｄ変換器に入力し、各Ａ／Ｄ変換器には、所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックを同相で与えることにより、前記アナログ信号に対して等価的に周期Ｔｓ／Ｎのサンプリングを行うようにしている。 As described above, in the A / D converter according to the present invention, each of the A / D converters is input to the A / D converter with a signal having a different delay time by the predetermined time ΔT with respect to the input analog signal. In this case, a sampling clock having a period Ts that is N times the predetermined time ΔT is given in phase, so that the analog signal is equivalently sampled with a period Ts / N.

したがって、クロック生成部を特に高速化する必要なく、Ａ／Ｄ変換器および異なる遅延時間の信号経路の数を増やすだけで、等価的なサンプリング周期が短い高速サンプリングが行える。 Therefore, high-speed sampling with a short equivalent sampling period can be performed only by increasing the number of A / D converters and signal paths having different delay times without the necessity of speeding up the clock generation unit.

また、前記したように、数１０ＧＨｚ以上の高周波のアナログ信号の遅延は、短いケーブルや基板上にパターン形成した線路で小型に且つ精度よく実現できるので、低コスト化できる。 Further, as described above, the delay of a high-frequency analog signal of several tens of GHz or more can be realized in a small size and with high accuracy using a short cable or a line formed by patterning on a substrate, so that the cost can be reduced.

また、信号経路に形成した遅延器の遅延時間を可変できるようにし、基準信号を入力したときの複数のＡ／Ｄ変換器の出力値に対するスペクトラム解析を行い、その解析結果に基づいて複数の遅延器の遅延時間の微調整を行うようにしたものでは、各遅延器の経時的な特性変化による遅延時間の変動を防止することができ、高精度なサンプリングを維持できる。 In addition, the delay time of the delay unit formed in the signal path can be varied, spectrum analysis is performed on the output values of the plurality of A / D converters when the reference signal is input, and a plurality of delays are performed based on the analysis result. If the delay time of each device is finely adjusted, fluctuations in the delay time due to changes in the characteristics of each delay device over time can be prevented, and highly accurate sampling can be maintained.

以下、図面に基づいて本発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態のＡ／Ｄ変換装置２０の構成を示している。 (First embodiment)
FIG. 1 shows a configuration of an A / D conversion device 20 according to the first embodiment of the present invention.

このＡ／Ｄ変換装置２０は、入力するアナログ信号ｘ（ｔ）に対して所定時間ΔＴずつ異なる遅延時間を与えて複数Ｎの経路に出力する遅延分配部２１を有している。 The A / D conversion device 20 includes a delay distribution unit 21 that gives different delay times to the input analog signal x (t) by a predetermined time ΔT and outputs them to a plurality of N paths.

この遅延分配部２１の構成は任意であるが、この実施形態では、アナログ信号ｘ（ｔ）を同相分岐する信号分岐回路２２と、その信号分岐回路２２から出力される分岐信号ｘ（ｔ）′をそれぞれ受けて、所定時間ΔＴずつ異なる遅延時間を与える複数Ｎの遅延器２３（１）〜２３（Ｎ）により構成されている。 The configuration of the delay distribution unit 21 is arbitrary, but in this embodiment, the signal branch circuit 22 that branches the analog signal x (t) in-phase and the branch signal x (t) ′ output from the signal branch circuit 22. And a plurality of N delay units 23 (1) to 23 (N) that give different delay times by a predetermined time ΔT.

ここで、例えば、図２の（ａ）に示す入力信号ｘ（ｔ）に対して、遅延器２３（１）は図２の（ｂ１）のように基準時間Ｔｒ＋ΔＴ分遅延した信号ｘ１を出力し、遅延器２３（２）は図２の（ｂ２）のように基準時間Ｔｒ＋２ΔＴ分遅延した信号ｘ２を出力する。なお、基準時間ＴｒおよびＮは任意であるが、図２では理解し易いように、基準時間Ｔｒを０または後述する周期Ｔｓの整数倍とし、Ｎ＝８の例を示している。 Here, for example, with respect to the input signal x (t) shown in FIG. 2A, the delay device 23 (1) outputs a signal x1 delayed by the reference time Tr + ΔT as shown in FIG. 2B1. The delay unit 23 (2) outputs a signal x2 delayed by the reference time Tr + 2ΔT as shown in FIG. 2 (b2). Although the reference times Tr and N are arbitrary, for the sake of easy understanding, FIG. 2 shows an example in which the reference time Tr is 0 or an integer multiple of a cycle Ts described later, and N = 8.

以下同様に、各遅延器２３（ｉ）は、図２の（ｂ３）〜（ｂ８）に示しているように、基準時間Ｔｒ＋ｉ・ΔＴ分遅延した信号ｘｉを出力する。 Similarly, each delay unit 23 (i) outputs a signal xi delayed by a reference time Tr + i · ΔT as shown in (b3) to (b8) of FIG.

このようにしてΔＴずつ異なる遅延時間が与えられた信号ｘ１〜ｘＮは、複数ＮのＡ／Ｄ変換器２５（１）〜２５（Ｎ）にそれぞれ入力されるが、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）には、図２の（ｃ）に示すように、クロック生成部２６によって生成された周期ＴｓのサンプリングクロックＣが同相で入力されている。ここで、サンプリングクロックＣの周期Ｔｓは、各Ａ／Ｄ変換器が安定に動作する範囲内で、前記所定時間ΔＴのＮ倍に等しく設定されている。 Thus, the signals x1 to xN to which the delay times different by ΔT are given are respectively input to the plurality of N A / D converters 25 (1) to 25 (N). In (1) to 25 (N), as shown in FIG. 2C, the sampling clock C having the cycle Ts generated by the clock generation unit 26 is input in phase. Here, the period Ts of the sampling clock C is set equal to N times the predetermined time ΔT within a range in which each A / D converter operates stably.

ここで、例えば図２に示しているように、時刻ｔ＝８ΔＴのときにサンプリングクロックＣが立ち上がったとき、入力信号ｘ（ｔ）に対してΔＴ分遅れている信号ｘ１の値は、信号ｘ（ｔ）の時刻ｔ＝７ΔＴの値ｘ（７ΔＴ）になっている。 Here, for example, as shown in FIG. 2, when the sampling clock C rises at time t = 8ΔT, the value of the signal x1 delayed by ΔT from the input signal x (t) is At time t of (t), the value x (7ΔT) at 7ΔT is obtained.

同様に、時刻ｔ＝８ΔＴのときの各信号ｘ２〜ｘ８の値は、それぞれｘ（６ΔＴ）〜ｘ（０）になっており、これらの各値が同時にサンプリングされて、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）からは、図２の（ｄ１）〜ｄ（８）のように、アナログ信号ｘ（ｔ）のΔＴずつ異なる時間における振幅値が同時に得られ、並列に出力される。 Similarly, the values of the signals x2 to x8 at time t = 8ΔT are x (6ΔT) to x (0), respectively, and these values are sampled at the same time, and each A / D converter is sampled. 25 (1) to 25 (N), amplitude values at different times of ΔT of the analog signal x (t) are obtained simultaneously and output in parallel as shown in (d1) to d (8) of FIG. The

このようにして等価的なサンプリング周期ΔＴで得られたデジタル信号は、単一のサンプリングクロックＣでサンプリングされているので、従来のように異なる信号経路で入力されるＮ相のサンプリングクロックでサンプリングした結果に比べてバラツキが少なく、等価サンプリング周期が短いわりに高精度なサンプリングが行える。 Since the digital signal obtained in this way with an equivalent sampling period ΔT is sampled with a single sampling clock C, it is sampled with an N-phase sampling clock input through a different signal path as in the prior art. There is less variation than the result, and high-accuracy sampling can be performed although the equivalent sampling period is short.

なお、これらＡ／Ｄ変換器２５（１）〜２５（Ｎ）の出力信号に対する後続回路による処理は任意であるが、前記した特許文献１で開示されているように、信号経路を含む複数のＡ／Ｄ変換器の周波数特性を基準の特性に合わせるためのフィルタの係数を予め求めておき、この係数のフィルタで各Ａ／Ｄ変換器の出力を補正処理して、より高精度化することも可能である。 Although processing by the subsequent circuit for the output signals of these A / D converters 25 (1) to 25 (N) is arbitrary, as disclosed in Patent Document 1 described above, a plurality of signals including signal paths are included. A filter coefficient for adjusting the frequency characteristic of the A / D converter to the reference characteristic is obtained in advance, and the output of each A / D converter is corrected with the filter of this coefficient to achieve higher accuracy. Is also possible.

（第２の実施形態）
図３は、本発明の第２の実施形態のＡ／Ｄ変換装置の遅延分配部を表している。
前記第１の実施形態の遅延分岐部２１は、アナログ信号ｘ（ｔ）を信号分岐回路２２でＮ経路に同相分岐して、それぞれ遅延器２３（１）〜２３（Ｎ）に入力していたが、これは本発明を限定するものではなく、図３に示しているように、同一の遅延時間ΔＴを与えるＮ個（またはＮ−１個）の遅延器２３を直列接続し、その接続点の信号を各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）に与える構成であってもよい。 (Second Embodiment)
FIG. 3 shows a delay distribution unit of the A / D conversion device according to the second embodiment of the present invention.
The delay branching unit 21 of the first embodiment branches the analog signal x (t) in-phase in the N path by the signal branch circuit 22 and inputs it to the delay units 23 (1) to 23 (N), respectively. However, this does not limit the present invention, and as shown in FIG. 3, N (or N-1) delay devices 23 giving the same delay time ΔT are connected in series, and the connection point The signal may be provided to the A / D converters 25 (1) to 25 (N).

（第３の実施形態）
図４は、本発明の第３の実施形態のＡ／Ｄ変換装置の構成を表している。
また、上記第１および第２の実施形態では、各遅延器２３（１）〜２３（Ｎ）の遅延時間が一定であるものとして説明したが、環境の大きな変動により遅延時間が変動する場合が考えられる。 (Third embodiment)
FIG. 4 shows the configuration of the A / D converter according to the third embodiment of the present invention.
In the first and second embodiments, the delay times of the delay units 23 (1) to 23 (N) have been described as being constant. However, the delay time may vary due to large environmental fluctuations. Conceivable.

そのような場合には、各遅延器２３（１）〜２３（Ｎ）の遅延時間を可変できるように構成して、必要な時に手動で微調整したり、あるいは自動調整型にしてもよい。 In such a case, the delay time of each of the delay devices 23 (1) to 23 (N) may be variable, and may be finely adjusted manually when necessary, or may be an automatic adjustment type.

図４は、この遅延時間の微調整を自動的に行うＡ／Ｄ変換装置２０′の構成を示している。このＡ／Ｄ変換装置２０′では、基準信号発生器３１から出力される所定周波数で既知波形の基準信号Ｒをスイッチ３２を介して遅延分配部２１に入力するか、あるいは図示しない外部装置で生成された基準信号Ｒを遅延分配部２１に入力した状態で、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）から出力される信号に対してスペクトラム解析手段３３によるスペクトラム解析を行う。 FIG. 4 shows a configuration of an A / D converter 20 'that automatically performs fine adjustment of the delay time. In this A / D converter 20 ', a reference signal R having a known waveform at a predetermined frequency output from the reference signal generator 31 is input to the delay distributor 21 via the switch 32, or generated by an external device (not shown). In a state in which the reference signal R is input to the delay distribution unit 21, the spectrum analysis unit 33 performs spectrum analysis on the signals output from the A / D converters 25 (1) to 25 (N).

スペクトラム解析手段３３は、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）から並列出力されたデータを時系列に取り込んで高速フーリエ変換処理を行うことで、スペクトラム特性を求め、そのスペクトラム特性を制御手段３４に出力する。 The spectrum analysis means 33 obtains the spectrum characteristics by taking the data output in parallel from the A / D converters 25 (1) to 25 (N) in time series and performing the fast Fourier transform process, and obtains the spectrum characteristics. Is output to the control means 34.

制御手段３４は、基準信号Ｒの周波数および波形に対応した基準スペクトラムの情報を記憶しており、スペクトラム解析手段３３で得られたスペクトラム特性と基準スペクトラムとの差の成分、即ちスプリアス成分が小さくなるように、複数の遅延器２３（１）〜２３（Ｎ）の遅延時間の微調整を行う。 The control means 34 stores reference spectrum information corresponding to the frequency and waveform of the reference signal R, and the component of the difference between the spectrum characteristic obtained by the spectrum analysis means 33 and the reference spectrum, that is, the spurious component is reduced. As described above, the delay time of the plurality of delay devices 23 (1) to 23 (N) is finely adjusted.

厳密に言えば、各Ａ／Ｄ変換器２５（１）〜２５（Ｎ）の応答速度の僅かな差やサンプリングクロックＣが入力される信号経路の配線長の僅かな違いにより、各Ａ／Ｄ変換器のサンプリングタイミングにも僅かな差が生じるが、上記した遅延器２３に対する遅延時間の調整によりこの僅かなサンプリングタイミングのずれによる誤差分も修正されることになる。 Strictly speaking, each A / D converter 25 (1) to 25 (N) has a slight difference in response speed and a slight difference in wiring length of a signal path to which the sampling clock C is input. A slight difference also occurs in the sampling timing of the converter, but the error due to the slight difference in sampling timing is also corrected by adjusting the delay time with respect to the delay unit 23 described above.

このフィードバック処理により、各遅延器２３（１）〜２３（Ｎ）の遅延時間の変動が防止され、基準信号Ｒに代わって入力される信号ｘ（ｔ）に対するサンプリングを高精度に維持できる。 By this feedback processing, fluctuations in the delay time of each of the delay devices 23 (1) to 23 (N) are prevented, and sampling for the signal x (t) input in place of the reference signal R can be maintained with high accuracy.

なお、上記例のように装置内部に基準信号発生器３１を有している場合には、遅延時間の調整を指示する信号を受けた制御手段３４が、基準信号Ｒの出力指示と、スイッチ３２の切替処理を行い、上記した遅延時間の調整処理終了後に、基準信号Ｒの出力停止指示と、スイッチ３２を戻すための切替処理を行う。 In the case where the reference signal generator 31 is provided inside the apparatus as in the above example, the control means 34 that has received a signal for instructing the adjustment of the delay time receives the output instruction for the reference signal R and the switch 32. After the delay time adjustment process is completed, an instruction to stop outputting the reference signal R and a switching process for returning the switch 32 are performed.

本発明の第１の実施形態の構成を示す図The figure which shows the structure of the 1st Embodiment of this invention. 実施形態の要部の信号図Signal diagram of the main part of the embodiment 本発明の第２の実施形態の要部を示す図The figure which shows the principal part of the 2nd Embodiment of this invention. 本発明の第３の実施形態の構成を示す図The figure which shows the structure of the 3rd Embodiment of this invention. 従来装置の構成図Configuration diagram of conventional equipment

符号の説明Explanation of symbols

２０、２０′……Ａ／Ｄ変換装置、２１……遅延分配部、２２……信号分岐回路、２３……遅延器、２５……Ａ／Ｄ変換器、２６……クロック生成部、３１……基準信号発生器、３２……スイッチ、３３……スペクトラム解析手段、３４……制御手段 20, 20 '... A / D converter, 21 ... delay distributor, 22 ... signal branching circuit, 23 ... delay unit, 25 ... A / D converter, 26 ... clock generator, 31 ... ... reference signal generator, 32 ... switch, 33 ... spectrum analysis means, 34 ... control means

Claims

入力するアナログ信号（ｘ（ｔ））を複数Ｎの経路に分岐して出力するとともに、該各経路に出力される複数Ｎの信号のそれぞれに所定時間ΔＴずつ異なる遅延時間を与える遅延分配部（２１）と、
前記遅延分配部によって前記所定時間ΔＴずつ異なる遅延時間が与えられた複数Ｎの信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２５（１）〜２５（Ｎ））と、
前記所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックを生成し、該サンプリングクロックを前記複数ＮのＡ／Ｄ変換器に同相で与えるクロック生成部（２６）とを有し、
前記アナログ信号に対して等価的に周期Ｔｓ／Ｎのサンプリングを行うことを特徴とするＡ／Ｄ変換装置。 A delay distribution unit (B) which branches an analog signal (x (t)) to be input to a plurality of N paths and outputs a delay time different by a predetermined time ΔT to each of the plurality of N signals output to each path. 21) and
A plurality of N A / D converters (25 (1) to 25 (N)) that respectively receive a plurality of N signals given different delay times by the predetermined time ΔT by the delay distributor;
A clock generation unit (26) that generates a sampling clock having a cycle Ts N times the predetermined time ΔT, and supplies the sampling clock to the plurality of N A / D converters in the same phase;
An A / D converter characterized by sampling the analog signal equivalently with a period of Ts / N.

前記遅延分配部は、前記複数Ｎの信号の遅延時間を可変できるように、それぞれの前記経路に遅延器（２３）が形成されており、
前記遅延分配部に所定周波数の基準信号が入力されているときに、前記複数のＡ／Ｄ変換器の出力値に対するスペクトラム解析を行うスペクトラム解析手段（３３）と、
前記スペクトラム解析手段の解析結果に基づいてそれぞれの前記経路に形成された遅延器の遅延時間の微調整を行う制御手段（３４）とを備えていることを特徴とする請求項１記載のＡ／Ｄ変換装置。 In the delay distribution unit, a delay device (23) is formed in each of the paths so that the delay time of the plurality of N signals can be varied.
Spectrum analysis means (33) for performing spectrum analysis on output values of the plurality of A / D converters when a reference signal having a predetermined frequency is input to the delay distribution unit;
2. The control unit according to claim 1, further comprising a control unit configured to finely adjust a delay time of a delay unit formed in each of the paths based on an analysis result of the spectrum analysis unit. D converter.