JPS6043922A - Analog-digital converter - Google Patents

Abstract

PURPOSE:To attain high-speed conversion by using the combination of plural sets of monolithic IC type A/D converters having a limit to the converting speed. CONSTITUTION:An analog signal inputted from a terminal 1 is applied to the 1st sample-and-hold circuit 21, is subjected to a prescribed delay time Td sequentially by three coaxial type delay lines 11, 12 and 13 and given to the 2nd, 3rd and 4th sample-and-hold circuits 22, 23 and 24. The time Td delayed by the delay lines 11, 12 and 13 is set to T/N, where N is the number of the A/D converters. That is, the circuits 21, 22, 23 and 24 sample and hold simultaneously values A, B, C and D by using a sampling command pulse applied in the period T from a terminal 3. Further, the A/D converters 31, 32, 33 and 34 perform A/D conversion simultaneously by a pulse from a terminal 4 and a digital signal is inputted to a parallel/serial converting circuit 40.

Description

【発明の詳細な説明】 本発明は、ディレィライン等の遅延素子によって一定の
間隔ずつ時間をずらした同一アナログ信吋人力を、それ
ぞれ異なるアナログディジタル変４Ｋ　器に同時に人力
し、各々のアナログディジタル変換器で一斉にディジタ
ル信号に変換することにより高速度に変換を行なえるよ
うにしたアナログディジタル変換装置に関するものであ
る。[Detailed Description of the Invention] The present invention utilizes the same analog signal, which is time-shifted by a fixed interval using a delay element such as a delay line, to be transmitted simultaneously to different analog-to-digital converters, and each analog-to-digital converter is The present invention relates to an analog-to-digital converter that can perform high-speed conversion by converting the signals into digital signals all at once.

近時、モノリシックＩＣ化したアナログディジタル変換
器が安価に製造されるようになってきたが、その変換時
間は５　Ｑ　ｎｓ程度が限界となっており、高速度なも
のが得にくいという問題があった。本発明はこのように
変換速度に限界のあるモノリシツクエＣ型アナログディ
ジタル変ｐ６Ｂを複数個組み合せて用い、より高速な変
換を行なえるようにしたアナログディジタル変換装鮫を
提供することを目的とする。すなわち、本発明において
は、Ｎ個（Ｎは２以上の整数）のモノリシックＩＣ型ア
ナログディジタル変換器を用い、Ｎ−１個の遅延素子に
よつ−Ｃ同一アナログ人力伯信号時間差をもたせてＮ個
の端子にそれぞれ取シ出し、各々の端子に接続したＮ個
のアナログディジタル変換器によって一斉にディジタル
値に変換することによシ、等測的にＴ／Ｎ（Ｔはモノリ
シックＩＣ型アナログディジタル変換器単体の変換時間
）の変換時間を得るようにした構成を特徴とするもので
ある。Recently, monolithic IC analog-to-digital converters have been manufactured at low cost, but the conversion time is limited to about 5 Q ns, making it difficult to obtain high-speed converters. Ta. It is an object of the present invention to provide an analog-to-digital conversion device that uses a combination of a plurality of monolithic C-type analog-to-digital converters p6B, which have limited conversion speeds, to perform higher-speed conversion. That is, in the present invention, N monolithic IC type analog-to-digital converters (N is an integer of 2 or more) are used, and N-1 delay elements are used to convert the same analog signal to a digital signal with a time difference of -C. By extracting the data from each terminal and converting it into a digital value all at once using N analog-to-digital converters connected to each terminal, it is possible to calculate isometrically T/N (T is a monolithic IC type analog-to-digital converter). It is characterized by a configuration in which the conversion time (conversion time of a single converter) is obtained.

以下、本発明の一実施例について図面と共に説明する。An embodiment of the present invention will be described below with reference to the drawings.

第１図は本発明によるアナログディジタル像（グ１装置
Ｃ″＋１の構成を示すブロック図で、４組のアナログデ
ィジタル変換器を使用した場合を列示するものである。FIG. 1 is a block diagram showing the configuration of an analog-to-digital image processing apparatus C''+1 according to the present invention, and shows a case in which four sets of analog-to-digital converters are used.

端子１から入力されたアナログ信；ｊ、　ｋｉ　、　第
１のサンプルホールド回路２１に印加されるとともに、
直列接続され終端が抵抗２を介して層地された三つの同
軸型ディレィライン１１・１２・１３によって１１次一
定の遅延時間Ｔｄが与えられて第２、第５、第４のサン
プルホールド回１’ｉ；　２２・２３・２４にそれぞれ
加えられる。各ディレィライン１１・１２・１６によっ
て遅延される時間Ｔｄは、それぞれのアナログディジタ
ル変換器６１・３２・３３・６４の変換時間をＴ１組み
合わされるアナログディジタル変換器の数をＮとしだと
き、Ｔ／Ｎにｈ′之定される。従って、この実／＋ｉＩ
ｉ　ｌ＆ｌＩにおいてはＴ（１−Ｔ／４になされること
になる。Analog signals input from terminal 1; j, ki are applied to the first sample and hold circuit 21, and
An 11th-order constant delay time Td is provided by three coaxial delay lines 11, 12, and 13, which are connected in series and whose terminal ends are layered through a resistor 2, and the second, fifth, and fourth sample-and-hold circuits 1 'i; added to 22, 23, and 24 respectively. The time Td delayed by each delay line 11, 12, 16 is the conversion time of each analog-to-digital converter 61, 32, 33, 64, T1, and the number of combined analog-to-digital converters is T/ h' is determined by N. Therefore, this fruit/+iI
In i l&lI, T(1-T/4) is applied.

すなわち、第２図のようなアナログ信号が端子１から入
力された場合を考えると、各サンプルホールド回路２１
・２２・２３・２４　ｒｊｌ、端子６から周期Ｔで加え
られるサンプリング指令パルスにより、ぞれぞれＡ−Ｅ
−Ｃ−Ｄの値を同時にサンプリングしてホールドした状
態となる。この後、それぞれのサンプルホールド回１’
ｉ’ｉ２１・２２・２６・２４に接続された四つのアナ
ログディジタル変換器３１・３２・６６・３４が、端子
４から周期Ｔで加えられるアナログディジタル変１９・
指令パルスによって一斉にアナログディジタル変換して
並直列変換回路４０にディジタル１ｉ’ｊ月を入力する
。That is, considering the case where an analog signal as shown in FIG. 2 is input from terminal 1, each sample hold circuit 21
・22, 23, 24 rjl, A-E, respectively, by sampling command pulses applied from terminal 6 at period T
-C-D values are simultaneously sampled and held. After this, each sample hold time 1'
The four analog-to-digital converters 31, 32, 66, and 34 connected to i'i21, 22, 26, and 24 convert the analog-to-digital converters 19 and 19 that are applied from the terminal 4 at a period T.
Analog-to-digital conversion is performed all at once in response to command pulses, and digital 1i'j months are input to the parallel-to-serial conversion circuit 40.

各アナログディジタル変換器乙１・ろ２・３３・３４か
ら周１０１　Ｔで入力されたこれらのディジタル信号は
、並直列変換回路４０によって一系統のディジタル信号
に合成され、Ｔ／ＮすｌわちＴ　／　４の周期のディジ
タル信号となって端子５から出力されることになる。These digital signals input at 101 T from each analog-to-digital converter Otsu 1, Otsu 2, 33, and 34 are combined into one digital signal by the parallel-to-serial conversion circuit 40, and the T/N, that is, It becomes a digital signal with a period of T/4 and is output from the terminal 5.

以上説明したように、本発明によるアナログディジタル
変換装面は、Ｎ個のアナログディジタル変換器と、それ
ぞれ勢しい遅延時間を有するＮ−１個の時間遅延要素を
備え、時間遅延要素をアナログ人力佃−弓にえ工して直
列に接続することによシ、ｆナログ人力１ぎ号を一定の
間隔ずつ時間をすらしｌｃ　Ｎ個のアナログ信号に分割
するとともに、Ｎ個に分割したこれらのアナログ信号を
それぞれＮ個のアナログディジタル変換器に供給し、同
一の時、５．ｌｌ　１．Ｊ号によって回路にアナログデ
ィジタル変換をイ丁ηうように＋ｆ’ｌ成したものであ
る。As explained above, the analog-to-digital converter according to the present invention includes N analog-to-digital converters and N-1 time delay elements each having a large delay time, and converts the time delay elements into analog-to-digital converters. - By making a bow and connecting it in series, the f analog signal is divided into N analog signals at regular intervals, and these analog signals divided into N 5. When the signals are supplied to N analog-to-digital converters and are the same,5. ll 1. The analog/digital conversion is done in the circuit by +f'l by No. J.

庫冗明によれば、遅延時間を容易に精度よく膜用できる
とともに、高速啓のアナログディンタル変換装置１；１
を安価に得られる効果を奏する。According to Kyoaki, the analog-to-digital conversion device 1;
It has the effect of being able to obtain it at a low cost.

４　図０１１の面単なＩ況明 第１図は本発明によるアナログディジタル変換装Ｍ　Ｏ
，）　）１ｒｔ成し１ｊを／」りすブロック図、第２図
はアナログ１日−弓入力の波形図である。4 The simple I situation in FIG. 11 shows the analog-to-digital converter M O
,) )1rt made 1j/'ris block diagram, FIG. 2 is a waveform diagram of the analog 1st-bow input.

１・・・・・・入力端子、５・・・・・・出力端子。1...Input terminal, 5...Output terminal.

１１〜１６・・・・・ティレイジイン。11-16...Tillage in.

２１〜２４・・・・・・サンプルホールド回向マ１３１
〜３４・・・・・・アナログディジタル変換器。21-24...Sample hold turning ma 131
~34...Analog-digital converter.

４０・・・・・並直列変換回路 第　１　図 第２図40...Parallel-serial conversion circuit Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] １４個のアナログディジタル変換器と（Ｎ−２゜６．４
・・・・・・）、それぞれ等しい遅延時間を有するＮ−
１個の時間遅延要素を備え、該時間遅延要素をアナログ
人力信号に対して直列に接続することにより、アナログ
入力信号を一定の間隔ずつ時間をずらしたＮ個のアナロ
グ信号に分割するととも刻伯号によって同時にアナログ
ディジタル変換を竹なうことを特命とするアナログディ
ジタル変換装」１３゜14 analog-to-digital converters and (N-2゜6.4
), N− with equal delay time, respectively
By providing one time delay element and connecting the time delay element in series with the analog human input signal, the analog input signal can be divided into N analog signals whose time is shifted by a fixed interval. An analog-to-digital converter whose special mission is to simultaneously perform analog-to-digital conversion at the same time.''13゜