JP2008147467A

JP2008147467A - Semiconductor device and its manufacturing method

Info

Publication number: JP2008147467A
Application number: JP2006333911A
Authority: JP
Inventors: Toru Hinomura; 徹樋野村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-06-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with highly reliable copper wiring by improving electromigration resistance of the copper wiring without increasing leakage between wires and lowering product yielding, and its manufacturing method. <P>SOLUTION: A metal oxide film layer 14 is formed entirely on a copper layer wiring layer, whereby the metal oxide film layer 14 inhibiting diffusion of copper atoms can be uniformly formed only on the surface of the wiring layer without raising wiring resistance, increasing the leakage between the wires and lowering the product yield. The copper wiring with high electromigration resistance can thus be obtained. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、デュアルダマシン法により形成した銅配線を備える半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device including a copper wiring formed by a dual damascene method and a method for manufacturing the same.

半導体基板上もしくは下部配線層上に堆積された絶縁膜中に形成された接続孔および配線溝に対して、バリア層、銅からなるシード層を堆積し、その後に電解めっき法により接続孔および配線溝を銅層で埋め込む。その後、熱処理により銅層の結晶成長を行った後に、化学的機械研磨法により絶縁膜表面の不要なバリア層、シード層、銅層を除去することで配線層を形成し、続いて絶縁膜表面および配線層表面にライナー膜を形成し、さらに第二の絶縁膜上に第三の絶縁膜を形成することで配線が形成される。このような従来技術においては、配線層を形成する銅層と第二の絶縁膜の界面が生じることになるが、銅層と第二の絶縁膜との間の密着性が低いことから、配線層への電流印加時にこの界面での銅原子の拡散が生じ、エレクトロマイグレーションが生じることとなる。 A barrier layer and a seed layer made of copper are deposited on the connection holes and wiring grooves formed in the insulating film deposited on the semiconductor substrate or the lower wiring layer, and then the connection holes and wiring are formed by electrolytic plating. The trench is filled with a copper layer. Then, after crystal growth of the copper layer by heat treatment, an unnecessary barrier layer, seed layer, and copper layer on the surface of the insulating film are removed by chemical mechanical polishing to form a wiring layer, and then the surface of the insulating film Further, a liner film is formed on the surface of the wiring layer, and a third insulating film is further formed on the second insulating film, thereby forming a wiring. In such a conventional technique, an interface between the copper layer forming the wiring layer and the second insulating film is generated, but since the adhesion between the copper layer and the second insulating film is low, the wiring When current is applied to the layer, copper atoms diffuse at this interface, and electromigration occurs.

図７から図１１を参照しながら、半導体装置およびその製造方法の従来技術を説明する。
図７は従来の半導体装置の製造方法における配線溝形成工程を示す工程断面図、図８は従来の半導体装置の製造方法における銅層埋め込み工程を示す工程断面図、図９は従来の半導体装置の製造方法における上部配線層形成工程を示す工程断面図、図１０は従来の半導体装置の製造方法における上部配線層上絶縁膜形成工程を示す工程断面図、図１１は従来のキャップ膜を備える半導体装置の構成を示す断面図である。 With reference to FIG. 7 to FIG. 11, the prior art of the semiconductor device and the manufacturing method thereof will be described.
FIG. 7 is a process cross-sectional view showing a wiring trench forming process in the conventional semiconductor device manufacturing method, FIG. 8 is a process cross-sectional view showing a copper layer embedding process in the conventional semiconductor device manufacturing method, and FIG. FIG. 10 is a process sectional view showing an upper wiring layer insulating film forming process in a conventional semiconductor device manufacturing method, and FIG. 11 is a semiconductor device having a conventional cap film. It is sectional drawing which shows this structure.

まず、図７に示すように適宜素子分離、注入、金属間化合物形成を行った半導体基板（図示せず）上あるいは半導体基板上に形成された下部配線層１上にライナー膜２および絶縁膜３を堆積し、リソグラフィー法、ドライエッチング法、ウエットエッチング法を用いてライナー膜２および絶縁膜３中に、下部配線層１に接続する接続孔４および上部配線溝５を形成する。 First, as shown in FIG. 7, a liner film 2 and an insulating film 3 are formed on a semiconductor substrate (not shown) where element isolation, implantation, and intermetallic compound formation are performed as appropriate, or on a lower wiring layer 1 formed on the semiconductor substrate. Then, the connection hole 4 and the upper wiring groove 5 connected to the lower wiring layer 1 are formed in the liner film 2 and the insulating film 3 by using a lithography method, a dry etching method, and a wet etching method.

次に、図８に示すように、アルゴンスパッタ法もしくは水素アニール法により、接続孔４の底に露出している下部配線層１表面の清浄化を行い、その後に物理的気相成長法あるいは化学的気相成長法によりバリア層６を、物理的気相成長法により銅からなるシード層７を接続孔４底部および側壁部、上部配線溝５底部および側壁部、絶縁膜３表面上に形成し、続いて電解めっき法を用いて銅層８により接続孔４および上部配線溝５を埋め込む。 Next, as shown in FIG. 8, the surface of the lower wiring layer 1 exposed at the bottom of the connection hole 4 is cleaned by argon sputtering or hydrogen annealing, and then physical vapor deposition or chemical treatment is performed. A barrier layer 6 is formed by a chemical vapor deposition method, and a seed layer 7 made of copper is formed by a physical vapor deposition method on the bottom and side walls of the connection hole 4, the bottom and side walls of the upper wiring groove 5, and the surface of the insulating film 3. Subsequently, the connection hole 4 and the upper wiring groove 5 are filled with the copper layer 8 using an electrolytic plating method.

次に、半導体基板を所望の温度にて熱処理を行った後、図９に示すように化学的機械研磨法により絶縁膜３表面のバリア層６、シード層７、銅層８を除去することで上部配線層９を形成し、その後、図１０に示すように絶縁膜３表面および上部配線層９表面に、ライナー膜１０、絶縁膜１１を形成し、その後、さらに上部の配線層が順次形成される（図示せず）。
特表２００３−５０５５８２号公報 Next, after heat-treating the semiconductor substrate at a desired temperature, the barrier layer 6, the seed layer 7 and the copper layer 8 on the surface of the insulating film 3 are removed by a chemical mechanical polishing method as shown in FIG. The upper wiring layer 9 is formed, and then the liner film 10 and the insulating film 11 are formed on the surface of the insulating film 3 and the surface of the upper wiring layer 9 as shown in FIG. 10, and then the upper wiring layer is sequentially formed. (Not shown).
Special table 2003-505582

以上のような従来の半導体装置および半導体装置の製造方法では、以下のような課題が発生する。
上部配線層９上にライナー膜１０を堆積する場合、上部配線層９はその表面に銅と絶縁膜であるライナー膜１０との界面を有することとなる。銅と絶縁膜の密着性は非常に悪いため、上部配線層９に電流を印加した場合には、上部配線層９とライナー膜１０との界面で上部配線層９を形成する銅原子が拡散することでエレクトロマイグレーションが発生し、配線不良に至ることとなる。 In the conventional semiconductor device and the method for manufacturing the semiconductor device as described above, the following problems occur.
When the liner film 10 is deposited on the upper wiring layer 9, the upper wiring layer 9 has an interface between copper and the liner film 10 as an insulating film on the surface thereof. Since the adhesion between copper and the insulating film is very poor, when a current is applied to the upper wiring layer 9, the copper atoms forming the upper wiring layer 9 diffuse at the interface between the upper wiring layer 9 and the liner film 10. As a result, electromigration occurs, leading to poor wiring.

そのため、上記のような銅配線のエレクトロマイグレーション課題に対する対策の例として、例えば、図１１に示す特許文献１のように、化学的機械研磨により形成した上層配線９上に、無電解めっき法により選択的にキャップ膜１２を堆積し、その後に上層のライナー膜１０、絶縁膜１１を順次形成する技術が報告されている。同技術におけるキャップ膜１２は主としてコバルト合金からなる。この技術を用いれば、上層配線層９とライナー膜１０との間にキャップ膜１２を挿入することにより、上層配線層９を形成する銅層８とライナー膜１０との界面をなくすことが可能であり、上層配線層９のエレクトロマイグレーション耐性を向上させることが可能である。 Therefore, as an example of countermeasures against the electromigration problem of the copper wiring as described above, for example, as disclosed in Patent Document 1 shown in FIG. 11, the upper wiring 9 formed by chemical mechanical polishing is selected by an electroless plating method. For example, a technique for depositing a cap film 12 and subsequently forming an upper liner film 10 and an insulating film 11 in sequence has been reported. The cap film 12 in this technology is mainly made of a cobalt alloy. By using this technique, the interface between the copper layer 8 and the liner film 10 forming the upper wiring layer 9 can be eliminated by inserting the cap film 12 between the upper wiring layer 9 and the liner film 10. Yes, it is possible to improve the electromigration resistance of the upper wiring layer 9.

しかしながら、同技術では化学的機械研磨法により形成した上部配線層９上に、無電解めっき法により選択的にキャップ膜１２を堆積することから、選択性の低下により絶縁膜３上にもキャップ膜１２が堆積されてしまうことは避けられず、その結果、上層配線層９間のショート、リーク電流の増加を引き起こし、歩留まりが低下してしまうという問題点があった。 However, in this technique, the cap film 12 is selectively deposited by the electroless plating method on the upper wiring layer 9 formed by the chemical mechanical polishing method, so that the cap film is also formed on the insulating film 3 due to a decrease in selectivity. As a result, short circuit between the upper wiring layers 9 and an increase in leakage current are caused, resulting in a decrease in yield.

本発明は上記問題点に鑑みて為されたものであり、配線間リークの増大や製品歩留まりの低下を引き起こすことなく銅配線のエレクトロマイグレーション耐性を向上させることで、高信頼性の銅配線を有する半導体装置およびその製造方法を提供することを目的としている。 The present invention has been made in view of the above problems, and has a highly reliable copper wiring by improving the electromigration resistance of the copper wiring without causing an increase in leakage between wirings and a decrease in product yield. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.

上記目的を達成するために、半導体基板上に形成される絶縁膜と、前記絶縁膜に形成される配線溝と、前記配線溝の側壁および底部に沿って堆積されるバリア層と、前記バリア層に沿って堆積される銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層と、前記合金層上の前記配線溝内に堆積される銅層と、前記銅層表面に形成される前記第２の金属元素の金属酸化物層とを有することを特徴とする。 To achieve the above object, an insulating film formed on a semiconductor substrate, a wiring groove formed in the insulating film, a barrier layer deposited along a side wall and a bottom of the wiring groove, and the barrier layer And an alloy layer comprising a second metal element in which the diffusion coefficient in the copper is greater than the self-diffusion coefficient of the copper and the enthalpy of oxide formation is lower than that of the copper. A copper layer deposited in the wiring trench and a metal oxide layer of the second metal element formed on the surface of the copper layer.

また、半導体基板上に形成される絶縁膜と、前記絶縁膜に形成される配線溝と、前記配線溝から下層配線層にわたり形成される接続孔と、前記配線溝および前記接続孔の側壁および底部に沿って堆積されるバリア層と、前記バリア層に沿って堆積される銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層と、前記合金層上の前記配線溝および前記接続孔内に堆積される銅層と、前記銅層表面に形成される前記第２の金属元素の金属酸化物層とを有することを特徴とする。 In addition, an insulating film formed on the semiconductor substrate, a wiring groove formed in the insulating film, a connection hole formed from the wiring groove to a lower wiring layer, and a side wall and a bottom of the wiring groove and the connection hole A barrier layer deposited along the barrier layer, a copper deposited along the barrier layer, a diffusion coefficient in the copper greater than a self-diffusion coefficient of the copper, and a lower enthalpy of oxide formation than the copper. An alloy layer made of the metal element, a copper layer deposited in the wiring groove and the connection hole on the alloy layer, a metal oxide layer of the second metal element formed on the surface of the copper layer, It is characterized by having.

また、前記接続孔の底部の全てもしくは一部が前記下層配線層表面に形成される金属酸化物層を貫通し、前記下層配線層に形成される前記銅層に到達することを特徴とする。
また、前記第２の金属元素がＡｌ、Ｍｇ、Ｍｎのうちの少なくとも１種類を含むことを特徴とする。 Further, all or a part of the bottom of the connection hole penetrates the metal oxide layer formed on the surface of the lower wiring layer and reaches the copper layer formed in the lower wiring layer.
Further, the second metal element includes at least one of Al, Mg, and Mn.

また、前記合金層に含有される第２の金属元素の濃度が５ｗｔ％以下であることを特徴とする。
さらに、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記配線溝の側壁および底部ならびに前記絶縁膜表面にバリア層を形成する工程と、前記バリア層上に銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層を形成する工程と、前記合金層上に前記配線溝を埋めるように電解めっき法により銅膜を堆積する工程と、前記絶縁膜上の不要な前記バリア層および前記合金層ならびに前記銅層を化学的機械研磨法により除去する工程と、前記合金層の中に含有される前記第２の金属元素を前記配線層表面に析出させかつ酸化させて前記配線層表面に前記第２の金属元素からなる金属酸化物層を形成する工程とを有し、化学的機械研磨による前記バリア層および前記合金層ならびに前記銅層の除去後に前記熱処理を行うことを特徴とする。 Further, the concentration of the second metal element contained in the alloy layer is 5 wt% or less.
A step of forming an insulating film on the semiconductor substrate; a step of forming a wiring groove in the insulating film; a step of forming a barrier layer on a side wall and a bottom of the wiring groove and the surface of the insulating film; and the barrier layer Forming an alloy layer comprising copper and a second metal element having a diffusion coefficient in the copper that is greater than the self-diffusion coefficient of the copper and a lower enthalpy of oxide formation than the copper; and on the alloy layer A step of depositing a copper film by an electrolytic plating method so as to fill the wiring groove, and a step of removing the unnecessary barrier layer and the alloy layer and the copper layer on the insulating film by a chemical mechanical polishing method, Depositing and oxidizing the second metal element contained in the alloy layer on the surface of the wiring layer to form a metal oxide layer made of the second metal element on the surface of the wiring layer; Have, chemical And performing the heat treatment after the removal of the barrier layer and the alloy layer and the copper layer by mechanical polishing.

また、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記配線溝から下層配線層にわたり接続孔を形成する工程と、前記配線溝および前記接続孔の側壁および底部ならびに前記絶縁膜表面にバリア層を形成する工程と、前記バリア層上に銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層を形成する工程と、前記合金層上に前記配線溝および前記接続孔を埋めるように電解めっき法により銅膜を堆積する工程と、前記絶縁膜上の不要な前記バリア層および前記合金層ならびに前記銅層を化学的機械研磨法により除去する工程と、前記合金層の中に含有される前記第２の金属元素を前記配線層表面に析出させかつ酸化させて前記配線層表面に前記第２の金属元素からなる金属酸化物層を形成する工程とを有し、化学的機械研磨による前記バリア層および前記合金層ならびに前記銅層の除去後に前記熱処理を行うことを特徴とする。 A step of forming an insulating film on the semiconductor substrate; a step of forming a wiring groove in the insulating film; a step of forming a connection hole from the wiring groove to a lower wiring layer; and the wiring groove and the connection hole. A step of forming a barrier layer on the side wall and the bottom and the surface of the insulating film, and a diffusion coefficient in copper and the copper on the barrier layer is larger than a self-diffusion coefficient of the copper, and an enthalpy of oxide formation is higher than that of the copper. A step of forming an alloy layer made of a low second metal element, a step of depositing a copper film by electrolytic plating so as to fill the wiring groove and the connection hole on the alloy layer, and unnecessary on the insulating film A step of removing the barrier layer, the alloy layer, and the copper layer by a chemical mechanical polishing method; and the second metal element contained in the alloy layer is deposited on the surface of the wiring layer and oxidized. Forming a metal oxide layer made of the second metal element on the surface of the wiring layer, and performing the heat treatment after removing the barrier layer, the alloy layer, and the copper layer by chemical mechanical polishing. It is characterized by that.

また、前記合金層の形成を物理的気相成長法により行うことを特徴とする。
また、前記熱処理における熱処理温度が５００℃以下であることを特徴とする。
また、前記熱処理における処理室内の酸素雰囲気が、３０ｐｐｍ以下であることを特徴とする。 The alloy layer is formed by physical vapor deposition.
The heat treatment temperature in the heat treatment is 500 ° C. or less.
The oxygen atmosphere in the treatment chamber in the heat treatment is 30 ppm or less.

また、前記熱処理の後に、酸素プラズマ処理により前記金属酸化物層を選択的に形成する工程を設けることを特徴とする。
また、前記第２の金属元素がＡｌ、Ｍｇ、Ｍｎのうちの少なくとも１種類を含むことを特徴とする。 In addition, a step of selectively forming the metal oxide layer by oxygen plasma treatment is provided after the heat treatment.
Further, the second metal element includes at least one of Al, Mg, and Mn.

以上により、配線間リークの増大や製品歩留まりの低下を引き起こすことなく銅配線のエレクトロマイグレーション耐性を向上させることで、銅配線の高信頼性を確保することができる。 As described above, the high reliability of the copper wiring can be ensured by improving the electromigration resistance of the copper wiring without causing an increase in leakage between wirings and a decrease in product yield.

以上のように、銅層配線層表面全面に金属酸化膜層を形成することにより、配線抵抗の上昇や線間リークの増大、歩留まり低下を引き起こすことなく、配線層表面にのみ銅原子の拡散を抑制する金属酸化物層を均一に形成することが可能となり、エレクトロマイグレーション耐性の高い銅配線を得ることが可能となる。 As described above, by forming a metal oxide film layer on the entire surface of the copper layer wiring layer, copper atoms can be diffused only on the surface of the wiring layer without causing an increase in wiring resistance, an increase in inter-line leakage, or a decrease in yield. It is possible to uniformly form the metal oxide layer to be suppressed, and to obtain a copper wiring having high electromigration resistance.

以下、本発明の実施形態を図１から図６に基づいて説明する。
図１は第１の実施形態の半導体装置の製造方法における配線溝形成工程を示す工程断面図、図２は第１の実施形態の半導体装置の製造方法における銅層埋め込み工程を示す工程断面図、図３は第１の実施形態の半導体装置の製造方法における上部配線層形成工程を示す工程断面図、図４は第１の実施形態の半導体装置の製造方法における金属酸化物層形成工程を示す工程断面図、図５は第２の実施形態における半導体装置の構成を示す断面図、図６は第３の実施形態における半導体装置の構成を示す断面図である。 Hereinafter, embodiments of the present invention will be described with reference to FIGS.
1 is a process cross-sectional view showing a wiring trench forming process in the semiconductor device manufacturing method of the first embodiment, and FIG. 2 is a process cross-sectional view showing a copper layer embedding process in the semiconductor device manufacturing method of the first embodiment. 3 is a process cross-sectional view showing the upper wiring layer forming step in the semiconductor device manufacturing method of the first embodiment, and FIG. 4 is a step showing the metal oxide layer forming step in the semiconductor device manufacturing method of the first embodiment. FIG. 5 is a sectional view showing the configuration of the semiconductor device in the second embodiment, and FIG. 6 is a sectional view showing the configuration of the semiconductor device in the third embodiment.

本発明の実施形態における半導体装置およびその製造方法は以下の通りである。
（第１の実施形態）
まず、図１に示すように適宜素子分離、注入、金属間化合物形成を行った半導体基板（図示せず）上あるいは半導体基板上の下部配線層１上にライナー膜２および絶縁膜３を堆積し、リソグラフィー法、ドライエッチング法、ウエットエッチング法を用いてライナー膜２および絶縁膜３中に、下部配線層１に接続する接続孔４および上部配線溝５を形成する。 The semiconductor device and the manufacturing method thereof in the embodiment of the present invention are as follows.
(First embodiment)
First, as shown in FIG. 1, a liner film 2 and an insulating film 3 are deposited on a semiconductor substrate (not shown) where element isolation, implantation, and intermetallic compound formation have been performed as appropriate, or on a lower wiring layer 1 on the semiconductor substrate. The connection hole 4 and the upper wiring groove 5 connected to the lower wiring layer 1 are formed in the liner film 2 and the insulating film 3 by using a lithography method, a dry etching method, and a wet etching method.

次に、図２に示すように、Ａｒスパッタ法もしくはＨ_２アニール法により、接続孔４の底に露出している下部配線層１表面の銅表面の清浄化を行い、その後、物理的気相成長法あるいは化学的気相成長法によりバリア層６を、物理的気相成長法、化学的気相成長法あるいは電解めっき等の方法により第２の金属元素を含有する銅合金層１３を接続孔４底部および側壁部、上部配線溝５底部および側壁部、絶縁膜３表面上に順に形成し、続いて電解めっき法を用いて銅層８により接続孔４および上部配線溝５を埋め込む。 Next, as shown in FIG. 2, the copper surface of the surface of the lower wiring layer 1 exposed at the bottom of the connection hole 4 is cleaned by Ar sputtering or H ₂ annealing, and then the physical vapor phase is obtained. The barrier layer 6 is formed by a growth method or chemical vapor deposition method, and the copper alloy layer 13 containing the second metal element is formed by a method such as physical vapor deposition method, chemical vapor deposition method, or electrolytic plating. 4 Bottom and side wall portions, upper wiring groove 5 bottom and side wall portions, and the surface of the insulating film 3 are formed in this order, and then the connection hole 4 and the upper wiring groove 5 are filled with the copper layer 8 using an electrolytic plating method.

ここで銅合金層１３に含有させる第２の金属元素に関して説明する。銅合金層１３を形成する第２の金属元素としては、Ａｌ、Ｍｇ、Ｍｎが望ましい。これは以下の理由による。 Here, the second metal element contained in the copper alloy layer 13 will be described. As the second metal element forming the copper alloy layer 13, Al, Mg, and Mn are desirable. This is due to the following reason.

前述の元素は、配線を形成する銅層中における拡散係数が銅の自己拡散係数と比較して大きいため銅中を容易に拡散し、後述の熱処理により容易に配線層表面に析出させることが可能である。また、前述の元素は銅と比較して酸化物形成の生成エンタルピーが低いため、後述の熱処理により配線層表面に析出した際に、熱処理室の雰囲気中の酸素もしくは熱処理後に暴露される大気中の酸素と容易に反応し、安定な金属酸化物層を配線層表面に形成する。あるいは、配線表面への析出後の表面処理により、配線層を形成する銅原子を酸化させることなく配線表面に析出した第２金属元素のみを酸化させ、配線層表面に第２の金属元素の金属酸化物を形成することが可能である。 The above-mentioned elements have a large diffusion coefficient in the copper layer forming the wiring compared to the self-diffusion coefficient of copper, so that they can easily diffuse in copper and be easily deposited on the surface of the wiring layer by heat treatment described later. It is. In addition, since the above-mentioned elements have a lower formation enthalpy of oxide formation than copper, when they are deposited on the surface of the wiring layer by the heat treatment described later, oxygen in the atmosphere of the heat treatment chamber or in the atmosphere exposed after the heat treatment It reacts easily with oxygen to form a stable metal oxide layer on the surface of the wiring layer. Alternatively, by surface treatment after deposition on the wiring surface, only the second metal element deposited on the wiring surface is oxidized without oxidizing copper atoms forming the wiring layer, and the metal of the second metal element is formed on the wiring layer surface. It is possible to form an oxide.

上記の理由から、銅合金層１３を形成する第２の金属元素としては、Ａｌ、Ｍｇ、Ｍｇのうちの少なくともいずれか１つを含むことが望ましいが、前述の元素以外であっても、銅中の拡散係数が銅の自己拡散係数よりも大きく、かつ酸化物形成のエンタルピーが銅のそれよりも低いという条件を満たす元素であれば、第２の金属元素として適切である。 For the above reasons, it is desirable that the second metal element forming the copper alloy layer 13 includes at least one of Al, Mg, and Mg. Any element that satisfies the condition that the diffusion coefficient therein is larger than the self-diffusion coefficient of copper and the enthalpy of oxide formation is lower than that of copper is suitable as the second metal element.

次に、銅合金層１３に含有される第２の金属元素の濃度に関して述べる。第２の金属元素の濃度の上限は、第２の金属元素の種類によって異なるが、一般的には以下のように定義される。銅合金層１３の堆積は物理的気相成長法を用いて行うため、物理的気相成長法を行う際には、所望の膜組成と同一組成のスパッタターゲットが必要となるが、第２の金属元素が高濃度である場合にはスパッタターゲット形成時に銅中に均一に第２の金属元素が分布せず、銅のマトリクス中に銅と第２の金属元素からなる金属間化合物が形成されることとなる。このようなスパッタターゲットを用いた場合には均一な銅合金層を堆積することが困難である。従って、第２の金属元素の濃度上限としては、室温からスパッタターゲット形成時の温度である１０００℃程度の温度領域において銅との間に金属間化合物を形成せず、かつ銅中に一様に固溶させることが可能な濃度と定義することができる。具体的な濃度は個々の金属元素の種類によって異なるが、おおむねその濃度は５ｗｔ％以下である。 Next, the concentration of the second metal element contained in the copper alloy layer 13 will be described. The upper limit of the concentration of the second metal element varies depending on the type of the second metal element, but is generally defined as follows. Since the deposition of the copper alloy layer 13 is performed using a physical vapor deposition method, a sputter target having the same composition as the desired film composition is required when performing the physical vapor deposition method. When the metal element has a high concentration, the second metal element is not uniformly distributed in the copper when the sputtering target is formed, and an intermetallic compound composed of copper and the second metal element is formed in the copper matrix. It will be. When such a sputter target is used, it is difficult to deposit a uniform copper alloy layer. Therefore, as the upper limit of the concentration of the second metal element, no intermetallic compound is formed between the copper and the copper in the temperature range from room temperature to about 1000 ° C., which is the temperature at the time of sputtering target formation, and uniformly in the copper It can be defined as the concentration that can be dissolved. The specific concentration varies depending on the type of each metal element, but the concentration is generally 5 wt% or less.

以上のような理由から、銅合金層１３を形成する第２の金属元素の濃度は、５ｗｔ％以下であることが望ましい。
続いて図３に示すように、化学的機械研磨により、余分な絶縁膜３上のバリア層６、銅合金層１３、銅層８を除去することで上部配線層９を形成する。 For the reasons as described above, the concentration of the second metal element forming the copper alloy layer 13 is desirably 5 wt% or less.
Subsequently, as shown in FIG. 3, the upper wiring layer 9 is formed by removing the excess barrier layer 6, copper alloy layer 13, and copper layer 8 on the insulating film 3 by chemical mechanical polishing.

その後、図４に示すとおり、半導体基板に熱処理を行うことで、上部配線層９表面に第２の金属元素を析出させ、同時に析出させた第２の金属元素が酸化されることにより金属酸化物層１４が形成される。 Thereafter, as shown in FIG. 4, a heat treatment is performed on the semiconductor substrate to deposit a second metal element on the surface of the upper wiring layer 9, and the deposited second metal element is simultaneously oxidized to form a metal oxide. Layer 14 is formed.

ここで、化学的機械研磨による絶縁膜３上のバリア層６、銅合金層１３、銅層８の除去工程と、半導体基板への熱処理工程の処理順について述べる。従来技術では半導体基板への熱処理工程を行った後に、化学的機械研磨による配線層形成を行うが、本発明においては化学的機械研磨による配線形成を行った後に、半導体基板への熱処理工程を行う。これは以下の理由による。 Here, the processing order of the removal process of the barrier layer 6, the copper alloy layer 13, and the copper layer 8 on the insulating film 3 by chemical mechanical polishing and the heat treatment process for the semiconductor substrate will be described. In the prior art, a wiring layer is formed by chemical mechanical polishing after performing a heat treatment process on a semiconductor substrate. In the present invention, after a wiring formation is formed by chemical mechanical polishing, a heat treatment process is performed on the semiconductor substrate. . This is due to the following reason.

銅合金層１３に含有させた第２の金属元素は、銅中において銅の自己拡散係数よりも早い拡散係数を有するため、銅合金層１３に含有される第２の金属元素の一部は熱処理により容易に銅中を拡散し銅表面に析出する。化学的機械研磨による配線形成前に半導体基板への熱処理を行う場合、銅層中を拡散した第２の金属元素は銅層８表面上に析出することとなり、この第２の金属元素の析出により形成される金属酸化物層は、配線形成の際の化学的機械研磨により除去されてしまう。一方、化学的機械研磨による配線層形成後に熱処理工程を行う場合には、配線層表面に第２の金属元素が拡散・析出し、その後に形成される第２の金属元素の金属酸化物層１４が配線層表面を覆うこととなる。 Since the second metal element contained in the copper alloy layer 13 has a diffusion coefficient faster than the self-diffusion coefficient of copper in copper, a part of the second metal element contained in the copper alloy layer 13 is heat-treated. Easily diffuses in copper and precipitates on the copper surface. When heat treatment is performed on the semiconductor substrate before the wiring is formed by chemical mechanical polishing, the second metal element diffused in the copper layer is deposited on the surface of the copper layer 8, and this second metal element is deposited. The formed metal oxide layer is removed by chemical mechanical polishing during wiring formation. On the other hand, when the heat treatment step is performed after the wiring layer is formed by chemical mechanical polishing, the second metal element diffuses and precipitates on the surface of the wiring layer, and the metal oxide layer 14 of the second metal element formed thereafter. Covers the wiring layer surface.

以上の理由から、半導体基板への熱処理工程は化学的機械研磨による配線層形成の後に行うことが必要とされる。
次に、化学的機械研磨による配線形成後に行う半導体基板への熱処理工程に関して述べる。半導体基板への熱処理工程に関しては、その熱処理温度は５００℃以下であることが望ましい。それは以下の理由による。 For the above reasons, it is necessary to perform the heat treatment process on the semiconductor substrate after forming the wiring layer by chemical mechanical polishing.
Next, a heat treatment process for a semiconductor substrate performed after wiring formation by chemical mechanical polishing will be described. Regarding the heat treatment step for the semiconductor substrate, the heat treatment temperature is desirably 500 ° C. or lower. The reason is as follows.

上部配線層を形成する銅層８中における第２の金属元素の拡散メカニズムは、温度領域により異なっていることが知られている。一般的に低温領域では、配線層を形成する銅原子の結晶粒界に沿って第２の金属元素が拡散する粒界拡散が支配的であるが、高温領域においては第２の金属元素が銅の結晶中を拡散する相互拡散が支配的となる。相互拡散が発生した場合、銅中に拡散した第２の金属元素が銅中で固溶あるいは銅と第２の金属元素との間での金属間化合物の形成がなされるため、配線層を形成する銅の比抵抗が上昇し、その結果配線抵抗が上昇することとなる。さらに、相互拡散が支配的となる温度領域では粒界拡散を行う第２の金属元素の割合が低下するため、配線層表面に析出する第２の金属元素の量が低下し、配線層表面に均一に第２の金属元素を析出させ、第２の金属元素からなる金属酸化物層を形成することが困難となる。 It is known that the diffusion mechanism of the second metal element in the copper layer 8 forming the upper wiring layer differs depending on the temperature region. In general, in the low temperature region, grain boundary diffusion in which the second metal element diffuses along the crystal grain boundary of copper atoms forming the wiring layer is dominant, but in the high temperature region, the second metal element is copper. The interdiffusion that diffuses in the crystal of the crystal becomes dominant. When interdiffusion occurs, the second metal element diffused in copper is dissolved in copper or an intermetallic compound is formed between copper and the second metal element, so that a wiring layer is formed. As a result, the specific resistance of copper increases, and as a result, the wiring resistance increases. Furthermore, in the temperature region where interdiffusion is dominant, the ratio of the second metal element that performs grain boundary diffusion decreases, so the amount of the second metal element that precipitates on the surface of the wiring layer decreases, and the surface of the wiring layer decreases. It becomes difficult to deposit the second metal element uniformly and form a metal oxide layer made of the second metal element.

以上の理由から、銅合金層に含有させた第２の金属元素を配線層表面に析出させるためには、銅中における第２の金属元素の拡散機構は粒界拡散が支配的であり、相互拡散の生じないような温度領域において配線層形成後の半導体基板の熱処理工程を実施する必要がある。 For the above reasons, in order to precipitate the second metal element contained in the copper alloy layer on the surface of the wiring layer, the diffusion mechanism of the second metal element in copper is dominated by grain boundary diffusion. It is necessary to carry out a heat treatment process for the semiconductor substrate after the formation of the wiring layer in a temperature region where diffusion does not occur.

粒界拡散と相互拡散の発生頻度は温度の関数であり、一般的にはマトリクスとなっている元素の融点の１／２以上の温度では相互拡散が、１／２以下の温度では粒界拡散が支配的である。配線層を形成する銅の融点は１０８５℃であることから、配線層形成後の半導体基板に対する熱処理により粒界拡散を生じさせ、第２の金属元素を配線層表面に析出させるためには、半導体基板に対する熱処理温度は５００℃以下であることが必要とされる。 The frequency of occurrence of intergranular diffusion and interdiffusion is a function of temperature, and in general, interdiffusion occurs at temperatures above 1/2 of the melting point of the elements in the matrix, and intergranular diffusion at temperatures below 1/2 Is dominant. Since the melting point of copper forming the wiring layer is 1085 ° C., in order to cause grain boundary diffusion by heat treatment on the semiconductor substrate after forming the wiring layer and to deposit the second metal element on the surface of the wiring layer, the semiconductor The heat treatment temperature for the substrate is required to be 500 ° C. or lower.

以上の理由から、化学的機械研磨による配線形成後に行う半導体基板への熱処理工程での熱処理温度は、５００℃以下であることが望ましい。
次に、配線層形成後に行う半導体基板への熱処理時の雰囲気に関して述べる。半導体基板の熱処理を行う処理室内の酸素濃度は３０ｐｐｍ以下とすることが望ましい。それは以下の理由による。 For the above reasons, it is desirable that the heat treatment temperature in the heat treatment step for the semiconductor substrate after the wiring is formed by chemical mechanical polishing is 500 ° C. or less.
Next, the atmosphere at the time of heat treatment to the semiconductor substrate performed after the wiring layer is formed will be described. It is desirable that the oxygen concentration in the treatment chamber for performing the heat treatment of the semiconductor substrate be 30 ppm or less. The reason is as follows.

半導体基板への熱処理に際しては、配線層表面の銅原子を酸化させることなく、配線層表面に析出した第２の金属原子のみを酸化させ、第２の金属元素からなる金属酸化物を形成する必要がある。前述の通り、第２の金属元素は銅と比較して酸化物形成のエンタルピーが小さいすなわち銅よりも容易に酸化されて酸化物を形成することを特徴とする。従って、熱処理中の雰囲気、具体的には熱処理中の酸素濃度を適切に設定することにより、配線層を形成する銅原子を酸化させることなく、配線層表面に析出した第２の金属原子のみを酸化させ、第２の金属原子からなる金属酸化物層を形成することが可能である。具体的には、半導体基板の熱処理を行う処理室内の酸素濃度を３０ｐｐｍ以下とすることで、配線層表面の銅原子を酸化させることなく、配線層表面に析出した第２の金属原子を酸化させ、第２の金属元素から成る金属酸化物を形成することが可能である。 When heat-treating the semiconductor substrate, it is necessary to oxidize only the second metal atoms deposited on the surface of the wiring layer without oxidizing copper atoms on the surface of the wiring layer to form a metal oxide composed of the second metal element. There is. As described above, the second metal element has a smaller enthalpy of oxide formation than copper, that is, it is oxidized more easily than copper to form an oxide. Therefore, by appropriately setting the atmosphere during the heat treatment, specifically, the oxygen concentration during the heat treatment, only the second metal atoms deposited on the surface of the wiring layer are oxidized without oxidizing the copper atoms forming the wiring layer. It is possible to form a metal oxide layer made of the second metal atom by oxidation. Specifically, by setting the oxygen concentration in the processing chamber for performing the heat treatment of the semiconductor substrate to 30 ppm or less, the second metal atoms deposited on the wiring layer surface are oxidized without oxidizing the copper atoms on the wiring layer surface. It is possible to form a metal oxide composed of the second metal element.

以上のような理由から、半導体基板への熱処理を行う際の処理室の酸素濃度雰囲気は３０ｐｐｍ以下とすることが望ましい。
続いて、図５に示すとおり絶縁膜３表面および上部配線層９表面に、ライナー膜１０、絶縁膜１１を順に形成し、必要に応じて、さらに、接続孔および配線層が順次形成される（図示せず）。 For the reasons described above, the oxygen concentration atmosphere in the treatment chamber when performing heat treatment on the semiconductor substrate is desirably 30 ppm or less.
Subsequently, as shown in FIG. 5, a liner film 10 and an insulating film 11 are sequentially formed on the surface of the insulating film 3 and the surface of the upper wiring layer 9, and further, as necessary, connection holes and wiring layers are sequentially formed ( Not shown).

以上のように、接続孔および配線溝に、バリア層および、銅中の拡散係数が銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが銅よりも低い第２の金属元素を含有する銅合金層、ならびに銅層を順に堆積し、化学的機械研磨による配線層を形成した後に熱処理を行うことにより銅層配線層表面に第２の金属元素を析出させ、さらに析出させた第２の金属元素を酸化させることにより銅層配線層表面全面に金属酸化膜層を形成することにより、配線間のショートやリークを抑制しながら、配線間リークの増大や製品歩留まりの低下を引き起こすことなく、銅原子の上部絶縁膜への拡散を抑制して銅配線のエレクトロマイグレーション耐性を向上させることで、銅配線の高信頼性を確保することができる。
（第２の実施形態）
また、本発明の第２の実施形態としては、半導体基板に対する熱処理工程実施後に、配線層表面に析出させた第２の金属元素を選択的に酸化させる酸素プラズマ処理工程を追加することも可能である。配線間リークの増大や製品歩留まりの低下を引き起こすことなく銅配線のエレクトロマイグレーション耐性を向上させることで、銅配線の高信頼性を確保しながら、同工程を追加することにより、より均一に配線層表面に金属酸化物層を形成することが可能となるため、配線層表面に第２の金属元素からなる金属酸化物層を均質に形成することが可能となる。
（第３の実施形態）
また、本発明の第３の実施形態としては、図１１に示す通り、本発明を適用することで形成した前記下層配線１上に前記接続孔４を形成する際、接続孔４の全てもしくは一部が、前記下層配線層１に形成されている金属酸化物層２４を貫通し、下層配線層１に形成されている銅層２８に到達するように形成するものである。これは以下の理由による。 As described above, in the connection hole and the wiring groove, the barrier layer and the copper alloy containing the second metal element in which the diffusion coefficient in copper is larger than the self-diffusion coefficient of copper and the enthalpy of oxide formation is lower than that of copper A second metal element is deposited on the surface of the copper layer wiring layer by depositing a layer and a copper layer in order, forming a wiring layer by chemical mechanical polishing, and then performing a heat treatment, and further depositing the second metal element By forming a metal oxide film layer over the entire surface of the copper layer wiring layer by oxidizing the copper layer, while suppressing short-circuiting and leakage between wirings, copper atoms are prevented without increasing leakage between products and reducing product yield. By suppressing the diffusion to the upper insulating film and improving the electromigration resistance of the copper wiring, high reliability of the copper wiring can be ensured.
(Second Embodiment)
In addition, as a second embodiment of the present invention, it is possible to add an oxygen plasma treatment step for selectively oxidizing the second metal element deposited on the surface of the wiring layer after the heat treatment step for the semiconductor substrate. is there. By improving the electromigration resistance of copper wiring without increasing leakage between wiring and reducing product yield, the wiring layer can be made more uniform by adding the same process while ensuring high reliability of copper wiring. Since the metal oxide layer can be formed on the surface, the metal oxide layer made of the second metal element can be uniformly formed on the surface of the wiring layer.
(Third embodiment)
In addition, as shown in FIG. 11, when the connection holes 4 are formed on the lower layer wiring 1 formed by applying the present invention, the third embodiment of the present invention includes all or one of the connection holes 4. The portion penetrates the metal oxide layer 24 formed in the lower wiring layer 1 and reaches the copper layer 28 formed in the lower wiring layer 1. This is due to the following reason.

金属酸化物層２４の比抵抗は一般に銅の比抵抗よりも高いため、金属酸化物層２４上に接続孔４を形成した場合、接続孔４に形成される銅配線の抵抗値が増大する可能性がある。しかしながら本発明の第３の実施形態を適用することで、配線間リークの増大や製品歩留まりの低下を引き起こすことなく銅配線のエレクトロマイグレーション耐性を向上させることで、銅配線の高信頼性を確保しながら、下層配線１に接続される接続孔４が金属酸化物層２４と接触する面積を縮小し、直接銅層２８と接触することができるため、接続孔４に形成される銅配線の抵抗値が増大することを抑制することが可能である。 Since the specific resistance of the metal oxide layer 24 is generally higher than the specific resistance of copper, when the connection hole 4 is formed on the metal oxide layer 24, the resistance value of the copper wiring formed in the connection hole 4 can be increased. There is sex. However, by applying the third embodiment of the present invention, it is possible to ensure the high reliability of the copper wiring by improving the electromigration resistance of the copper wiring without causing an increase in leakage between wirings and a decrease in product yield. However, since the area where the connection hole 4 connected to the lower layer wiring 1 is in contact with the metal oxide layer 24 can be reduced and directly contacted with the copper layer 28, the resistance value of the copper wiring formed in the connection hole 4 Can be prevented from increasing.

前記下層配線１上に、前記下層配線１を構成する銅層２８に到達するように前記接続孔４を形成する手法としては、例えば、前記絶縁ライナー膜２および絶縁膜３にドライエッチ法、ウエットエッチ法を適用し、接続孔４および上部配線溝５を形成する際に、同時に前記接続孔４底部に露出している金属酸化物層２４を除去する方法が挙げられる。あるいは、前記接続孔４および上部配線溝５形成後に、アルゴンスパッタ法もしくは水素アニール法による接続孔４底部の清浄化を行う際、あるいはその後にバリア層６の形成を行う際に、アルゴンスパッタ法により接続孔４底部に露出している金属酸化物層２４を除去する方法が挙げられる。 As a method of forming the connection hole 4 on the lower layer wiring 1 so as to reach the copper layer 28 constituting the lower layer wiring 1, for example, the insulating liner film 2 and the insulating film 3 may be dry-etched or wet. A method of removing the metal oxide layer 24 exposed at the bottom of the connection hole 4 at the same time when the connection hole 4 and the upper wiring groove 5 are formed by applying the etching method is mentioned. Alternatively, after the connection hole 4 and the upper wiring groove 5 are formed, when the bottom of the connection hole 4 is cleaned by an argon sputtering method or a hydrogen annealing method, or when the barrier layer 6 is subsequently formed, an argon sputtering method is used. A method of removing the metal oxide layer 24 exposed at the bottom of the connection hole 4 may be mentioned.

本発明は、配線間リークの増大や製品歩留まりの低下を引き起こすことなく銅配線のエレクトロマイグレーション耐性を向上させることで、銅配線の高信頼性を確保することができ、デュアルダマシン法により形成した銅配線を備える半導体装置およびその製造方法等に有用である。 The present invention can ensure high reliability of copper wiring by improving the electromigration resistance of copper wiring without causing an increase in leakage between wirings and a decrease in product yield, and a copper formed by a dual damascene method. It is useful for a semiconductor device provided with wiring, a manufacturing method thereof, and the like.

第１の実施形態の半導体装置の製造方法における配線溝形成工程を示す工程断面図Process sectional drawing which shows the wiring groove | channel formation process in the manufacturing method of the semiconductor device of 1st Embodiment 第１の実施形態の半導体装置の製造方法における銅層埋め込み工程を示す工程断面図Process sectional drawing which shows the copper layer embedding process in the manufacturing method of the semiconductor device of 1st Embodiment 第１の実施形態の半導体装置の製造方法における上部配線層形成工程を示す工程断面図Process sectional drawing which shows the upper wiring layer formation process in the manufacturing method of the semiconductor device of 1st Embodiment 第１の実施形態の半導体装置の製造方法における金属酸化物層形成工程を示す工程断面図Process sectional drawing which shows the metal oxide layer formation process in the manufacturing method of the semiconductor device of 1st Embodiment 第２の実施形態における半導体装置の構成を示す断面図Sectional drawing which shows the structure of the semiconductor device in 2nd Embodiment. 第３の実施形態における半導体装置の構成を示す断面図Sectional drawing which shows the structure of the semiconductor device in 3rd Embodiment 従来の半導体装置の製造方法における配線溝形成工程を示す工程断面図Process sectional drawing which shows the wiring groove | channel formation process in the manufacturing method of the conventional semiconductor device 従来の半導体装置の製造方法における銅層埋め込み工程を示す工程断面図Process sectional drawing which shows the copper layer embedding process in the manufacturing method of the conventional semiconductor device 従来の半導体装置の製造方法における上部配線層形成工程を示す工程断面図Process sectional drawing which shows the upper wiring layer formation process in the manufacturing method of the conventional semiconductor device 従来の半導体装置の製造方法における上部配線層上絶縁膜形成工程を示す工程断面図Process sectional drawing which shows the upper wiring layer insulation film formation process in the manufacturing method of the conventional semiconductor device 従来のキャップ膜を備える半導体装置の構成を示す断面図Sectional drawing which shows the structure of the semiconductor device provided with the conventional cap film | membrane

符号の説明Explanation of symbols

１下部配線層
２ライナー膜
３絶縁膜
４接続孔
５上部配線溝
６バリア層
７シード層
８銅層
９上部配線層
１０ライナー膜
１１絶縁膜
１２キャップ膜
１３銅合金層
１４金属酸化物層
２４金属酸化物層
２８銅層 DESCRIPTION OF SYMBOLS 1 Lower wiring layer 2 Liner film 3 Insulating film 4 Connection hole 5 Upper wiring groove 6 Barrier layer 7 Seed layer 8 Copper layer 9 Upper wiring layer 10 Liner film 11 Insulating film 12 Cap film 13 Copper alloy layer 14 Metal oxide layer 24 Metal Oxide layer 28 Copper layer

Claims

半導体基板上に形成される絶縁膜と、
前記絶縁膜に形成される配線溝と、
前記配線溝の側壁および底部に沿って堆積されるバリア層と、
前記バリア層に沿って堆積される銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層と、
前記合金層上の前記配線溝内に堆積される銅層と、
前記銅層表面に形成される前記第２の金属元素の金属酸化物層と
を有することを特徴とする半導体装置。 An insulating film formed on the semiconductor substrate;
A wiring trench formed in the insulating film;
A barrier layer deposited along the sidewall and bottom of the wiring trench;
An alloy layer comprising copper deposited along the barrier layer and a second metal element having a diffusion coefficient in the copper that is greater than the self-diffusion coefficient of the copper and a lower enthalpy of oxide formation than the copper;
A copper layer deposited in the wiring trench on the alloy layer;
A semiconductor device comprising: a metal oxide layer of the second metal element formed on the surface of the copper layer.

半導体基板上に形成される絶縁膜と、
前記絶縁膜に形成される配線溝と、
前記配線溝から下層配線層にわたり形成される接続孔と、
前記配線溝および前記接続孔の側壁および底部に沿って堆積されるバリア層と、
前記バリア層に沿って堆積される銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層と、
前記合金層上の前記配線溝および前記接続孔内に堆積される銅層と、
前記銅層表面に形成される前記第２の金属元素の金属酸化物層と
を有することを特徴とする半導体装置。 An insulating film formed on the semiconductor substrate;
A wiring trench formed in the insulating film;
A connection hole formed from the wiring groove to a lower wiring layer;
A barrier layer deposited along the side walls and bottom of the wiring trench and the connection hole;
An alloy layer comprising copper deposited along the barrier layer and a second metal element having a diffusion coefficient in the copper that is greater than the self-diffusion coefficient of the copper and a lower enthalpy of oxide formation than the copper;
A copper layer deposited in the wiring groove and the connection hole on the alloy layer;
A semiconductor device comprising: a metal oxide layer of the second metal element formed on the surface of the copper layer.

前記接続孔の底部の全てもしくは一部が前記下層配線層表面に形成される金属酸化物層を貫通し、前記下層配線層に形成される前記銅層に到達することを特徴とする請求項２記載の半導体装置。 The whole or part of the bottom of the connection hole penetrates a metal oxide layer formed on the surface of the lower wiring layer and reaches the copper layer formed in the lower wiring layer. The semiconductor device described.

前記第２の金属元素がＡｌ、Ｍｇ、Ｍｎのうちの少なくとも１種類を含むことを特徴とする請求項１から３のいずれかに記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the second metal element includes at least one of Al, Mg, and Mn.

前記合金層に含有される第２の金属元素の濃度が５ｗｔ％以下であることを特徴とする請求項１から４のいずれかに記載の半導体装置。 5. The semiconductor device according to claim 1, wherein the concentration of the second metal element contained in the alloy layer is 5 wt% or less.

半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に配線溝を形成する工程と、
前記配線溝の側壁および底部ならびに前記絶縁膜表面にバリア層を形成する工程と、
前記バリア層上に銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層を形成する工程と、
前記合金層上に前記配線溝を埋めるように電解めっき法により銅膜を堆積する工程と、
前記絶縁膜上の不要な前記バリア層および前記合金層ならびに前記銅層を化学的機械研磨法により除去する工程と、
前記合金層の中に含有される前記第２の金属元素を前記配線層表面に析出させかつ酸化させて前記配線層表面に前記第２の金属元素からなる金属酸化物層を形成する工程と
を有し、化学的機械研磨による前記バリア層および前記合金層ならびに前記銅層の除去後に前記熱処理を行うことを特徴とする半導体装置の製造方法。 Forming an insulating film on the semiconductor substrate;
Forming a wiring trench in the insulating film;
Forming a barrier layer on the sidewall and bottom of the wiring trench and on the surface of the insulating film;
Forming an alloy layer comprising copper and a second metal element having a diffusion coefficient in copper and a copper self-diffusion coefficient larger than that of the copper and a lower enthalpy of oxide formation than that of the copper on the barrier layer;
Depositing a copper film by electrolytic plating so as to fill the wiring groove on the alloy layer;
Removing the unnecessary barrier layer and the alloy layer and the copper layer on the insulating film by a chemical mechanical polishing method;
Depositing and oxidizing the second metal element contained in the alloy layer on the surface of the wiring layer to form a metal oxide layer made of the second metal element on the surface of the wiring layer; A method of manufacturing a semiconductor device comprising: performing the heat treatment after removing the barrier layer, the alloy layer, and the copper layer by chemical mechanical polishing.

半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に配線溝を形成する工程と、
前記配線溝から下層配線層にわたり接続孔を形成する工程と、
前記配線溝および前記接続孔の側壁および底部ならびに前記絶縁膜表面にバリア層を形成する工程と、
前記バリア層上に銅と前記銅中の拡散係数が前記銅の自己拡散係数よりも大きく酸化物形成のエンタルピーが前記銅よりも低い第２の金属元素からなる合金層を形成する工程と、
前記合金層上に前記配線溝および前記接続孔を埋めるように電解めっき法により銅膜を堆積する工程と、
前記絶縁膜上の不要な前記バリア層および前記合金層ならびに前記銅層を化学的機械研磨法により除去する工程と、
前記合金層の中に含有される前記第２の金属元素を前記配線層表面に析出させかつ酸化させて前記配線層表面に前記第２の金属元素からなる金属酸化物層を形成する工程と
を有し、化学的機械研磨による前記バリア層および前記合金層ならびに前記銅層の除去後に前記熱処理を行うことを特徴とする半導体装置の製造方法。 Forming an insulating film on the semiconductor substrate;
Forming a wiring trench in the insulating film;
Forming a connection hole from the wiring groove to a lower wiring layer;
Forming a barrier layer on the side wall and bottom of the wiring trench and the connection hole and on the surface of the insulating film;
Forming an alloy layer comprising copper and a second metal element having a diffusion coefficient in copper and a copper self-diffusion coefficient larger than that of the copper and a lower enthalpy of oxide formation than that of the copper on the barrier layer;
Depositing a copper film by electrolytic plating so as to fill the wiring groove and the connection hole on the alloy layer;
Removing the unnecessary barrier layer and the alloy layer and the copper layer on the insulating film by a chemical mechanical polishing method;
Depositing and oxidizing the second metal element contained in the alloy layer on the surface of the wiring layer to form a metal oxide layer made of the second metal element on the surface of the wiring layer; A method of manufacturing a semiconductor device comprising: performing the heat treatment after removing the barrier layer, the alloy layer, and the copper layer by chemical mechanical polishing.

前記合金層の形成を物理的気相成長法により行うことを特徴とする請求項６または７のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 6, wherein the alloy layer is formed by a physical vapor deposition method.

前記熱処理における熱処理温度が５００℃以下であることを特徴とする請求項６から８のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 6, wherein a heat treatment temperature in the heat treatment is 500 ° C. or less.

前記熱処理における処理室内の酸素雰囲気が、３０ｐｐｍ以下であることを特徴とする請求項６から９のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 6, wherein an oxygen atmosphere in the processing chamber in the heat treatment is 30 ppm or less.

前記熱処理の後に、酸素プラズマ処理により前記金属酸化物層を選択的に形成する工程を設けることを特徴とする請求項６から１０のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 6, further comprising a step of selectively forming the metal oxide layer by oxygen plasma treatment after the heat treatment.

前記第２の金属元素がＡｌ、Ｍｇ、Ｍｎのうちの少なくとも１種類を含むことを特徴とする請求項６から１１のいずれかに記載の半導体装置の製造方法。 12. The method for manufacturing a semiconductor device according to claim 6, wherein the second metal element includes at least one of Al, Mg, and Mn.