JP2008147252A

JP2008147252A - Semiconductor device and method for manufacturing the same

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Publication number: JP2008147252A
Application number: JP2006329781A
Authority: JP
Inventors: Kazuyoshi Maekawa; 和義前川; Kenichi Mori; 健壹森; Noriaki Amo; 則晶天羽
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-12-06
Filing date: 2006-12-06
Publication date: 2008-06-26

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device wherein a high-reliability low-resistance Cu wire is formed, without the formation of PVD-Ta film on ALD-TaN film. <P>SOLUTION: In the semiconductor device, a multilayer wiring structure, including at least one layer of copper wiring, is formed via an interlayer insulating film on a semiconductor base material, where electronic components including a transistor are formed on the semiconductor substrate. This semiconductor device also includes a lower interlayer insulating film 11 to which a copper wire is formed; a barrier metal film 13, formed under film thickness control at atom-layer level, on a side surface and the bottom surface of a wiring groove 12 formed on the lower interlayer insulating film 11; a CuAl alloy seed film 14, formed of a CuAl alloy formed on the barrier metal film 13; and a lower layer Cu wiring 15, formed of a material containing Cu and embedded in the wiring groove 12, where the barrier metal film 13 is formed. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、Ｃｕ配線を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device having Cu wiring and a method for manufacturing the same.

近年の半導体装置の配線層には、高信頼性を有し、高性能なＣｕダマシン配線が多く用いられるようになっている。図７−１〜図７−５は、半導体装置におけるＣｕダマシン配線の従来の製造手順を模式的に示す断面図である。まず、図示しないトランジスタを含む電子部品が形成された半導体基材上に第１の層間絶縁膜１１１を形成し、この第１の層間絶縁膜１１１上に所定の形状の下層配線用溝を形成する。ついで、下層配線用溝の底面と側面を含む第１の層間絶縁膜１１１上に、ＴａＮ膜１１３とＴａ膜１１４が積層して形成されたバリアメタル膜をスパッタ法で形成する（図７−１）。引き続き、バリアメタル膜１１３，１１４上に、スパッタ法でＣｕシード膜１１５を形成する（図７−２）。 In recent years, high-reliability and high-performance Cu damascene wiring is often used for wiring layers of semiconductor devices. 7-1 to 7-5 are cross-sectional views schematically showing a conventional manufacturing procedure of Cu damascene wiring in a semiconductor device. First, a first interlayer insulating film 111 is formed on a semiconductor substrate on which an electronic component including a transistor (not shown) is formed, and a lower-layer wiring groove having a predetermined shape is formed on the first interlayer insulating film 111. . Next, a barrier metal film formed by laminating the TaN film 113 and the Ta film 114 is formed on the first interlayer insulating film 111 including the bottom and side surfaces of the lower wiring trench by sputtering (FIG. 7-1). ). Subsequently, a Cu seed film 115 is formed on the barrier metal films 113 and 114 by sputtering (FIG. 7-2).

ついで、メッキ法によって、Ｃｕシード膜１１５上にＣｕ膜１１６ａを形成する（図７−３）。このとき形成されるＣｕ膜１１６ａの表面は、第１の層間絶縁膜１１１の上面よりも高くなるように形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）によって、下層配線用溝に形成されたＣｕ膜１１６ａと第１の層間絶縁膜１１１とが露出するまで、余剰なＣｕ膜１１６ａを除去する（図７−４）。これにより、下層Ｃｕ配線１１６が形成される。 Next, a Cu film 116a is formed on the Cu seed film 115 by plating (FIG. 7-3). The surface of the Cu film 116 a formed at this time is formed to be higher than the upper surface of the first interlayer insulating film 111. Thereafter, the excess Cu film 116a is removed by CMP (Chemical Mechanical Polishing) until the Cu film 116a formed in the lower wiring trench and the first interlayer insulating film 111 are exposed (FIG. 7-4). Thereby, the lower layer Cu wiring 116 is formed.

その後、下層Ｃｕ配線１１６を形成した第１の層間絶縁膜１１１上に、配線材料であるＣｕの層間絶縁膜への拡散を防止する銅拡散防止膜１２１を形成し、さらにその上に絶縁材料からなる第２の層間絶縁膜１３１を形成する。この第２の層間絶縁膜１３１の所定の位置に下層Ｃｕ配線１１６に達するビア１３２を形成し、さらに、上層Ｃｕ配線１３６を形成するための所定の深さのトレンチ１３３を形成する。そして、上述した下層Ｃｕ配線１１６を形成した場合と同様に、ビア１３２とトレンチ１３３内にスパッタ法でＴａＮ膜１３４とＴａ膜１３５からなるバリアメタル膜を形成し、スパッタ法でＣｕシード膜を形成した後にメッキ法によってＣｕ膜を形成し、ＣＭＰで余剰なＣｕ膜を除去して、上層Ｃｕ配線１３６を形成する（図７−５）。 Thereafter, a copper diffusion preventing film 121 for preventing diffusion of Cu as a wiring material into the interlayer insulating film is formed on the first interlayer insulating film 111 on which the lower layer Cu wiring 116 is formed, and further, an insulating material is formed thereon. A second interlayer insulating film 131 is formed. A via 132 reaching the lower layer Cu wiring 116 is formed at a predetermined position of the second interlayer insulating film 131, and a trench 133 having a predetermined depth for forming the upper layer Cu wiring 136 is formed. As in the case of forming the lower layer Cu wiring 116 described above, a barrier metal film made of a TaN film 134 and a Ta film 135 is formed in the via 132 and the trench 133 by sputtering, and a Cu seed film is formed by sputtering. After that, a Cu film is formed by a plating method, and an excessive Cu film is removed by CMP to form an upper layer Cu wiring 136 (FIG. 7-5).

K. Higashi, H. Yamaguchi, S. Omoto, A. Sakata, T. Katata, N. Matsunaga and H. Shibata, "Highly Reliable PVD/ALD/PVD Stacked Barrier Metal Structure for 45nm-Node Copper Dual-Damascene Interconnects", International Interconnect Technology Conference 2004K. Higashi, H. Yamaguchi, S. Omoto, A. Sakata, T. Katata, N. Matsunaga and H. Shibata, "Highly Reliable PVD / ALD / PVD Stacked Barrier Metal Structure for 45nm-Node Copper Dual-Damascene Interconnects" , International Interconnect Technology Conference 2004

上述したように、従来の半導体装置の製造においては、バリアメタル膜のＴａＮ膜とＴａ膜、およびＣｕシード膜はスパッタ法で形成するのが一般的であったが、デバイスの微細化が進むにしたがって、配線幅とビア径が縮小するため、配線抵抗やビア抵抗が上昇することが問題となってきている。ここで、Ｃｕ配線においては、Ｃｕが絶縁膜中に拡散することを防止するために、一般にＴａやＴａＮなどの金属をバリアメタル膜として用いるのであるが、配線抵抗とビア抵抗の上昇を抑制するためには、これらのバリアメタル膜を薄膜化し、配線断面積に占めるバリアメタル膜の面積をできる限り少なくすることが要求される。つまり、配線断面積中にＣｕが占める面積をできる限り大きく確保し、低抵抗な配線を形成することが要求される。そのため、薄膜バリアメタル膜を形成する方法として、従来のスパッタ法ではなく、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を用いることが近年提唱されている。 As described above, in the manufacture of the conventional semiconductor device, the TaN film and the Ta film of the barrier metal film and the Cu seed film are generally formed by the sputtering method, but the miniaturization of the device proceeds. Therefore, since the wiring width and the via diameter are reduced, the wiring resistance and the via resistance are increasing. Here, in the Cu wiring, in order to prevent Cu from diffusing into the insulating film, a metal such as Ta or TaN is generally used as a barrier metal film, but the increase in wiring resistance and via resistance is suppressed. For this purpose, it is required to reduce the thickness of these barrier metal films so that the area of the barrier metal film occupying the wiring cross-sectional area is as small as possible. That is, it is required to secure a large area occupied by Cu in the wiring cross-sectional area and to form a low-resistance wiring. Therefore, as a method for forming a thin barrier metal film, it has recently been proposed to use a CVD (Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method instead of the conventional sputtering method.

一般的に、ＣＶＤ法やＡＬＤ法で形成したＴａＮ膜とＣｕ膜との密着性はよくないため、ＡＬＤ法で形成したＴａＮ膜（以下、ＡＬＤ−ＴａＮ膜という）とＣｕ膜との間にスパッタ法でＴａ膜を形成する方法が用いられてきた（たとえば、非特許文献１参照）。しかし、一般的に数ｎｍの膜厚が採用されるＡＬＤ−ＴａＮ膜上に十数ｎｍの膜厚のスパッタ法などのＰＶＤ（Physical Vapor Deposition）法で形成したＴａ膜（以下、ＰＶＤ−Ｔａ膜という）を形成するのでは、十分に薄膜のバリアメタル膜を得ることは困難であるという問題点があった。 In general, adhesion between a TaN film formed by a CVD method or an ALD method and a Cu film is not good. Therefore, sputtering is performed between a TaN film formed by an ALD method (hereinafter referred to as an ALD-TaN film) and a Cu film. A method of forming a Ta film by a method has been used (see, for example, Non-Patent Document 1). However, a Ta film (hereinafter referred to as a PVD-Ta film) formed by a PVD (Physical Vapor Deposition) method such as a sputtering method having a film thickness of several tens of nanometers on an ALD-TaN film generally having a film thickness of several nm. In other words, it is difficult to obtain a sufficiently thin barrier metal film.

この発明は、上記に鑑みてなされたもので、ＡＬＤ−ＴａＮ膜上にＰＶＤ−Ｔａ膜を形成することなく信頼性に優れた低抵抗なＣｕ配線を形成した半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and to obtain a semiconductor device in which a low-resistance Cu wiring excellent in reliability is formed on an ALD-TaN film without forming a PVD-Ta film and a method for manufacturing the same. With the goal.

上記目的を達成するため、この発明にかかる半導体装置は、半導体基板上にトランジスタを含む電子部品が形成された半導体基材上に、少なくとも１層の銅配線を含む多層配線構造が層間絶縁膜を介して形成される半導体装置において、銅配線が形成される層間絶縁膜と、前記層間絶縁膜に形成された配線用溝の側面と底面に、原子層レベルで膜厚が制御されて形成されるバリアメタル膜と、前記バリアメタル膜上に形成されるＣｕＡｌ合金からなるＣｕＡｌ合金シード膜と、前記バリアメタル膜が形成された前記配線用溝に埋め込まれたＣｕを含む材料からなる下層Ｃｕ配線と、を備えることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention has an interlayer insulating film comprising a multilayer wiring structure including at least one layer of copper wiring on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate. In the semiconductor device formed via the interlayer insulating film, copper wiring is formed, and the side and bottom surfaces of the wiring trench formed in the interlayer insulating film are formed with the film thickness controlled at the atomic layer level. A barrier metal film, a CuAl alloy seed film made of a CuAl alloy formed on the barrier metal film, and a lower layer Cu wiring made of a material containing Cu embedded in the wiring groove in which the barrier metal film is formed; It is characterized by providing.

この発明によれば、原子層レベルで膜厚制御され、十分に薄膜化されたＡＬＤ法で形成されたバリアメタル膜上に、Ｃｕ膜との密着性を高めるためのバリアメタル膜をＰＶＤ法で形成することなくバリアメタル膜とＣｕ膜との密着性を高め、信頼性に優れた低抵抗なＣｕ配線を形成することができるという効果を有する。また、ビア底にバリアメタル膜がなく、かつ配線部分のバリアメタル膜の断面積を薄膜化しているので、低い配線抵抗とビア抵抗を実現すると同時に高信頼性（耐エレクトロマイグレーション、耐ストレスマイグレーション、耐ＢＴＳ（Bias Temperature Stress）を実現することができるという効果も有する。 According to the present invention, the barrier metal film for improving the adhesion with the Cu film is formed by the PVD method on the barrier metal film formed by the ALD method whose film thickness is controlled at the atomic layer level and sufficiently thinned. Without being formed, the adhesion between the barrier metal film and the Cu film is enhanced, and a low resistance Cu wiring having excellent reliability can be formed. In addition, since there is no barrier metal film at the bottom of the via and the cross-sectional area of the barrier metal film in the wiring part is reduced, it realizes low wiring resistance and via resistance and at the same time high reliability (electromigration resistance, stress migration resistance, There is also an effect that BTS (Bias Temperature Stress) resistance can be realized.

以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments. The cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.

実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の配線構造を模式的に示す断面図である。この半導体装置は、半導体基板上にトランジスタなどの電子部品が形成された図示しない半導体基材上にシリコン酸化物などからなる下部層間絶縁膜１１、下層Ｃｕ配線１５の配線材料である銅の層間絶縁膜への拡散を防止するシリコン窒化物などからなる銅拡散防止膜２１、およびシリコン酸化物などからなる上部層間絶縁膜３１が順に積層され、上部層間絶縁膜３１に埋め込まれた上層Ｃｕ配線３６ｂと、下部層間絶縁膜１１内に形成された下層Ｃｕ配線１５とが、上部層間絶縁膜３１に形成されたコンタクト３６ａによって電気的に接続される構造を有する。以上において、下部層間絶縁膜１１は、特許請求の範囲における第１の層間絶縁膜に相当し、銅拡散防止膜２１と上部層間絶縁膜３１とは、同じく第２の層間絶縁膜に相当する。 Embodiment 1 FIG.
1 is a cross-sectional view schematically showing a wiring structure of a semiconductor device according to a first embodiment of the present invention. In this semiconductor device, an interlayer insulation of copper which is a wiring material of a lower interlayer insulating film 11 made of silicon oxide or the like and a lower layer Cu wiring 15 is formed on a semiconductor substrate (not shown) in which electronic components such as transistors are formed on a semiconductor substrate A copper diffusion prevention film 21 made of silicon nitride or the like for preventing diffusion into the film, and an upper interlayer insulation film 31 made of silicon oxide or the like are sequentially laminated, and an upper layer Cu wiring 36b embedded in the upper interlayer insulation film 31; The lower Cu wiring 15 formed in the lower interlayer insulating film 11 is electrically connected by a contact 36 a formed in the upper interlayer insulating film 31. In the above description, the lower interlayer insulating film 11 corresponds to the first interlayer insulating film in the claims, and the copper diffusion prevention film 21 and the upper interlayer insulating film 31 also correspond to the second interlayer insulating film.

下部層間絶縁膜１１の所定の位置には、下層Ｃｕ配線１５を形成するための配線用溝１２が形成され、この配線用溝１２の底面と側面には、銅の下部層間絶縁膜１１への拡散を防止するための、ＡＬＤ法によって形成されるバリアメタル膜（以下、ＡＬＤ−バリアメタル膜という）１３とＣｕＡｌ合金シード膜１４が形成される。このＡＬＤ−バリアメタル膜１３とＣｕＡｌ合金シード膜１４で内面が被覆された配線用溝１２にＣｕ膜が埋め込まれて、下層Ｃｕ配線１５が形成される。 A wiring groove 12 for forming the lower layer Cu wiring 15 is formed at a predetermined position of the lower interlayer insulating film 11. Copper wiring to the lower interlayer insulating film 11 is formed on the bottom and side surfaces of the wiring groove 12. A barrier metal film (hereinafter referred to as ALD-barrier metal film) 13 and a CuAl alloy seed film 14 formed by the ALD method for preventing diffusion are formed. A Cu film is buried in the wiring groove 12 whose inner surface is covered with the ALD-barrier metal film 13 and the CuAl alloy seed film 14 to form a lower layer Cu wiring 15.

また、上部層間絶縁膜３１には下層Ｃｕ配線１５と接続するためのビア３２と、ビア３２に接続される所定形状の上層Ｃｕ配線３６ｂを形成するためのトレンチ３３が形成され、このトレンチ３３の側面と底面、およびビア３２の側面には、銅の上部層間絶縁膜３１への拡散を防止するためのＡＬＤ−バリアメタル膜３４とＣｕＡｌ合金シード膜３５が形成される。そして、これらのＡＬＤ−バリアメタル膜３４とＣｕＡｌ合金シード膜３５で内面が被覆されたビア３２とトレンチ３３にＣｕ膜が埋め込まれて、ビア３２の部分にはコンタクト３６ａが、トレンチ３３の部分には上層Ｃｕ配線３６ｂが形成される。 Further, a via 32 for connecting to the lower Cu wiring 15 and a trench 33 for forming an upper Cu wiring 36b of a predetermined shape connected to the via 32 are formed in the upper interlayer insulating film 31. An ALD-barrier metal film 34 and a CuAl alloy seed film 35 for preventing diffusion of copper into the upper interlayer insulating film 31 are formed on the side and bottom surfaces and the side surfaces of the via 32. Then, a Cu film is buried in the via 32 and the trench 33 whose inner surfaces are covered with the ALD-barrier metal film 34 and the CuAl alloy seed film 35, and a contact 36 a is formed in the portion of the via 32, and a portion of the trench 33 is formed. The upper layer Cu wiring 36b is formed.

このような配線構造におけるＡＬＤ−バリアメタル膜１３，３４は、原子層レベルで膜厚が制御される薄膜であり、通常数ｎｍの膜厚を有し、厚くとも１０ｎｍ未満の膜厚であることが望ましい。また、ＡＬＤ−バリアメタル膜１３，３４としては、ＡＬＤ−ＴａＮ膜、ＡＬＤ−ＴａＣＮ膜、ＡＬＤ−ＷＮ膜、ＡＬＤ−ＷＣＮ膜、ＡＬＤ−Ｒｕ膜、ＡＬＤ−ＲｕＮ膜、ＡＬＤ−ＲｕＯ膜などのＣｕの層間絶縁膜への拡散を防止することができる材料の膜がＡＬＤ法で形成されたものであればよい。 The ALD-barrier metal films 13 and 34 in such a wiring structure are thin films whose film thickness is controlled at the atomic layer level, and usually have a film thickness of several nanometers and a thickness of at most less than 10 nm. Is desirable. In addition, as the ALD-barrier metal films 13 and 34, Cu such as ALD-TaN film, ALD-TaCN film, ALD-WN film, ALD-WCN film, ALD-Ru film, ALD-RuN film, ALD-RuO film, etc. Any material can be used as long as a film of a material that can prevent diffusion into the interlayer insulating film is formed by the ALD method.

また、ＣｕＡｌ合金シード膜１４，３５はメッキ法でＣｕ膜を形成するためのシード層であり、Ｃｕ膜に０．１ｗｔ％以上のＡｌが含有されるＣｕＡｌ合金からなる。ここで、純Ｃｕシード膜を用いずにＣｕＡｌ合金シード膜１４，３５を用いたのは、純Ｃｕシード膜とＡＬＤ−バリアメタル膜１３，３４とは密着性に乏しいが、Ｃｕ中にＡｌを含有させたＣｕＡｌ合金シード膜１４，３５とＡＬＤ−バリアメタル膜１３，３４とは、Ｃｕ配線の信頼性を改善するのに十分な密着性が得られることによるものである。密着性の観点からは、ＣｕＡｌ合金シード膜１４，３５のＡｌ含有量は、０．１ｗｔ％以上であれば多いほどよいが、Ｃｕ中のＡｌ含有量が多くなると配線抵抗が上昇してしまう。そこで、配線抵抗の上昇を最小限に抑えるとともに、ＡＬＤ−バリアメタル膜１３，３４との密着性を確保するためには、Ａｌ含有量の上限を２．０ｗｔ％程度とするのがよい。ただし、配線抵抗の上昇を問題としない場合には、Ａｌ含有量を２．０ｗｔ％以上とすることも可能である。 The CuAl alloy seed films 14 and 35 are seed layers for forming a Cu film by a plating method, and are made of a CuAl alloy containing 0.1 wt% or more of Al in the Cu film. Here, the use of the CuAl alloy seed films 14 and 35 without using the pure Cu seed film is poor in adhesion between the pure Cu seed film and the ALD-barrier metal films 13 and 34, but Al is contained in Cu. This is because the CuAl alloy seed films 14 and 35 and the ALD-barrier metal films 13 and 34 contained are provided with sufficient adhesion to improve the reliability of the Cu wiring. From the viewpoint of adhesion, the Al content of the CuAl alloy seed films 14 and 35 is preferably as high as 0.1 wt% or more. However, if the Al content in Cu increases, the wiring resistance increases. Therefore, in order to minimize the increase in wiring resistance and to ensure adhesion with the ALD-barrier metal films 13 and 34, the upper limit of the Al content is preferably set to about 2.0 wt%. However, if the increase in wiring resistance is not a problem, the Al content can be 2.0 wt% or more.

このように、この実施の形態１では、層間絶縁膜にダマシン構造のＣｕ配線を形成する際に、ＡＬＤ−バリアメタル膜１３，３４とＣｕＡｌ合金シード膜１４，３５を形成した後に、Ｃｕ配線を形成するようにしたので、ＡＬＤ−バリアメタル膜１３，３４とＣｕ膜を形成するためのシード膜との密着性を高めることができる。なお、図では、厚くても１０ｎｍ未満の膜厚のＡＬＤ−バリアメタル膜１３，３４が厚く描かれているが、これは説明の都合によるものであり、上述したように図に示される比率は、実際の半導体装置の層構造の比率を表すものではない。また、この実施の形態１の特徴を説明する都合上、図中にＣｕＡｌ合金シード膜１４，３５を示しているが、実際には、ＣｕＡｌ合金シード膜１４，３５の存在は明らかではなく、ＣｕＡｌ合金シード膜１４，３５とＣｕ膜１５，３６ａ，３６ｂとが１つの連続的な膜として存在し、図中のＣｕＡｌ合金シード膜１４，３５の位置にＡｌ含有量の高い領域があり、Ｃｕ膜１５，３６ａ，３６ｂに向かってＡｌ含有量が低くなる膜となっている。 As described above, in the first embodiment, when the Cu wiring having the damascene structure is formed in the interlayer insulating film, the Cu wiring is formed after the ALD-barrier metal films 13 and 34 and the CuAl alloy seed films 14 and 35 are formed. Since it is formed, the adhesion between the ALD-barrier metal films 13 and 34 and the seed film for forming the Cu film can be enhanced. In the figure, the ALD-barrier metal films 13 and 34 having a thickness of less than 10 nm are drawn thick even though they are thick. This is for convenience of explanation, and the ratio shown in the figure is as described above. It does not represent the ratio of the actual layer structure of the semiconductor device. Further, for the purpose of explaining the characteristics of the first embodiment, the CuAl alloy seed films 14 and 35 are shown in the figure, but actually, the existence of the CuAl alloy seed films 14 and 35 is not clear, and CuAl alloy seed films 14 and 35 are not clear. The alloy seed films 14 and 35 and the Cu films 15, 36a and 36b exist as one continuous film, and there is a region having a high Al content at the position of the CuAl alloy seed films 14 and 35 in the figure. The Al content decreases toward 15, 36a and 36b.

つぎに、このような半導体装置の配線構造の製造方法について説明する。図２−１〜図２−１１は、この発明にかかる半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である。まず、半導体基板上に半導体素子などを形成した図示しない半導体基材上にシリコン酸化物などからなる下部層間絶縁膜１１を形成する（図２−１）。ついで、フォトリソグラフィ技術とエッチング技術とを用いて、下層Ｃｕ配線を形成するための配線用溝１２を下部層間絶縁膜１１に形成する（図２−２）。 Next, a method for manufacturing such a wiring structure of a semiconductor device will be described. 2-1 to 2-11 are cross-sectional views schematically showing an example of the manufacturing method of the wiring structure according to the first embodiment of the semiconductor device according to the present invention. First, a lower interlayer insulating film 11 made of silicon oxide or the like is formed on a semiconductor base (not shown) having a semiconductor element or the like formed on a semiconductor substrate (FIG. 2-1). Next, a wiring groove 12 for forming a lower layer Cu wiring is formed in the lower interlayer insulating film 11 using a photolithography technique and an etching technique (FIG. 2-2).

その後、配線用溝１２が形成された下部層間絶縁膜１１上にＡＬＤ法を用いてバリアメタル膜１３を形成する。ここでは、バリアメタル膜１３としてＴａＮ膜を使用する場合を例に挙げる。ＡＬＤ−ＴａＮ膜１３の膜厚は、数ｎｍ〜１０ｎｍ未満であるものとする。ついで、スパッタ法などのＰＶＤ法によって、ＡＬＤ−ＴａＮ膜１３上に、０．１ｗｔ％以上のＡｌ含有量を有するＣｕＡｌ合金シード膜１４を形成する。これにより、下層配線用溝の側面と底面にはＡＬＤ−ＴａＮ膜１３とＣｕＡｌ合金シード膜１４が順に形成される。さらに、メッキ法によって、ＣｕＡｌ合金シード膜１４上にＣｕ膜１５ａを形成する（図２−３）。 Thereafter, a barrier metal film 13 is formed on the lower interlayer insulating film 11 in which the wiring trench 12 is formed by using the ALD method. Here, a case where a TaN film is used as the barrier metal film 13 is taken as an example. The film thickness of the ALD-TaN film 13 is several nm to less than 10 nm. Next, a CuAl alloy seed film 14 having an Al content of 0.1 wt% or more is formed on the ALD-TaN film 13 by a PVD method such as sputtering. As a result, the ALD-TaN film 13 and the CuAl alloy seed film 14 are sequentially formed on the side surface and the bottom surface of the lower wiring trench. Further, a Cu film 15a is formed on the CuAl alloy seed film 14 by plating (FIG. 2-3).

ついで、１００℃以上４５０℃以下の温度でアニール処理を行い、ＣｕＡｌ合金シード膜１４中のＡｌをＣｕ膜１５ａ中に拡散させる（図２−４）。ここで、メッキ法によってＣｕ膜１５ａを形成した後に、１００℃以上４５０℃以下の温度でアニール処理を行うことによって、Ｃｕの粒成長とメッキ法によって形成されたＣｕ膜１５ａ中へのＡｌの拡散が生じるため、アニール処理後は、ＣｕＡｌ合金シード膜１４とＣｕ膜１５ａとの界面は必ずしも明確ではなく、一つのグレインとして形成されることもある。また、このときのＣｕ膜１５ａ中のＡｌの分布は、ＡＬＤ−ＴａＮ膜１３と接する付近（もともとＣｕＡｌ合金シード膜１４を成膜した付近）のＡｌ濃度が高く、もともとメッキ法によって形成されたＣｕ膜１５ａが存在していた付近のＡｌ濃度は、成膜時におけるＣｕＡｌ合金シード膜１４中のＡｌ濃度以下となる。ただし、アニール時の雰囲気（酸素含有量）によっては、メッキ法によって形成されたＣｕ膜１５ａの表面にて拡散したＡｌが酸化される結果として、表面部分のＡｌ濃度が高くなることがある。 Next, annealing is performed at a temperature of 100 ° C. or higher and 450 ° C. or lower to diffuse Al in the CuAl alloy seed film 14 into the Cu film 15a (FIG. 2-4). Here, after forming the Cu film 15a by the plating method, annealing is performed at a temperature of 100 ° C. or higher and 450 ° C. or lower, whereby Cu grain growth and Al diffusion into the Cu film 15a formed by the plating method are performed. Therefore, after the annealing process, the interface between the CuAl alloy seed film 14 and the Cu film 15a is not always clear and may be formed as one grain. Further, the Al distribution in the Cu film 15a at this time is such that the Al concentration in the vicinity in contact with the ALD-TaN film 13 (in the vicinity where the CuAl alloy seed film 14 was originally formed) is high, and Cu originally formed by the plating method is used. The Al concentration in the vicinity of the film 15a is equal to or lower than the Al concentration in the CuAl alloy seed film 14 at the time of film formation. However, depending on the atmosphere (oxygen content) during annealing, the Al concentration in the surface portion may increase as a result of oxidation of Al diffused on the surface of the Cu film 15a formed by plating.

その後、ＣＭＰ法を用いて、配線用溝１２の形成位置以外の位置で下部層間絶縁膜１１の表面が露出するまでＣｕ膜１５ａを除去する（図２−５）。これにより、下層Ｃｕ配線１５が形成される。 Thereafter, the CMP film is used to remove the Cu film 15a until the surface of the lower interlayer insulating film 11 is exposed at a position other than the position where the wiring trench 12 is formed (FIG. 2-5). Thereby, the lower layer Cu wiring 15 is formed.

ついで、下層Ｃｕ配線１５を形成した下部層間絶縁膜１１上に、１種類以上の層間絶縁膜を形成する。ここでは、シリコン窒化物などからなる銅拡散防止膜２１とシリコン酸化物などからなる上部層間絶縁膜３１を順に積層させる（図２−６）。その後、フォトリソグラフィ技術とエッチング技術とを用いて、上部層間絶縁膜３１と銅拡散防止膜２１の所定の位置にビア３２を形成し、さらに上部層間絶縁膜３１の所定の位置に上部Ｃｕ配線を形成するためのトレンチ３３を形成する（図２−７）。なお、ビア３２の形成に当っては、下層Ｃｕ配線１５が露出するように銅拡散防止膜２１が除去される。 Next, one or more types of interlayer insulating films are formed on the lower interlayer insulating film 11 on which the lower Cu wiring 15 is formed. Here, a copper diffusion prevention film 21 made of silicon nitride or the like and an upper interlayer insulating film 31 made of silicon oxide or the like are sequentially stacked (FIG. 2-6). Thereafter, vias 32 are formed at predetermined positions of the upper interlayer insulating film 31 and the copper diffusion prevention film 21 using photolithography technology and etching technology, and upper Cu wiring is further formed at predetermined positions of the upper interlayer insulating film 31. A trench 33 for forming is formed (FIGS. 2-7). In forming the via 32, the copper diffusion preventing film 21 is removed so that the lower layer Cu wiring 15 is exposed.

ついで、ビア３２とトレンチ３３を形成した上部層間絶縁膜３１上に、ＡＬＤ法によってＡＬＤ−ＴａＮ膜３４を、通常、数ｎｍの厚さで、厚くとも１０ｎｍ未満の膜厚で形成する（図２−８）。これにより、上部層間絶縁膜３１上と、ビア３２とトレンチ３３の側面と底面にＡＬＤ−ＴａＮ膜３４が形成される。 Next, an ALD-TaN film 34 is usually formed with a thickness of several nm and a thickness of less than 10 nm on the upper interlayer insulating film 31 in which the via 32 and the trench 33 are formed (FIG. 2). -8). As a result, the ALD-TaN film 34 is formed on the upper interlayer insulating film 31 and on the side surfaces and bottom surfaces of the vias 32 and the trenches 33.

続いて、ビア底部分のＡＬＤ−ＴａＮ膜３４のみを選択的にエッチングして、除去する（図２−９）。なお、このとき、図３に示されるように、ビア底のＡＬＤ−ＴａＮ膜３４よりも下部の下層Ｃｕ配線１５を掘り込んでもよい。また、ビア底のＡＬＤ−ＴａＮ膜３４を選択的にエッチングする際に、ビア底以外のＡＬＤ−ＴａＮ膜３４を保護するために、若干のＴａ膜やＴａＮ膜などのバリアメタル膜をＰＶＤ法を用いて堆積させるようにしてもよい。 Subsequently, only the ALD-TaN film 34 at the bottom of the via is selectively etched and removed (FIG. 2-9). At this time, as shown in FIG. 3, the lower layer Cu wiring 15 below the ALD-TaN film 34 at the bottom of the via may be dug. Further, when the ALD-TaN film 34 on the via bottom is selectively etched, a PVD method is applied to a barrier metal film such as a Ta film or a TaN film in order to protect the ALD-TaN film 34 other than the via bottom. You may make it deposit using.

ついで、上述した下層Ｃｕ配線１５の形成時と同様に、ＡＬＤ−ＴａＮ膜３４上に０．１ｗｔ％以上のＡｌを有するＣｕＡｌ合金シード膜３５を成膜し、続いて、メッキ法によってＣｕ膜３６Ａを形成する（図２−１０）。これにより、ビア３２とトレンチ３３にＣｕ膜３６Ａが埋め込まれる。 Subsequently, similarly to the formation of the lower layer Cu wiring 15 described above, a CuAl alloy seed film 35 having 0.1 wt% or more of Al is formed on the ALD-TaN film 34, and subsequently, a Cu film 36A is formed by plating. (FIG. 2-10). As a result, the Cu film 36 </ b> A is embedded in the via 32 and the trench 33.

ついで、１００℃以上４５０℃以下の温度でアニール処理をほどこして、ＣｕＡｌ合金シード膜３５中のＡｌをメッキ法で形成されたＣｕ膜３６Ａ中に拡散させる。その後、ＣＭＰ法を用いて、トレンチ３３の形成位置以外の位置で上部層間絶縁膜３１の表面が露出するまでＣｕ膜３６Ａを除去する（図２−１１）。これにより、上層Ｃｕ配線３６が形成される。以上によって、半導体装置の配線構造が形成される。なお、３層以上の配線構造を有する場合にも、同様の手順で配線を形成することができる。 Next, an annealing process is performed at a temperature of 100 ° C. or higher and 450 ° C. or lower to diffuse Al in the CuAl alloy seed film 35 into the Cu film 36A formed by plating. Thereafter, using the CMP method, the Cu film 36A is removed until the surface of the upper interlayer insulating film 31 is exposed at a position other than the position where the trench 33 is formed (FIG. 2-11). Thereby, the upper layer Cu wiring 36 is formed. Thus, the wiring structure of the semiconductor device is formed. Note that the wiring can be formed by the same procedure even when the wiring structure has three or more layers.

この実施の形態１によれば、層間絶縁膜に形成された配線用溝、または配線用溝とビアに、ＡＬＤ法によってバリアメタル膜を形成し、さらにＰＶＤ法によってＣｕＡｌ合金シード膜を順に形成した後にメッキ法でＣｕ膜を形成するようにしたので、配線部分のバリアメタル膜が薄膜であり、かつビア底のバリアメタル膜がないために、配線抵抗とビア抵抗を低抵抗に制御しつつ、信頼性に優れた半導体装置を得ることができるという効果を有する。また、従来の技術のようにＡＬＤ−ＴａＮ膜上にＰＶＤ−Ｔａ膜を形成することなく、メッキ法によってＣｕ膜を密着性よく形成することができるという効果も有する。 According to the first embodiment, the barrier metal film is formed in the wiring groove formed in the interlayer insulating film, or the wiring groove and the via by the ALD method, and the CuAl alloy seed film is formed in order by the PVD method. Since the Cu film was formed later by plating, the barrier metal film at the wiring part was a thin film and there was no barrier metal film at the bottom of the via. Therefore, while controlling the wiring resistance and the via resistance to low resistance, This has the effect that a highly reliable semiconductor device can be obtained. Further, there is an effect that the Cu film can be formed with good adhesion by a plating method without forming the PVD-Ta film on the ALD-TaN film as in the prior art.

実施の形態２．
実施の形態１では、ＡＬＤ−ＴａＮ膜１３，３４を形成した（図２−３、図２−８）後、ＣｕＡｌ合金シード膜１４，３５を形成していた（図２−３、図２−１０）が、ＡＬＤ−ＴａＮ膜１３，３４を形成した後、ＣｕＡｌ合金シード膜１４，３５を形成する前に、Ｈ₂雰囲気中でＡＬＤ−ＴａＮ膜１３，３４の表面をプラズマ処理してもよい。 Embodiment 2. FIG.
In the first embodiment, after the ALD-TaN films 13 and 34 are formed (FIGS. 2-3 and 2-8), the CuAl alloy seed films 14 and 35 are formed (FIGS. 2-3 and 2-). 10) After the ALD-TaN films 13 and 34 are formed, the surface of the ALD-TaN films 13 and 34 may be plasma-treated in an H ₂ atmosphere before the CuAl alloy seed films 14 and 35 are formed. .

図４は、Ｈ₂雰囲気中でのＡＬＤ−ＴａＮ膜のプラズマ処理の様子を模式的に示す断面図である。この図に示されるように、ＡＬＤ−ＴａＮ膜１３をＨ₂雰囲気中でプラズマ処理することによって、ＡＬＤ−ＴａＮ膜１３の表面のＮ含有量を低下させ、ＡＬＤ−ＴａＮ膜１４中のＮとその上層に形成されるＣｕＡｌ合金シード膜１４中のＡｌとが反応してＡｌＮが形成されることを防止することができる。 FIG. 4 is a cross-sectional view schematically showing a state of plasma processing of the ALD-TaN film in an H ₂ atmosphere. As shown in this figure, the ALD-TaN film 13 is plasma-treated in an H ₂ atmosphere to reduce the N content on the surface of the ALD-TaN film 13, so that N in the ALD-TaN film 14 and its N It is possible to prevent AlN from being formed by reaction with Al in the CuAl alloy seed film 14 formed in the upper layer.

この実施の形態２によれば、ＡＬＤ−ＴａＮ膜を形成し、Ｈ₂雰囲気中でプラズマ処理した後に、ＣｕＡｌ合金シード膜を形成するようにしたので、ＡＬＤ−ＴａＮ膜中のＮとＣｕＡｌ合金シード膜中のＡｌとの反応を防止し、ＡＬＤ−ＴａＮ膜とＣｕＡｌ合金シード膜との密着性が劣化することを防止することができるという効果を有する。 According to the second embodiment, since the ALD-TaN film is formed and the CuAl alloy seed film is formed after the plasma treatment in the H ₂ atmosphere, the N in the ALD-TaN film and the CuAl alloy seed are formed. The reaction with Al in the film can be prevented, and the adhesion between the ALD-TaN film and the CuAl alloy seed film can be prevented from deteriorating.

実施の形態３．
実施の形態１では、ＡＬＤ−ＴａＮ膜１３，３４を形成し（図２−３、図２−８）、ＣｕＡｌ合金シード膜１４，３５を形成し（図２−３、図２−１０）、メッキ法によってＣｕ膜１５ａ，３６Ａを形成した（図２−３と図２−１０）後に、１００℃以上４５０℃以下の温度で熱処理を行っていたが、ＡＬＤ−ＴａＮ膜１３，３４を形成し（図２−３、図２−８）、ＣｕＡｌ合金シード膜１４，３５を形成した（図２−３、図２−１０）後に、１００℃以上４５０℃以下の温度で熱処理を行うようにしてもよい。 Embodiment 3 FIG.
In the first embodiment, ALD-TaN films 13 and 34 are formed (FIGS. 2-3 and 2-8), CuAl alloy seed films 14 and 35 are formed (FIGS. 2-3 and 2-10), After Cu films 15a and 36A were formed by plating (FIGS. 2-3 and 2-10), heat treatment was performed at a temperature of 100 ° C. or higher and 450 ° C. or lower, but ALD-TaN films 13 and 34 were formed. (FIGS. 2-3 and 2-8), after forming the CuAl alloy seed films 14 and 35 (FIGS. 2-3 and 2-10), heat treatment is performed at a temperature of 100 ° C. or more and 450 ° C. or less. Also good.

図５は、実施の形態３による半導体装置の配線構造の一例を示す図である。この図５に示される配線構造では、図１において、ＡＬＤ−ＴａＮ膜１３，３４とＣｕＡｌ合金シード膜１４，３５との界面にＡｌＮ膜１６，３７をさらに有する構造となっている。このＡｌＮ膜１６，３７はバリアメタル膜として用いられる。このような配線構造を形成するには、上述したように、ＡＬＤ−ＴａＮ膜１３，３４を形成し、ＣｕＡｌ合金シード膜１４，３５を形成した後に、１００℃以上４５０℃以下の温度で熱処理を行うことによって、ＡＬＤ−ＴａＮ膜１３，３４中のＮとＣｕＡｌ合金シード膜１４，３５中のＡｌとを反応させて、ＡｌＮ膜１６，３７を生成させることができる。 FIG. 5 is a diagram showing an example of the wiring structure of the semiconductor device according to the third embodiment. The wiring structure shown in FIG. 5 has a structure further including AlN films 16 and 37 at the interface between the ALD-TaN films 13 and 34 and the CuAl alloy seed films 14 and 35 in FIG. The AlN films 16 and 37 are used as barrier metal films. In order to form such a wiring structure, as described above, the ALD-TaN films 13 and 34 are formed, the CuAl alloy seed films 14 and 35 are formed, and then heat treatment is performed at a temperature of 100 ° C. to 450 ° C. By performing this, N in the ALD-TaN films 13 and 34 and Al in the CuAl alloy seed films 14 and 35 can be reacted to generate the AlN films 16 and 37.

この実施の形態３によれば、ＡＬＤ−ＴａＮ膜とＣｕＡｌ合金シード膜を形成した後、熱処理を行って、両者の界面にＡｌＮ膜を形成させてバリアメタル膜として用いるようにしたので、さらにＡＬＤ−ＴａＮ膜を薄膜化して、配線抵抗の低抵抗化を実現することができるという効果を有する。 According to the third embodiment, after the ALD-TaN film and the CuAl alloy seed film are formed, heat treatment is performed, and an AlN film is formed at the interface between the two and used as a barrier metal film. The effect is that the wiring resistance can be reduced by reducing the thickness of the -TaN film.

実施の形態４．
図６は、この発明にかかる半導体装置の実施の形態４の配線構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図１の半導体装置の配線構造において、下層Ｃｕ配線１５上にキャップメタル膜１７を有し、さらに上部層間絶縁膜３１に形成されたビア３２の底部のＡＬＤ−バリアメタル膜３４が残された構造となっている。キャップメタル膜１７としては、ＷＣＯ（Ｂ）、ＷＣＯ（Ｐ）、ＷなどのＷを含む化合物間またはＣｕシリサイドが用いられる。なお、その他の構成は、実施の形態１と同様であるので、その説明を省略する。 Embodiment 4 FIG.
FIG. 6 is a sectional view schematically showing a wiring structure of a semiconductor device according to a fourth embodiment of the present invention. In the semiconductor device wiring structure of FIG. 1 according to the first embodiment, this semiconductor device has a cap metal film 17 on the lower Cu wiring 15 and further an ALD at the bottom of the via 32 formed in the upper interlayer insulating film 31. A structure in which the barrier metal film 34 is left. As the cap metal film 17, an inter-compound containing W such as WCO (B), WCO (P), W or Cu silicide is used. Since other configurations are the same as those of the first embodiment, description thereof is omitted.

このような配線構造を製造する場合は、基本的に、実施の形態１で説明した手順と同様であるが、図２−３〜図２−４でメッキ法でＣｕ膜１５ａを形成して熱処理を行い、ＣＭＰ法によって余剰な膜を除去して下層Ｃｕ配線１５を形成した後、下層Ｃｕ配線１５上にキャップメタル膜１７を形成し、また、図２−８で、上部層間絶縁膜３１にＡＬＤ−バリアメタル膜３４を形成した後に、ビア底のＡＬＤ−バリアメタル膜３４を除去することなく、すなわち図２−９の処理を行うことなく、ＣｕＡｌ合金シード膜３５を形成する点が、実施の形態１の場合とは異なる。 When such a wiring structure is manufactured, the procedure is basically the same as that described in the first embodiment. However, a Cu film 15a is formed by plating in FIGS. After removing the surplus film by CMP and forming the lower layer Cu wiring 15, the cap metal film 17 is formed on the lower layer Cu wiring 15, and in FIG. After forming the ALD-barrier metal film 34, the CuAl alloy seed film 35 is formed without removing the ALD-barrier metal film 34 at the bottom of the via, that is, without performing the process of FIG. 2-9. This is different from the case of Form 1.

この実施の形態４によれば、下層Ｃｕ配線上にキャップメタル膜を形成するようにしたので、ビア底のＡＬＤ−バリアメタル膜を除去しなくても、低抵抗を実現することができるという効果を有する。また、下層Ｃｕ配線上にキャップメタルを形成し、かつ配線部分のバリアメタル膜の断面積を薄膜化しているので、低い配線抵抗とビア抵抗を実現すると同時に高信頼性（耐エレクトロマイグレーション、耐ストレスマイグレーション、耐ＢＴＳ（Bias Temperature Stress）を実現することができるという効果も有する。 According to the fourth embodiment, since the cap metal film is formed on the lower layer Cu wiring, it is possible to realize a low resistance without removing the ALD-barrier metal film on the via bottom. Have In addition, since the cap metal is formed on the lower layer Cu wiring and the cross-sectional area of the barrier metal film in the wiring portion is reduced, low wiring resistance and via resistance are achieved, and at the same time, high reliability (electromigration resistance, stress resistance) It also has an effect that migration and BTS (Bias Temperature Stress) resistance can be realized.

なお、上述した説明では、配線層が２層である場合を説明したが、３層以上の場合でも、同様にして配線構造を構成し、形成することができる。 In the above description, the case where there are two wiring layers has been described. However, even in the case of three or more layers, the wiring structure can be configured and formed in the same manner.

以上のように、この発明にかかる半導体装置の製造方法は、Ｃｕ配線を使用する半導体デバイス全般に有用である。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for all semiconductor devices using Cu wiring.

この発明による半導体装置の実施の形態１の配線構造を模式的に示す断面図である。It is sectional drawing which shows typically the wiring structure of Embodiment 1 of the semiconductor device by this invention. この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その１）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 1). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その２）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 2). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その３）。FIG. 6 is a sectional view schematically showing an example of the manufacturing method of the wiring structure according to the first embodiment of the semiconductor device according to the present invention (part 3); この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その４）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 4). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その５）。FIG. 6 is a sectional view schematically showing an example of the manufacturing method of the wiring structure according to the first embodiment of the semiconductor device according to the present invention (part 5); この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その６）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 6). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その７）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 7). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その８）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 8). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その９）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 9). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その１０）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 10). この発明による半導体装置の実施の形態１の配線構造の製造方法の一例を模式的に示す断面図である（その１１）。It is sectional drawing which shows typically an example of the manufacturing method of the wiring structure of Embodiment 1 of the semiconductor device by this invention (the 11). ビア底部分のＡＬＤ−バリアメタル膜のエッチンの一例を示す図である。It is a figure which shows an example of the etching of the ALD-barrier metal film of a via bottom part. Ｈ₂雰囲気中でのＡＬＤ−ＴａＮ膜のプラズマ処理の様子を模式的に示す断面図である。How the plasma treatment of ALD-TaN film in an atmosphere of H ₂ is a cross-sectional view schematically showing. 実施の形態３による半導体装置の配線構造の一例を示す図である。6 is a diagram showing an example of a wiring structure of a semiconductor device according to a third embodiment. FIG. この発明による半導体装置の実施の形態４の配線構造を模式的に示す断面図である。It is sectional drawing which shows typically the wiring structure of Embodiment 4 of the semiconductor device by this invention. 半導体装置におけるＣｕダマシン配線の従来の製造手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the conventional manufacturing procedure of Cu damascene wiring in a semiconductor device (the 1). 半導体装置におけるＣｕダマシン配線の従来の製造手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the conventional manufacturing procedure of Cu damascene wiring in a semiconductor device (the 2). 半導体装置におけるＣｕダマシン配線の従来の製造手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the conventional manufacturing procedure of Cu damascene wiring in a semiconductor device (the 3). 半導体装置におけるＣｕダマシン配線の従来の製造手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the conventional manufacturing procedure of Cu damascene wiring in a semiconductor device (the 4). 半導体装置におけるＣｕダマシン配線の従来の製造手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the conventional manufacturing procedure of Cu damascene wiring in a semiconductor device (the 5).

符号の説明Explanation of symbols

１１下部層間絶縁膜
１２配線用溝
１３，３４ＡＬＤ−バリアメタル膜
１４，３５ＣｕＡｌ合金シード膜
１５下部Ｃｕ配線
１６，３７バリアメタル膜
２１銅拡散防止膜
３１上部層間絶縁膜
３２ビア
３３トレンチ
３６ａコンタクト
３６ｂ上部Ｃｕ配線
３７キャップメタル膜 DESCRIPTION OF SYMBOLS 11 Lower interlayer insulation film 12 Trench for wiring 13,34 ALD-barrier metal film 14,35 CuAl alloy seed film 15 Lower Cu wiring 16,37 Barrier metal film 21 Copper diffusion prevention film 31 Upper interlayer insulation film 32 Via 33 Trench 36a Contact 36b Upper Cu wiring 37 Cap metal film

Claims

半導体基板上にトランジスタを含む電子部品が形成された半導体基材上に、少なくとも１層の銅配線を含む多層配線構造が層間絶縁膜を介して形成される半導体装置において、
銅配線が形成される層間絶縁膜と、
前記層間絶縁膜に形成された配線用溝の側面と底面に、原子層レベルで膜厚が制御されて形成されるバリアメタル膜と、
前記バリアメタル膜上に形成されるＣｕＡｌ合金からなるＣｕＡｌ合金シード膜と、
前記バリアメタル膜が形成された前記配線用溝に埋め込まれたＣｕを含む材料からなる下層Ｃｕ配線と、
を備えることを特徴とする半導体装置。 In a semiconductor device in which a multilayer wiring structure including at least one layer of copper wiring is formed via an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
An interlayer insulating film on which copper wiring is formed;
A barrier metal film formed on the side surface and bottom surface of the wiring groove formed in the interlayer insulating film, the film thickness of which is controlled at the atomic layer level;
A CuAl alloy seed film made of a CuAl alloy formed on the barrier metal film;
A lower layer Cu wiring made of a material containing Cu embedded in the wiring groove in which the barrier metal film is formed;
A semiconductor device comprising:

半導体基板上にトランジスタを含む電子部品が形成された半導体基材上に、少なくとも１層の銅配線を含む多層配線構造が層間絶縁膜を介して形成される半導体装置において、
下層配線が形成された第１の層間絶縁膜上に形成される第２の層間絶縁膜と、
前記第２の層間絶縁膜中の所定の位置に前記下層配線に至る深さまで形成されたビアの側面と、上層Ｃｕ配線が形成される位置に形成されたトレンチの底面と側面に、原子層レベルで膜厚が制御されて形成されるバリアメタル膜と、
前記バリアメタル膜上に形成されるＣｕＡｌ合金からなるＣｕＡｌ合金シード膜と、
前記バリアメタル膜が形成された前記配線用溝に埋め込まれたＣｕを含む材料からなる下層Ｃｕ配線と、
を備えることを特徴とする半導体装置。 In a semiconductor device in which a multilayer wiring structure including at least one layer of copper wiring is formed via an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
A second interlayer insulating film formed on the first interlayer insulating film on which the lower layer wiring is formed;
At the atomic layer level on the side surface of the via formed in a predetermined position in the second interlayer insulating film to the depth reaching the lower layer wiring, and on the bottom surface and side surface of the trench formed in the position where the upper layer Cu wiring is formed A barrier metal film formed by controlling the film thickness at
A CuAl alloy seed film made of a CuAl alloy formed on the barrier metal film;
A lower layer Cu wiring made of a material containing Cu embedded in the wiring groove in which the barrier metal film is formed;
A semiconductor device comprising:

前記下層配線は、Ｃｕ配線からなり、
前記下層配線上にキャップメタル膜をさらに備え、
前記バリアメタル膜は、前記ビアの底面にも形成されていることを特徴とする請求項２に記載の半導体装置。 The lower layer wiring is made of Cu wiring,
A cap metal film is further provided on the lower layer wiring,
The semiconductor device according to claim 2, wherein the barrier metal film is also formed on a bottom surface of the via.

前記バリアメタル膜は、ＡＬＤ法によって形成されたＣｕの拡散を抑制する高融点金属膜であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。 The semiconductor device according to claim 1, wherein the barrier metal film is a refractory metal film that suppresses diffusion of Cu formed by an ALD method.

前記Ｃｕの拡散を抑制する高融点金属膜は、ＴａＮ膜、ＴａＣＮ膜、ＷＮ膜、ＷＣＮ膜、Ｒｕ膜、ＲｕＮ膜、ＲｕＯ膜から選択されるいずれかを少なくとも１つ以上含むことを特徴とする請求項４に記載の半導体装置。 The refractory metal film for suppressing the diffusion of Cu includes at least one selected from a TaN film, a TaCN film, a WN film, a WCN film, a Ru film, a RuN film, and a RuO film. The semiconductor device according to claim 4.

前記バリアメタル膜は、ＡＬＤ法によって形成されたＣｕの拡散を抑制するＮを含有する高融点金属膜であり、
前記バリアメタル膜と前記ＣｕＡｌ合金シード膜との界面にＡｌＮ膜をさらに備えることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。 The barrier metal film is a refractory metal film containing N that suppresses diffusion of Cu formed by the ALD method,
The semiconductor device according to claim 1, further comprising an AlN film at an interface between the barrier metal film and the CuAl alloy seed film.

半導体基板上にトランジスタを含む電子部品が形成された半導体基材上に、少なくとも１層の銅配線を含む多層配線構造が層間絶縁膜を介して形成される半導体装置の製造方法において、
前記半導体基材上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜の所定の位置に配線層を形成するための配線用溝を形成する配線用溝形成工程と、
前記配線用溝の側面と底面にＡＬＤ法によってバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜上にＣｕＡｌ合金からなるＣｕＡｌ合金シード膜をＰＶＤ法によって形成するシード膜形成工程と、
前記バリアメタル膜と前記ＣｕＡｌ合金シード膜を形成した前記配線用溝内に、メッキ法によってＣｕ膜を形成し、所定の条件で熱処理を行ってＣｕ配線を形成するＣｕ配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device, a multilayer wiring structure including at least one layer of copper wiring is formed through an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
An interlayer insulating film forming step of forming an interlayer insulating film on the semiconductor substrate;
A wiring groove forming step for forming a wiring groove for forming a wiring layer at a predetermined position of the interlayer insulating film;
A barrier metal film forming step of forming a barrier metal film on the side and bottom surfaces of the wiring groove by an ALD method;
A seed film forming step of forming a CuAl alloy seed film made of a CuAl alloy on the barrier metal film by a PVD method;
A Cu wiring forming step in which a Cu film is formed by plating in the wiring groove in which the barrier metal film and the CuAl alloy seed film are formed, and a Cu wiring is formed by performing a heat treatment under a predetermined condition;
A method for manufacturing a semiconductor device, comprising:

前記銅配線形成工程の後に、前記配線用溝形成位置以外の位置で前記層間絶縁膜が露出するまで前記Ｃｕ膜を除去した後、前記Ｃｕ配線上にキャップ膜を形成するキャップ膜形成工程をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。 After the copper wiring forming step, a cap film forming step of forming a cap film on the Cu wiring after removing the Cu film until the interlayer insulating film is exposed at a position other than the wiring groove forming position. The method of manufacturing a semiconductor device according to claim 7, further comprising:

半導体基板上にトランジスタを含む電子部品が形成された半導体基材上に、少なくとも１層の銅配線を含む多層配線構造が層間絶縁膜を介して形成される半導体装置の製造方法において、
前記半導体基材上の下層配線が形成された第１の層間絶縁膜上に第２の層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第２の層間絶縁膜中の所定の位置に前記下層配線に至る深さまでビアを形成するビア形成工程と、
前記第２の層間絶縁膜の所定の位置に上層配線を形成するためのトレンチを形成するトレンチ形成工程と、
前記ビアと前記トレンチの底面と側面にＡＬＤ法によってバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜上にＣｕＡｌ合金からなるＣｕＡｌ合金シード膜をＰＶＤ法によって形成するシード膜形成工程と、
前記バリアメタル膜と前記ＣｕＡｌ合金シード膜を形成した前記配線用溝内に、メッキ法によってＣｕ膜を形成し、所定の条件で熱処理を行って銅配線を形成する銅配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device, a multilayer wiring structure including at least one layer of copper wiring is formed through an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
An interlayer insulating film forming step of forming a second interlayer insulating film on the first interlayer insulating film in which the lower layer wiring on the semiconductor substrate is formed;
A via formation step of forming a via at a predetermined position in the second interlayer insulating film to a depth reaching the lower layer wiring;
A trench forming step of forming a trench for forming an upper layer wiring at a predetermined position of the second interlayer insulating film;
A barrier metal film forming step of forming a barrier metal film on the bottom and side surfaces of the via and the trench by an ALD method;
A seed film forming step of forming a CuAl alloy seed film made of a CuAl alloy on the barrier metal film by a PVD method;
A copper wiring forming step in which a Cu film is formed by plating in the wiring groove in which the barrier metal film and the CuAl alloy seed film are formed, and heat treatment is performed under predetermined conditions to form a copper wiring;
A method for manufacturing a semiconductor device, comprising:

前記シード膜形成工程では、前記ビアの底部のバリアメタル膜を選択的に除去して、前記下層配線を露出させた後に、前記ＣｕＡｌ合金シード膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。 10. The seed film formation step of forming the CuAl alloy seed film after selectively removing a barrier metal film at the bottom of the via to expose the lower layer wiring. Semiconductor device manufacturing method.

前記層間絶縁膜形成工程で、前記第１の層間絶縁膜内の前記下層配線上にキャップ膜を形成した後に、前記第２の層間絶縁膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。 10. The second interlayer insulating film is formed according to claim 9, wherein, in the interlayer insulating film forming step, the second interlayer insulating film is formed after a cap film is formed on the lower layer wiring in the first interlayer insulating film. A method for manufacturing a semiconductor device.

前記バリアメタル膜形成工程では、前記バリアメタル膜としてＣｕの拡散を抑制する高融点金属膜が形成されることを特徴とする請求項７〜１１のいずれか１つに記載の半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 7, wherein in the barrier metal film forming step, a refractory metal film that suppresses diffusion of Cu is formed as the barrier metal film. .

前記Ｃｕの拡散を抑制する高融点金属膜は、ＴａＮ膜、ＴａＣＮ膜、ＷＮ膜、ＷＣＮ膜、Ｒｕ膜、ＲｕＮ膜、ＲｕＯ膜から選択されるいずれかを少なくとも１つ以上含むことを特徴とする請求項１２に記載の半導体装置の製造方法。 The refractory metal film for suppressing the diffusion of Cu includes at least one selected from a TaN film, a TaCN film, a WN film, a WCN film, a Ru film, a RuN film, and a RuO film. A method for manufacturing a semiconductor device according to claim 12.

前記バリアメタル膜形成工程で、前記バリアメタル膜は、ＡＬＤ法によって形成されたＣｕの拡散を抑制するＮを含有する高融点金属膜であり、
前記バリアメタル膜形成工程の後で前記シード膜形成工程の前に、前記バリアメタル膜の表面をＨ₂雰囲気中でプラズマ処理するバリアメタル膜表面処理工程をさらに含むことを特徴とする請求項７〜１１のいずれか１つに記載の半導体装置の製造方法。 In the barrier metal film forming step, the barrier metal film is a refractory metal film containing N that suppresses diffusion of Cu formed by an ALD method,
8. The method according to claim 7, further comprising a barrier metal film surface treatment step of performing plasma treatment on the surface of the barrier metal film in an H ₂ atmosphere after the barrier metal film formation step and before the seed film formation step. The manufacturing method of the semiconductor device as described in any one of -11.

前記バリアメタル膜形成工程で、前記バリアメタル膜は、ＡＬＤ法によって形成されたＣｕの拡散を抑制するＮを含有する高融点金属膜であり、
前記シード膜形成工程の後に、熱処理を行って前記バリアメタル膜と前記ＣｕＡｌ合金シード膜との界面にＡｌＮ膜を形成するＡｌＮ膜形成工程をさらに含むことを特徴とする請求項７〜１１のいずれか１つに記載の半導体装置の製造方法。 In the barrier metal film forming step, the barrier metal film is a refractory metal film containing N that suppresses diffusion of Cu formed by an ALD method,
12. The AlN film forming step of forming an AlN film at an interface between the barrier metal film and the CuAl alloy seed film by performing a heat treatment after the seed film forming step. A method for manufacturing a semiconductor device according to claim 1.