JP5309722B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は一般に半導体装置に係り、特に多層配線構造を有する半導体装置およびその製造に関する。 The present invention generally relates to semiconductor devices, and more particularly to a semiconductor device having a multilayer wiring structure and its manufacture.
今日の半導体集積回路装置においては、共通基板上に莫大な数の半導体素子が形成されており、これらを相互接続するために、多層配線構造が使われている。 In today's semiconductor integrated circuit devices, an enormous number of semiconductor elements are formed on a common substrate, and a multilayer wiring structure is used to interconnect them.
多層配線構造では、配線層を構成する配線パターンを埋設した層間絶縁膜が積層される。
このような多層配線構造では、下層の配線層と上層の配線層とが、層間絶縁膜中に形成されたビアコンタクトにより接続される。
In a multilayer wiring structure, an interlayer insulating film in which a wiring pattern constituting a wiring layer is embedded is laminated.
In such a multilayer wiring structure, the lower wiring layer and the upper wiring layer are connected to each other by a via contact formed in the interlayer insulating film.
特に最近の超微細化・超高速半導体装置では、多層配線構造中における信号遅延（ＲＣ遅延）の問題を軽減するため、層間絶縁膜として低誘電率膜（いわゆるｌｏｗ−ｋ膜）が使われる。これと共に、配線パターンとして、低抵抗の銅（Ｃｕ）パターンが使われている。 Particularly in recent ultra-miniaturized and ultra-high-speed semiconductor devices, a low dielectric constant film (so-called low-k film) is used as an interlayer insulating film in order to alleviate the problem of signal delay (RC delay) in a multilayer wiring structure. At the same time, a low resistance copper (Cu) pattern is used as a wiring pattern.
このようにＣｕ配線パターンを低誘電率層間絶縁膜中に埋設した多層配線構造においては、Ｃｕ層のドライエッチングによるパターニングが困難であるため、層間絶縁膜中に予め配線溝あるいはビアホールを形成するいわゆるダマシン法あるいはデュアルダマシン法が使われる。ダマシン法あるいはデュアルダマシン法では、このようにして形成された配線溝あるいはビアホールをＣｕ層で充填し、その後、層間絶縁膜上の余剰なＣｕ層を化学機械研磨（ＣＭＰ）により除去する。 In such a multilayer wiring structure in which the Cu wiring pattern is embedded in the low dielectric constant interlayer insulating film, patterning by dry etching of the Cu layer is difficult, so that a wiring groove or a via hole is previously formed in the interlayer insulating film. The damascene method or dual damascene method is used. In the damascene method or the dual damascene method, the wiring trench or via hole formed in this way is filled with a Cu layer, and then an excessive Cu layer on the interlayer insulating film is removed by chemical mechanical polishing (CMP).
その際、Ｃｕ配線パターンが層間絶縁膜に直接に接すると、Ｃｕ原子が層間絶縁膜中に拡散し、短絡などの問題を惹起するため、Ｃｕ配線パターンが形成される配線溝あるいはビアホールの側壁面および底面を、導電性拡散バリア、いわゆるバリアメタル膜により覆い、Ｃｕ層を、かかるバリアメタル膜上に堆積することが一般になされている。バリアメタル膜としては、一般的にタンタル（Ｔａ）やチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属、あるいはこれら高融点金属の導電性窒化物が用いられる。 At that time, if the Cu wiring pattern is in direct contact with the interlayer insulating film, Cu atoms diffuse into the interlayer insulating film, causing problems such as short circuits. Therefore, the side wall surface of the wiring groove or via hole in which the Cu wiring pattern is formed In general, the bottom surface is covered with a conductive diffusion barrier, a so-called barrier metal film, and a Cu layer is deposited on the barrier metal film. As the barrier metal film, refractory metals such as tantalum (Ta), titanium (Ti), and tungsten (W), or conductive nitrides of these refractory metals are generally used.
一方、最近の４５ｎｍ世代あるいはそれ以降の超微細化・超高速半導体装置では、微細化に伴い層間絶縁膜中に形成される配線溝あるいはビアホールの大きさが著しく縮小されてきている。 On the other hand, in recent 45 nm generation or later ultra-miniaturized / high-speed semiconductor devices, the size of wiring trenches or via holes formed in an interlayer insulating film has been remarkably reduced with miniaturization.
これに伴って、このような比抵抗の大きなバリアメタル膜を使って所望の配線抵抗の低減を実現しようとすると、これら微細な配線溝あるいはビアホールに形成されるバリアメタル膜の膜厚を可能な限り減少させる必要がある。 Along with this, if it is intended to reduce the desired wiring resistance by using such a barrier metal film having a large specific resistance, the thickness of the barrier metal film formed in these fine wiring grooves or via holes can be made. It is necessary to reduce as much as possible.
一方、バリアメタル膜は、配線溝あるいはビアホールの側壁面および底面を連続的に覆う必要がある。 On the other hand, the barrier metal film needs to continuously cover the side wall surface and the bottom surface of the wiring groove or via hole.
このような事情に関連して特許文献１は、層間絶縁膜中に形成された配線溝あるいはビアホールを、銅マンガン合金層（Ｃｕ−Ｍｎ合金層）により直接に覆っている。 In relation to such circumstances, Patent Document 1 directly covers a wiring trench or a via hole formed in an interlayer insulating film with a copper manganese alloy layer (Cu—Mn alloy layer).
この特許文献１では、かかるＣｕ−Ｍｎ合金層と層間絶縁膜との界面に、厚さが２〜３ｎｍで組成がＭｎＳｉxＯyのマンガンシリコン酸化物層を、前記Ｃｕ−Ｍｎ合金層中のＭｎと層間絶縁膜中のＳｉおよび酸素との自己形成反応により、拡散バリア膜として形成する技術が記載されている。 In Patent Document 1, a manganese silicon oxide layer having a thickness of 2 to 3 nm and a composition of MnSixOy is formed at the interface between the Cu-Mn alloy layer and the interlayer insulating film. A technique for forming a diffusion barrier film by a self-forming reaction with Si and oxygen in an insulating film is described.
しかしこの技術では、自己形成される層がＭｎＳｉxＯyの組成を有し、膜中に含まれる金属元素、すなわちマンガン（Ｍｎ）の濃度が低いことに起因して、Ｃｕ膜に対する密着性が不十分である問題が認識されている。 However, in this technique, the self-formed layer has a composition of MnSixOy, and the adhesion to the Cu film is insufficient due to the low concentration of the metal element contained in the film, that is, manganese (Mn). A problem is recognized.
このため特許文献２には、Ｃｕ−Ｍｎ合金層とＴａやＴｉなどの高融点金属バリアメタル膜を組みあわせた構成のバリアメタル構造が記載されている。 For this reason, Patent Document 2 describes a barrier metal structure in which a Cu—Mn alloy layer and a refractory metal barrier metal film such as Ta or Ti are combined.
このようにＣｕ−Ｍｎ合金層とＴａやＴｉなどの高融点金属バリアメタル膜を組みあわせたバリアメタル構造では、以下のような事情で、耐酸化性が向上する好ましい特徴も得られる。 Thus, in the barrier metal structure in which the Cu—Mn alloy layer and the refractory metal barrier metal film such as Ta and Ti are combined, a preferable feature that the oxidation resistance is improved is as follows.
近年、信号遅延（ＲＣ遅延）を回避する目的で、層間絶縁膜を構成する低誘電率材料として、多孔質低誘電率膜の使用が提案されている。しかし、このような多孔質低誘電率材料は密度が低く、製造時にプラズマによるダメージを受けやすい問題を有している。ダメージを受けた膜は、その表面や内部に水分を吸着しやすくなる。
このためこのような多孔質低誘電率膜上に形成されたバリアメタル膜は、多孔質誘電体膜中に吸着された水分の影響を受けて酸化しやすく、拡散バリアとしての性能、およびＣｕ配線層あるいはビアプラグに対する密着性が劣化しやすい。
In recent years, for the purpose of avoiding signal delay (RC delay), the use of a porous low dielectric constant film as a low dielectric constant material constituting an interlayer insulating film has been proposed. However, such a porous low dielectric constant material has a low density and has a problem that it is easily damaged by plasma during production. A damaged film is likely to adsorb moisture on its surface or inside.
Therefore, the barrier metal film formed on such a porous low dielectric constant film is easily oxidized under the influence of moisture adsorbed in the porous dielectric film, and has a performance as a diffusion barrier and Cu wiring. Adhesion to layers or via plugs tends to deteriorate.
ところが、先に説明したＣｕ−Ｍｎ合金層をこのような構造においてシード層として用いると、Ｃｕ−Ｍｎ合金層中のＭｎが、バリアメタル膜の酸化部分と反応し、拡散バリアとしての性能およびＣｕ配線層あるいはビアプラグに対する高い密着性を維持することが可能となる。 However, when the Cu-Mn alloy layer described above is used as a seed layer in such a structure, Mn in the Cu-Mn alloy layer reacts with the oxidized portion of the barrier metal film, and the performance as a diffusion barrier and Cu High adhesion to the wiring layer or via plug can be maintained.
ところで、Ｃｕ配線層の形成を電解メッキ法により行う場合には、シード層の形成を、シード層が配線溝あるいはビアホールの側壁面および底面を連続的に覆うように行う必要がある。シード層が不連続であると、電解メッキの際に配線あるいはビアプラグにボイドを生じる恐れがある。このようなシード層をスパッタリング法で形成する場合には、形成されたシード層がビアホールの側壁面および底面を確実に連続的に覆うように、リスパッタなどにより、配線溝あるいはビアホールの側壁面に充分な膜厚のシード層を形成することが考えられる。しかし、このような方法では、配線溝やビアホールの上部に形成されるシード層のオーバーハングも大きくなってしまう。オーバーハングが大きくなると、その後の電解メッキによる埋め込みマージンが著しく低下し、電解メッキの際にボイドが生じやすい。 By the way, when forming the Cu wiring layer by the electrolytic plating method, it is necessary to form the seed layer so that the seed layer continuously covers the side wall surface and the bottom surface of the wiring groove or the via hole. If the seed layer is discontinuous, voids may occur in the wiring or via plug during electrolytic plating. When such a seed layer is formed by a sputtering method, it is sufficient to re-sputter or the like on the side wall surface of the wiring groove or via hole so as to ensure that the formed seed layer continuously covers the side wall surface and bottom surface of the via hole. It is conceivable to form a seed layer with a sufficient thickness. However, in such a method, the overhang of the seed layer formed on the upper part of the wiring trench or the via hole is also increased. When the overhang becomes large, the embedding margin due to subsequent electrolytic plating is remarkably reduced, and voids are likely to occur during the electrolytic plating.
一方、半導体装置の微細化の結果、配線溝の幅あるいはビアホールの径が狭くなっているが、これとともに、シード層の薄膜化が必要になっている。しかし、特にシード層をスパッタリング法で形成する限り、配線溝やビアホールの側壁面および底面を充分な膜厚で被覆することは、特に微細化の進んだ半導体装置では極めて困難になっている。さらに層間絶縁膜に弾性率の低いｌｏｗ−Ｋ材料を用いた場合、エッチング後に配線溝あるいはビアホールの断面形状にボウイングが生じることがあり、特に表面積の大きい配線溝の側壁部では、シード層が連続膜であっても、膜厚のゆらぎの結果、局所的に膜厚が減少することがある。 On the other hand, as a result of miniaturization of the semiconductor device, the width of the wiring groove or the diameter of the via hole is narrowed, and at the same time, it is necessary to make the seed layer thinner. However, as long as the seed layer is formed by a sputtering method, it is extremely difficult to cover the side walls and bottom surfaces of wiring grooves and via holes with a sufficient film thickness, particularly in a semiconductor device that has been miniaturized. Further, when a low-K material having a low elastic modulus is used for the interlayer insulating film, bowing may occur in the cross-sectional shape of the wiring groove or via hole after etching, and the seed layer is continuous especially in the side wall portion of the wiring groove having a large surface area. Even if it is a film | membrane, a film thickness may reduce locally as a result of the fluctuation | variation of a film thickness.
配線溝の側壁部においてシード層の膜厚がこのように局所的に減少すると、電解メッキ法による銅配線形成工程の初期において、前記シード層が前記薄膜部において溶解してしまう恐れがある。このように部分的に溶解したシード層を使って電解メッキ工程を行った場合、その後の熱処理工程において、シードの局所薄膜部に該当する箇所にボイドが発生する問題が生じることがある。 If the film thickness of the seed layer locally decreases in the side wall portion of the wiring groove in this manner, the seed layer may be dissolved in the thin film portion at the initial stage of the copper wiring forming process by the electrolytic plating method. When the electrolytic plating process is performed using the seed layer partially dissolved as described above, there may be a problem that a void is generated at a location corresponding to the local thin film portion of the seed in the subsequent heat treatment process.
このようなシード層の微小な溶解によるボイド発生では、一般にメッキ直後には埋め込み不良は見られず、熱処理工程を行って初めてボイドが発生することが特徴的である。これは、電解メッキの際に配線パターン自体はボトムアップフィル機構によって形成されるため、Ｃｕメッキ膜が見かけ上はボイドなく形成されるが、シード層が溶解した箇所においてはＣｕメッキ膜とバリアメタル膜との密着性が不十分で、その後の熱処理による急激なストレス変化で、このような箇所においてボイドが発生するものと考えられる。
ところで、このような高融点金属バリアメタル膜と組みあわせてバリアメタル構造を形成するＣｕ−Ｍｎ合金層では、前記Ｃｕ−Ｍｎ合金層中におけるＭｎの濃度は高い方が、配線の信頼性が向上する。 By the way, in the Cu-Mn alloy layer that forms a barrier metal structure in combination with such a refractory metal barrier metal film, the higher the Mn concentration in the Cu-Mn alloy layer, the more the wiring reliability is improved. To do.
図１Ａは、図１Ｂに示すテスト構造について、大気中、１５０〜２００℃の温度で５００時間の熱処理を行い、ストレスマイグレーション耐性を調査した結果を示す。 FIG. 1A shows the result of investigating the stress migration resistance of the test structure shown in FIG. 1B by conducting a heat treatment in the atmosphere at a temperature of 150 to 200 ° C. for 500 hours.
最初に図１Ｂを参照するに、シリコン基板１１上にはＳｉＯＣなどのＬｏｗ−ｋ膜１２が形成されている。前記ＳｉＯＣなどのＬｏｗ−ｋ膜１２は、幅が６５nm~１０μｍ、深さが約１５０ｎｍの配線溝１２Ｔが形成されている。さらに前記配線溝１２Ｔは、その側壁面および底面を覆う厚さが３ｎｍから１５ｎｍのＴａよりなるバリアメタル膜１２Ｂを介して、Ｃｕ配線パターン１２Ｃにより充填されている。 First, referring to FIG. 1B, a low-k film 12 such as SiOC is formed on a silicon substrate 11. The low-k film 12 such as SiOC is formed with a wiring trench 12T having a width of 65 nm to 10 μm and a depth of about 150 nm. Further, the wiring trench 12T is filled with a Cu wiring pattern 12C via a barrier metal film 12B made of Ta having a thickness of 3 nm to 15 nm covering the side wall surface and the bottom surface.
さらに前記ＳｉＯＣなどのＬｏｗ−ｋ膜１２上には、厚さが１０〜１００ｎｍの炭化シリコン膜（ＳｉＣ膜）１３を介して別のＳｉＯＣなどのＬｏｗ−ｋ膜１４が、５０〜１５０ｎｍの膜厚に形成されている。前記ＳｉＯＣなどのＬｏｗ−ｋ膜１４上には、厚さが１０〜１００ｎｍのＳｉＣ膜１５を介して別のＳｉＯＣなどのＬｏｗ−ｋ膜１６が１２０〜１８０ｎｍの膜厚に形成されている。 Further, on the low-k film 12 such as SiOC, another low-k film 14 such as SiOC has a thickness of 50 to 150 nm via a silicon carbide film (SiC film) 13 having a thickness of 10 to 100 nm. Is formed. On the low-k film 14 such as SiOC, another low-k film 16 such as SiOC is formed to a thickness of 120 to 180 nm via a SiC film 15 having a thickness of 10 to 100 nm.
前記ＳｉＯＣなどのＬｏｗ−ｋ膜１６は、前記ＳｉＯＣなどのＬｏｗ−ｋ膜１４を露出するように、幅が６５ｎｍ〜１０μｍ、深さが１２０〜１８０ｎｍの配線溝１６Ｔが前記ＳｉＣ膜１５を貫通して形成されている。前記配線溝１６Ｔ中には、前記ＳｉＯＣなどのＬｏｗ−ｋ膜１４およびＳｉＣ膜１３を貫通して、前記Ｃｕ配線パターン１２Ｃを露出するビアホール１４Ｖが、７０ｎｍの径で形成されている。 In the low-k film 16 such as SiOC, a wiring groove 16T having a width of 65 nm to 10 μm and a depth of 120 to 180 nm penetrates the SiC film 15 so as to expose the low-k film 14 such as SiOC. Is formed. In the wiring trench 16T, a via hole 14V that penetrates the Low-k film 14 such as SiOC and the SiC film 13 and exposes the Cu wiring pattern 12C is formed with a diameter of 70 nm.
さらに前記配線溝１２Ｔ，１６Ｔは、前記配線溝１２Ｔおよび１６Ｔの側壁面および底面を覆うＴａよりなる厚さがそれぞれ３〜１５ｎｍのバリアメタル膜１２Ｂあるいは１６Ｂを介して、Ｃｕ配線パターン１２Ｃあるいは１６Ｃにより充填されている。前記Ｃｕ配線パターン１６Ｃのうち、前記ビアホール１４Ｖを充填する部分はＣｕビアプラグ１６Ｖを形成する。 Further, the wiring grooves 12T and 16T are formed by Cu wiring patterns 12C or 16C through barrier metal films 12B or 16B each having a thickness of 3 to 15 nm made of Ta covering the side walls and bottom of the wiring grooves 12T and 16T. Filled. A portion of the Cu wiring pattern 16C that fills the via hole 14V forms a Cu via plug 16V.
前記シリコン基板１１上には、このような構成の多数のテスト構造が、領域Ｉ，ＩＩなどに対応して、前記配線パターン１２Ｃあるいは１６Ｃの幅Ｗを、上記範囲で様々に変化させて形成されている。 On the silicon substrate 11, a large number of test structures having such a configuration are formed by changing the width W of the wiring pattern 12C or 16C in the above range correspondingly to the regions I and II. ing.
その際、図１Ｂのテスト構造では、前記バリアメタル膜１２Ｂ，１６Ｂと前記Ｃｕ配線パターン１２Ｃ，１６ＣあるいはＣｕビアプラグ１６Ｖとの間に、厚さが６０ｎｍのＣｕ−Ｍｎ合金層１２１６Ｍを介在させている。 At that time, in the test structure of FIG. 1B, a Cu—Mn alloy layer 1216M having a thickness of 60 nm is interposed between the barrier metal films 12B and 16B and the Cu wiring patterns 12C and 16C or the Cu via plug 16V. .
図１Ｂのテスト構造において、配線パターン１２Ｃは、シード層形成、電解メッキおよび化学機械研磨（ＣＭＰ）を含むダマシン法により、また配線パターン１６Ｃおよびビアプラグ１６Ｖも、シード層形成、電解メッキおよびＣＭＰを含むデュアルダマシン法により形成される。またバリアメタル膜１２Ｂおよび１６Ｂ、およびＣｕ−Ｍｎ合金層１２Ｍおよび１６Ｍは、Ｃｕ−Ｍｎ合金をターゲットに使ったスパッタ法により、室温以下の温度において形成されている。 In the test structure of FIG. 1B, the wiring pattern 12C is formed by a damascene method including seed layer formation, electrolytic plating and chemical mechanical polishing (CMP), and the wiring pattern 16C and the via plug 16V include seed layer formation, electrolytic plating and CMP. It is formed by the dual damascene method. The barrier metal films 12B and 16B and the Cu—Mn alloy layers 12M and 16M are formed at a temperature of room temperature or lower by a sputtering method using a Cu—Mn alloy as a target.
図１Ａは、図１Ｂのテスト構造を使い、上記条件でストレスマイグレーション耐性を調査した結果を示す。 FIG. 1A shows the results of investigating stress migration resistance under the above conditions using the test structure of FIG. 1B.
図１Ａを参照するに、「ＰｕｒｅＣｕ」と記載した試料は、前記図１Ｂの構造においてＣｕ−Ｍｎ層１２Ｍ，１６Ｍを形成しなかった試料であり、対照標準をなす。ただし図１Ａ中、縦軸は、検出されたコンタクト不良の数を表しており、前記対照標準試料により規格化されている。 Referring to FIG. 1A, a sample described as “PureCu” is a sample in which the Cu—Mn layers 12M and 16M are not formed in the structure of FIG. 1B, and serves as a reference standard. However, in FIG. 1A, the vertical axis represents the number of detected contact failures and is normalized by the reference standard sample.
図１Ａ中、「Ｃｕ−０．２ａｔ％Ｍｎ」と記載した試料は、前記図１Ｂの構造において、Ｃｕ−Ｍｎ１２Ｍ，１６Ｍとして、０．２原子％のＭｎを含んだＣｕ−Ｍｎ合金を使った場合を、「Ｃｕ−０．５ａｔ％Ｍｎ」と記載した試料は、前記図１Ｂの構造において、Ｃｕ−Ｍｎ層１２Ｍ，１６Ｍとして、０．５原子％のＭｎを含んだＣｕ−Ｍｎ合金を使った場合を、また「Ｃｕ−２ａｔ％Ｍｎ」と記載した試料は、前記図１Ｂの構造において、Ｃｕ−Ｍｎ層１２Ｍ，１６Ｍとして、２原子％のＭｎを含んだＣｕ−Ｍｎ合金を使った場合を示す。 In the sample described as “Cu-0.2 at% Mn” in FIG. 1A, a Cu—Mn alloy containing 0.2 atomic% Mn was used as Cu—Mn 12M, 16M in the structure of FIG. 1B. The sample described as “Cu-0.5 at% Mn” uses a Cu—Mn alloy containing 0.5 atomic% of Mn as the Cu—Mn layers 12M and 16M in the structure of FIG. 1B. In the case of using the Cu-Mn alloy containing 2 atomic% Mn as the Cu-Mn layers 12M, 16M in the structure shown in FIG. Indicates.
図１Ａより明らかなように、前記Ｃｕ−Ｍｎ合金層１２Ｍおよび１６Ｍを設けることにより、コンタクト不良の発生数は、設けなかった場合の１／４以下に減少する。特に前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍ中におけるＭｎの濃度を増加させることにより、この不良発生数をさらに低減できることがわかる。 As is clear from FIG. 1A, by providing the Cu—Mn alloy layers 12M and 16M, the number of contact failures is reduced to ¼ or less of the case where the contact failure is not provided. In particular, it can be seen that the number of defects can be further reduced by increasing the concentration of Mn in the Cu-Mn alloy layers 12M and 16M.
ところが、このようにＣｕＭｎ合金層１２Ｍ，１６Ｍを高融点バリアメタル膜１２Ｂ，１６Ｂに隣接して形成し、かつＣｕＭｎ合金層１２Ｍ，１６Ｍ中のＭｎ濃度を増加させた場合、Ｃｕ配線パターン１２Ｃ，１６ＣあるいはＣｕビアプラグ１６ＶはＭｎを含む。Ｃｕビアプラグ１６ＶがＭｎを含む結果、Ｃｕ配線パターン１２Ｃ，１６ＣあるいはＣｕビアプラグ１６Ｖの抵抗値が増大してしまう問題が生じる。 However, when the CuMn alloy layers 12M and 16M are formed adjacent to the high melting point barrier metal films 12B and 16B and the Mn concentration in the CuMn alloy layers 12M and 16M is increased as described above, the Cu wiring patterns 12C and 16C are formed. Alternatively, the Cu via plug 16V contains Mn. As a result of the Cu via plug 16V containing Mn, there arises a problem that the resistance value of the Cu wiring patterns 12C, 16C or the Cu via plug 16V increases.
ところで図１Ｂの配線パターン１２Ｃあるいは１６Ｃにおいて、電解メッキにより良好な銅配線の形成を行うためには、電解メッキ時の電極となるシード層（図示されないＣｕシード層またはＣｕＭｎ合金層１２Ｍあるいは１６Ｍ）が充分な膜厚を有し、連続膜を形成し、良好なステップカバレッジを有することが必要になる。しかし、配線溝１２Ｔあるいは１６Ｔの配線幅Ｗが狭くなるにつれて、図示されないＣｕシード層またはＣｕＭｎ合金層１２Ｍあるいは１６Ｍを充分な膜厚で、かつ良好なステップカバレッジで形成することは、極めて難しくなる。特に、図示されないＣｕシード層またはＣｕＭｎ合金層１２Ｍあるいは１６Ｍをスパッタリング法で成膜した場合には、配線幅Ｗが９０ｎｍ以下になると。配線溝１２Ｔあるいは１６Ｔの側壁部において局所的に膜厚が減少し、膜厚のゆらぎが生じてしまう。 By the way, in the wiring pattern 12C or 16C of FIG. 1B, in order to form a favorable copper wiring by electrolytic plating, a seed layer (Cu seed layer or CuMn alloy layer 12M or 16M not shown) serving as an electrode at the time of electrolytic plating is provided. It is necessary to have a sufficient film thickness, to form a continuous film, and to have good step coverage. However, as the wiring width W of the wiring groove 12T or 16T becomes narrower, it becomes extremely difficult to form a Cu seed layer or CuMn alloy layer 12M or 16M (not shown) with a sufficient film thickness and good step coverage. In particular, when a Cu seed layer or CuMn alloy layer 12M or 16M (not shown) is formed by sputtering, the wiring width W becomes 90 nm or less. The film thickness locally decreases at the side wall of the wiring groove 12T or 16T, and the film thickness fluctuates.
配線溝１２Ｔあるいは１６Ｔの側面部においてＣｕシード層またはＣｕＭｎ合金層１２Ｍあるいは１６Ｍの膜厚が局所的に減少すると、その後の電解メッキによる配線パターン１２Ｃあるいは１６Ｃへの銅配線の形成の初期に、図示されないＣｕシード層あるいはＣｕＭｎ合金層１２Ｍあるいは１６Ｍのうち、特に微少な前記局所的薄膜部が溶解し、その後の熱処理工程で、配線溝１２Ｔあるいは１６Ｔ側面部の図示されないＣｕシード層あるいはＣｕＭｎ合金層１２Ｍあるいは１６Ｍの局所薄膜部に該当する箇所にボイドが発生する問題が生じることがある。 When the film thickness of the Cu seed layer or the CuMn alloy layer 12M or 16M is locally reduced in the side surface of the wiring groove 12T or 16T, the copper wiring is formed on the wiring pattern 12C or 16C by subsequent electrolytic plating. Of the Cu seed layer or CuMn alloy layer 12M or 16M that is not formed, a particularly small local thin film portion is dissolved, and in the subsequent heat treatment process, the Cu seed layer or CuMn alloy layer 12M that is not shown in the side surface of the wiring groove 12T or 16T is shown. Or the problem that a void generate | occur | produces in the location applicable to a 16M local thin film part may arise.
この図示されないＣｕシード層またはＣｕＭｎ合金層１２Ｍあるいは１６Ｍの微小な部分の溶解によるボイド発生の特徴的な点は、電解メッキの際にボトムアップフィル機構により、配線パターン１２Ｃあるいは１６Ｃが埋め込まれる結果、図１Ｃに示すように見かけ上は埋め込み不良が無く、熱処理を行うことで初めて、図１Ｄに示すようにボイドが発現することである。これは、微小な溶解箇所においてメッキ膜とバリアメタル膜１２Ｂあるいは１６Ｂとの密着性が不十分な状態にあり、その後に熱処理により、その部分に急激なストレス変化がかかるためであると考えられる。 A characteristic feature of the void generation due to the dissolution of a minute portion of the Cu seed layer or CuMn alloy layer 12M or 16M (not shown) is that the wiring pattern 12C or 16C is embedded by a bottom-up fill mechanism during electrolytic plating. As shown in FIG. 1C, apparently there is no embedding defect, and voids appear as shown in FIG. 1D only after heat treatment. This is presumably because the adhesion between the plating film and the barrier metal film 12B or 16B is inadequate at the minute melting point, and abrupt stress change is applied to the portion by heat treatment thereafter.
一の側面によれば半導体装置は半導体基板と、前記半導体基板上方に形成された酸素を含む絶縁膜と、前記絶縁膜に形成された凹部と、前記凹部の内壁に形成されたマンガンを含むバリアメタル膜と、前記バリアメタル膜上に形成された銅を含む第１の膜と、前記第１の膜上方であって、前記凹部に埋め込まれた銅を含む第２の膜と、前記第１の膜と前記第２の膜の間にマンガンを含む酸化層とを有し、前記バリアメタル膜のマンガン濃度は前記第１の膜のマンガン濃度より高い。 According to one aspect, a semiconductor device includes a semiconductor substrate, an insulating film containing oxygen formed above the semiconductor substrate, a recess formed in the insulating film, and a barrier containing manganese formed on the inner wall of the recess. A metal film, a first film including copper formed on the barrier metal film, a second film including copper embedded in the concave portion above the first film, and the first film membrane and possess an oxide layer containing manganese between the second film, the manganese concentration of the barrier metal film is higher than the manganese concentration of said first layer.
他の側面によれば半導体装置の製造方法は半導体基板上にゲート電極とソース・ドレイン領域を有するトランジスタを形成する工程と、前記半導体基板上方に酸素を含む絶縁膜を形成する工程と、前記絶縁膜に凹部を形成する工程と、前記凹部の内壁にバリアメタル膜を形成する工程と、前記バリアメタル膜上に銅とマンガンを含む金属膜を所定の膜厚に成膜する工程と、前記金属膜上方であって、前記凹部を埋める銅を含む膜を形成する工程と、前記銅を含む膜の形成後に熱処理をして、前記金属膜中のマンガンを前記バリアメタル膜へと拡散させる工程と、を有し、前記熱処理後の前記バリアメタル膜のマンガン濃度は、前記熱処理後の前記金属膜のマンガン濃度よりも高い。 According to another aspect a method of manufacturing a semiconductor device forming an insulating film comprising the steps of: forming a transistor having a Gate electrode and the source and drain regions on the semiconductor substrate, the oxygen above the semiconductor substrate, Forming a recess in the insulating film; forming a barrier metal film on the inner wall of the recess; forming a metal film containing copper and manganese on the barrier metal film to a predetermined thickness; A step of forming a copper-containing film above the metal film and filling the recess, and a heat treatment is performed after the formation of the copper-containing film to diffuse manganese in the metal film into the barrier metal film. possess a step, the manganese concentration of the barrier metal film after the heat treatment is higher than the manganese concentration of said metal film after the heat treatment.
本発明によれば、酸素を含む層間絶縁膜中に形成した凹部を、ＣｕとＭｎを含む金属膜で覆い、さらに前記凹部を、前記金属膜を介してＣｕ層で充填した後、熱処理することにより、前記金属膜中のＭｎを前記層間絶縁膜との界面に濃集させることができ、前記凹部を充填するＣｕ層と前記層間絶縁膜との間に、効果的な拡散バリアを形成することができる。
その際、本発明では、前記金属膜の膜厚を最適化することにより、高濃度のＭｎを含む金属膜を使いながら、熱処理後においては前記金属膜中のＭｎを実質的に全て前記金属膜から排除することが可能となり、高いバリア膜としての性能を確保しつつ、前記凹部を充填するＣｕ層の抵抗率を低減することが可能になる。
According to the present invention, the recess formed in the interlayer insulating film containing oxygen is covered with the metal film containing Cu and Mn, and further, the recess is filled with the Cu layer via the metal film and then heat-treated. Thus, Mn in the metal film can be concentrated at the interface with the interlayer insulating film, and an effective diffusion barrier is formed between the Cu layer filling the recess and the interlayer insulating film. Can do.
At this time, in the present invention, by optimizing the film thickness of the metal film, the metal film contains substantially all of Mn in the metal film after heat treatment while using a metal film containing a high concentration of Mn. Therefore, it is possible to reduce the resistivity of the Cu layer filling the concave portion while ensuring the performance as a high barrier film.
このようなプロセスでは、当初形成された金属膜の表面において雰囲気中に含まれる酸素と結合したＭｎ原子は、前記金属膜中の他のＭｎ原子が前記金属膜から排除された後も、Ｍｎを含む酸化層の形で、前記金属層の当初の表面に対応する位置に残留し、ＳＩＭＳプロファイルなどにおいて、特徴的なＭｎと酸素の濃集を示す構造が得られる。 In such a process, Mn atoms bonded to oxygen contained in the atmosphere on the surface of the initially formed metal film are not changed even after other Mn atoms in the metal film are excluded from the metal film. In the form of an oxide layer that is included, it remains at a position corresponding to the original surface of the metal layer, and a structure showing a characteristic concentration of Mn and oxygen in a SIMS profile or the like is obtained.
さらに本発明によれば、層間絶縁膜中に形成した凹部を電解メッキ法により、前記金属膜を介してＣｕ層で充填する場合、電解メッキ工程の後で８０〜１２０℃までの比較的低い温度で熱処理することにより、膜中の応力が緩和され、前記金属膜の局所的な溶解によるボイドの発生の問題を低減することができる。 Furthermore, according to the present invention, when the recess formed in the interlayer insulating film is filled with the Cu layer through the metal film by electrolytic plating, a relatively low temperature of 80 to 120 ° C. after the electrolytic plating process. By performing the heat treatment at, the stress in the film is relieved, and the problem of generation of voids due to local dissolution of the metal film can be reduced.
［原理］
本発明の発明者は、本発明の基礎となる研究において、先に図１Ｂで説明した試料をシリコン基板１１上に、様々なパターン幅Ｗで形成し、熱処理した場合の配線抵抗の変化を調べた。
この研究により図２に示すように、配線パターン幅Ｗが減少するにつれて、配線抵抗の上昇率も低減する、興味深い関係が成立することを見いだした。ただし図２の関係は、前記図１Ｂの試料を、窒素雰囲気中、４００℃で３０分間熱処理した場合についてのものである。
[principle]
The inventor of the present invention investigated changes in wiring resistance when the samples described above with reference to FIG. 1B were formed on the silicon substrate 11 with various pattern widths W and heat-treated in the research that is the basis of the present invention. It was.
As shown in FIG. 2, this research has found that an interesting relationship is established in which the rate of increase in wiring resistance decreases as the wiring pattern width W decreases. However, the relationship of FIG. 2 is for the case where the sample of FIG. 1B is heat-treated at 400 ° C. for 30 minutes in a nitrogen atmosphere.
図３は、図２の実験で使われた試料の概略を示す。
ただし図３中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図３では、図面が複雑になるのを避けるため、先に図１Ｂに示した部分のうち、配線パターン１６Ｂとバリアメタル膜１６Ｂの一部のみを図示している。
FIG. 3 shows an outline of the sample used in the experiment of FIG.
However, in FIG. 3, the same reference numerals are assigned to portions corresponding to the portions described above, and description thereof is omitted.
In FIG. 3, only a part of the wiring pattern 16 </ b> B and the barrier metal film 16 </ b> B is shown in the portion shown in FIG. 1B in order to avoid the complexity of the drawing.
図３の断面図は、領域ＩＩに示すように前記Ｃｕ配線パターン１６Ｃの幅Ｗが小さい場合を示す。 3 shows a case where the width W of the Cu wiring pattern 16C is small as shown in the region II.
この場合にはＣｕ配線パターン１６Ｃの断面積で表されるＣｕの総量に対するＣｕ配線パターン１６Ｃと層間絶縁膜１６との接触面積の割合が、領域Ｉに示すようにＣｕ配線パターン１６Ｃの幅Ｗが大きい場合に比べて大きいことがわかる。そこで前記図２に示す、配線パターン幅Ｗが減少するにつれて、配線抵抗の上昇率も低減する関係に着目する。このようなＣｕ配線パターン１６Ｃ、および図３には図示していないがビアプラグ１６Ｖと、層間絶縁膜１４あるいは１５との間の界面領域においては、何らかの化学反応が生じていると推測される。 In this case, the ratio of the contact area between the Cu wiring pattern 16C and the interlayer insulating film 16 to the total amount of Cu represented by the cross-sectional area of the Cu wiring pattern 16C is the width W of the Cu wiring pattern 16C as shown in the region I. It can be seen that it is larger than the larger case. Therefore, attention is focused on the relationship shown in FIG. 2 in which the rate of increase in wiring resistance decreases as the wiring pattern width W decreases. It is speculated that some chemical reaction occurs in the Cu wiring pattern 16C and the interface region between the via plug 16V and the interlayer insulating film 14 or 15 (not shown in FIG. 3).
図４は、前記図１Ｂの試料において配線幅Ｗを３μｍとした場合における、Ｃｕ−Ｍｎ合金層１６Ｍの膜厚と抵抗上昇率との関係を示す図である。ただし図４において、Ｃｕ−Ｍｎ合金層１６Ｍの膜厚は、前記層間絶縁膜１６の上面、すなわちＣＭＰ法により平坦化された平坦面上において測定している。また、前記抵抗上昇率は、前記Ｃｕ−Ｍｎ合金層１６Ｍを設けなかった場合を基準（０％）としている。さらに図４の実験においても、前記図１Ｂの試料を窒素雰囲気中、４００℃の温度で３０分間熱処理している。 FIG. 4 is a diagram showing the relationship between the film thickness of the Cu—Mn alloy layer 16M and the rate of increase in resistance when the wiring width W is 3 μm in the sample of FIG. 1B. In FIG. 4, however, the film thickness of the Cu—Mn alloy layer 16M is measured on the upper surface of the interlayer insulating film 16, that is, on the flat surface flattened by the CMP method. The resistance increase rate is based on the case where the Cu-Mn alloy layer 16M is not provided (0%). Further, also in the experiment of FIG. 4, the sample of FIG. 1B was heat-treated at a temperature of 400 ° C. for 30 minutes in a nitrogen atmosphere.
図４を参照するに、Ｃｕ−Ｍｎ合金層１６は０．５原子％のＭｎを含んでいるが、前記Ｃｕ−Ｍｎ合金層１６の膜厚が増大するにつれて、Ｃｕ配線パターン１６Ｃの抵抗上昇率も略直線的に増大しているのがわかる。これは、大きな膜厚のＣｕ−Ｍｎ合金層１６ＭをＣｕ配線パターン１６Ｃとバリアメタル膜１６Ｂの間に介在させると、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎの影響により、Ｃｕ配線パターン１６Ｃの抵抗が増大することを示している。 Referring to FIG. 4, the Cu—Mn alloy layer 16 contains 0.5 atomic% of Mn, but as the film thickness of the Cu—Mn alloy layer 16 increases, the resistance increase rate of the Cu wiring pattern 16 </ b> C. It can also be seen that it increases almost linearly. This is because when a Cu-Mn alloy layer 16M having a large film thickness is interposed between the Cu wiring pattern 16C and the barrier metal film 16B, the resistance of the Cu wiring pattern 16C is affected by Mn in the Cu-Mn alloy layer 16M. Indicates an increase.
ところが、図４の関係から、前記Ｃｕ−Ｍｎ合金層１６Ｍの膜厚が減少する方向に外挿すると、前記Ｃｕ−Ｍｎ合金層１６Ｍの膜厚が約１５．５ｎｍの臨界膜厚以下となる場合がある。この場合、Ｍｎを含んだＣｕ−Ｍｎ合金層１６Ｍを、前記Ｃｕ配線パターン１６ＣあるいはＣｕビアプラグ１６ＶとＴａバリアメタル膜１６Ｂとの間に形成していても、Ｃｕ配線層１６Ｃの抵抗上昇率はゼロである、すなわち抵抗上昇が生じないことがわかる。これは、Ｃｕ配線パターン１６Ｃの抵抗値に対するＭｎの影響が現れないことを意味する。 However, from the relationship of FIG. 4, when extrapolating in the direction in which the film thickness of the Cu—Mn alloy layer 16M decreases, the film thickness of the Cu—Mn alloy layer 16M becomes less than the critical film thickness of about 15.5 nm. There is. In this case, even if the Cu—Mn alloy layer 16M containing Mn is formed between the Cu wiring pattern 16C or the Cu via plug 16V and the Ta barrier metal film 16B, the resistance increase rate of the Cu wiring layer 16C is zero. It can be seen that there is no increase in resistance. This means that the influence of Mn on the resistance value of the Cu wiring pattern 16C does not appear.
そこで、前記図２の関係、および図４の関係の意味するところを解明するため、実験に使った試料に対し、走査型透過電子顕微鏡（ＳＴＥＭ）を使い、エネルギ分散スペクトル（ＥＤＳ）を使った元素分析を行った。 Therefore, in order to elucidate the meaning of the relationship in FIG. 2 and the relationship in FIG. 4, a scanning transmission electron microscope (STEM) was used for the sample used in the experiment, and an energy dispersive spectrum (EDS) was used. Elemental analysis was performed.
図５（Ａ）は、前記ＳＴＥＭによるＣｕ配線パターン１６Ｃの断面像を、図５（Ｂ）は、図５（Ａ）中、深さ方向に走査して得たＭｎの特性Ｘ線強度分布を示す。 5A shows a cross-sectional image of the Cu wiring pattern 16C by the STEM, and FIG. 5B shows a characteristic X-ray intensity distribution of Mn obtained by scanning in the depth direction in FIG. 5A. Show.
図５（Ａ）を参照するに、「バリアメタル」は、図１Ｂの試料におけるＴａバリアメタル膜１６Ｂに対応する。その上に、Ｃｕ配線パターン１６Ｃと挟持されるように、当初１５．５ｎｍの膜厚でＣｕ−Ｍｎ合金層１６Ｍが形成される。このＣｕ−Ｍｎ合金層１６Ｍは、前記窒素雰囲気中、４００℃の温度で３０分間の熱処理により、Ｃｕ配線パターン１６Ｃと同化していることが見いだされた。またこれに伴い、図５（Ｂ）のＥＤＳプロファイルよりわかるように、バリアメタル膜１６Ｂ中におけるＭｎ濃度が大きく増大していることが見いだされた。 Referring to FIG. 5A, “barrier metal” corresponds to the Ta barrier metal film 16B in the sample of FIG. 1B. On top of that, a Cu—Mn alloy layer 16M is initially formed with a thickness of 15.5 nm so as to be sandwiched between the Cu wiring pattern 16C. It was found that the Cu—Mn alloy layer 16M was assimilated with the Cu wiring pattern 16C by heat treatment at a temperature of 400 ° C. for 30 minutes in the nitrogen atmosphere. Further, as can be seen from the EDS profile of FIG. 5B, it was found that the Mn concentration in the barrier metal film 16B greatly increased.
これは、前記図１Ｂの構造に対する前記４００℃での熱処理の結果、実質的に全ての前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ原子がバリアメタル膜１６Ｂに移動し、Ｃｕ−Ｍｎ合金層１６Ｍが、実質的にＭｎを含まないＣｕ層に変化したことを意味している。またこれは、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ濃度が０．５原子％である場合、平坦面上における前記Ｃｕ−Ｍｎ合金層１６Ｍの膜厚が、約１５．５ｎｍまでならば、かかる熱処理により、実質的にほとんど全ての膜中のＭｎ原子をＴａバリアメタル膜１６Ｂに移動させることができることを意味している。これによりＣｕ配線パターン１６Ｃ中のＭｎ濃度を、配線抵抗には影響しない濃度まで下がる事ができる。 As a result of the heat treatment at 400 ° C. for the structure of FIG. 1B, substantially all of the Mn atoms in the Cu—Mn alloy layer 16M move to the barrier metal film 16B, and the Cu—Mn alloy layer 16M This means that the Cu layer is substantially free of Mn. This is also true when the film thickness of the Cu-Mn alloy layer 16M on a flat surface is up to about 15.5 nm when the Mn concentration in the Cu-Mn alloy layer 16M is 0.5 atomic%. This means that Mn atoms in substantially all the film can be moved to the Ta barrier metal film 16B by the heat treatment. As a result, the Mn concentration in the Cu wiring pattern 16C can be lowered to a concentration that does not affect the wiring resistance.
このようにバリアメタル膜１６Ｂに移動したＭｎ原子は前記バリアメタル膜１６Ｂに固溶する。しかし前記Ｍｎ原子の一部は、前記バリアメタル膜１６Ｂに隣接して存在する酸素を含有した層間絶縁膜１４あるいは１６からの酸素と反応してＭｎ酸化物を形成する。このＭｎ酸化物は、前記バリアメタル膜１６Ｂ内部、あるいは前記バリアメタル膜１６ＢとＣｕ配線パターン１６Ｃとの界面、あるいはバリアメタル膜１６Ｂと層間絶縁膜１４あるいは１６との界面などに析出し、安定に保持される。またＳｉＣよりなるエッチングストッパ膜２３、２５も、実際には多量の酸素を含んでおり、このような安定なＭｎ酸化物の形成は、バリアメタル膜１６Ｂとエッチングストッパ膜２３，２５との間の界面においても生じると考えられる。 Thus, the Mn atoms that have moved to the barrier metal film 16B are dissolved in the barrier metal film 16B. However, some of the Mn atoms react with oxygen from the interlayer insulating film 14 or 16 containing oxygen existing adjacent to the barrier metal film 16B to form Mn oxide. This Mn oxide is deposited inside the barrier metal film 16B, at the interface between the barrier metal film 16B and the Cu wiring pattern 16C, or at the interface between the barrier metal film 16B and the interlayer insulating film 14 or 16, and stably. Retained. Also, the etching stopper films 23 and 25 made of SiC actually contain a large amount of oxygen, and such a stable formation of Mn oxide is performed between the barrier metal film 16B and the etching stopper films 23 and 25. It is thought to occur also at the interface.
上記図４，５の結果は、前記Ｃｕ−Ｍｎ合金層１６Ｍが０．５原子％のＭｎを含んでおり、前記Ｃｕ−Ｍｎ合金層１６Ｍの膜厚が１５ｎｍである場合についてのものであったが、このような、実質的に全ての膜中のＭｎ原子をバリアメタル膜１６Ｂに移動できるようなＣｕ−Ｍｎ合金層１６Ｍの膜厚、すなわち臨界的な膜厚は、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ濃度にも関係すると考えられる。 The results of FIGS. 4 and 5 are for the case where the Cu—Mn alloy layer 16M contains 0.5 atomic% of Mn and the thickness of the Cu—Mn alloy layer 16M is 15 nm. However, the film thickness of the Cu—Mn alloy layer 16M that can move Mn atoms in substantially all the films to the barrier metal film 16B, that is, the critical film thickness is the Cu—Mn alloy layer. It is thought to be related to the Mn concentration in 16M.
このため、本発明の発明者は、前記図３の構造の試料において様々なＭｎ濃度のＣｕ−Ｍｎ合金層を前記Ｃｕ−Ｍｎ合金層１６Ｍとして使い、幅Ｗが３μｍのＣｕ配線パターン１６Ｃについて、その抵抗上昇率を測定した。 For this reason, the inventor of the present invention uses Cu-Mn alloy layers having various Mn concentrations as the Cu-Mn alloy layer 16M in the sample having the structure shown in FIG. The resistance increase rate was measured.
図６は、このような幅Ｗが３μｍのＣｕ配線パターン１６Ｃについての抵抗上昇率の測定結果を示す。ただし図６中、縦軸は前記Ｃｕ−Ｍｎ合金層１６Ｍを設けなかった場合に対する抵抗上昇率を示し、横軸は、前記Ｃｕ−Ｍｎ合金層１６Ｍの膜厚に、膜中のＭｎ濃度を乗じた量を示しているが、この量は、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ原子の総量に対応している。 FIG. 6 shows the measurement results of the resistance increase rate for such a Cu wiring pattern 16C having a width W of 3 μm. However, in FIG. 6, the vertical axis represents the rate of increase in resistance relative to the case where the Cu—Mn alloy layer 16M is not provided, and the horizontal axis represents the film thickness of the Cu—Mn alloy layer 16M multiplied by the Mn concentration in the film. This amount corresponds to the total amount of Mn atoms in the Cu—Mn alloy layer 16M.
図６を参照するに、前記Ｃｕ配線パターン１６Ｃの抵抗上昇率は、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ原子の総量とともに略直線的に増大している。この抵抗上昇率がゼロにおけるＭｎ原子総量が、そのＭｎ濃度においてバリアメタル膜１６Ｂ中に移動可能な、臨界的なＭｎ量であると考えられる。前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ量が、この臨界的なＭｎ量（以下、「消費Ｍｎ量」と記す）を超えると、前記バリアメタル膜１６Ｂ上には熱処理後もＣｕ−Ｍｎ合金層１６Ｍが残留し、Ｃｕ配線パターン１６Ｃの抵抗の増大を招く。 Referring to FIG. 6, the rate of increase in resistance of the Cu wiring pattern 16C increases substantially linearly with the total amount of Mn atoms in the Cu—Mn alloy layer 16M. It is considered that the total amount of Mn atoms at the resistance increase rate of zero is a critical amount of Mn that can move into the barrier metal film 16B at the Mn concentration. When the amount of Mn in the Cu—Mn alloy layer 16M exceeds this critical amount of Mn (hereinafter referred to as “consumed Mn amount”), the Cu—Mn alloy layer is formed on the barrier metal film 16B even after heat treatment. 16M remains, causing an increase in resistance of the Cu wiring pattern 16C.
図７は、前記図６において横軸切片で表される消費Ｍｎ量と、前記Ｃｕ−Ｍｎ合金層１６Ｍ中におけるＭｎ濃度の関係を示す。 FIG. 7 shows the relationship between the consumed Mn amount represented by the horizontal axis intercept in FIG. 6 and the Mn concentration in the Cu—Mn alloy layer 16M.
図７を参照するに、前記消費Ｍｎ量（ｙ軸）とＣｕ−Ｍｎ合金層１６Ｍ中におけるＭｎ濃度（ｘ軸）との間には、傾きが１５．４８９で、式ｙ＝１５．４８９ｘで表される比例関係が成立するのがわかる。この図７の傾きは、厚さの次元（ｎｍ）を有することに注意すべきである。 Referring to FIG. 7, the slope between the consumed Mn amount (y axis) and the Mn concentration (x axis) in the Cu—Mn alloy layer 16M is 15.489, and the equation y = 15.489x. It can be seen that the proportional relationship expressed is established. It should be noted that the slope of this FIG. 7 has a thickness dimension (nm).
すなわち、図７の関係式ｙ＝１５．４８９ｘは、前記消費Ｍｎ量が、厚さが１５．４８９ｎｍのＣｕ−Ｍｎ合金層１６Ｍの場合、膜中におけるＭｎ濃度ｘに比例して増大する。
また前記Ｃｕ−Ｍｎ合金層１６Ｍの、平坦面上における膜厚を１５．４８９ｎｍ以下に設定しておけば、いずれのＭｎ濃度であっても、熱処理により実質的に全ての膜中のＭｎ原子をＴａバリアメタル膜１６Ｂに移動させることができることを意味している。この１５．４８９ｎｍの厚さは、先に図４の関係から推測された、約１５．５ｎｍのＣｕ−Ｍｎ合金層１６Ｍの臨界膜厚に一致している。
That is, the relational expression y = 15.489x in FIG. 7 increases in proportion to the Mn concentration x in the film when the consumed Mn amount is the Cu—Mn alloy layer 16M having a thickness of 15.489 nm.
Further, if the film thickness on the flat surface of the Cu-Mn alloy layer 16M is set to 15.489 nm or less, Mn atoms in substantially all the films are removed by heat treatment at any Mn concentration. This means that it can be moved to the Ta barrier metal film 16B. This thickness of 15.489 nm corresponds to the critical film thickness of the Cu—Mn alloy layer 16M of about 15.5 nm, which was previously estimated from the relationship of FIG.
なお、図８にＴａバリアおよびＴｉバリアを用いた場合におけるＭｎ消費量の関係を示す。
この図に示すように、前記図６のような臨界的なＭｎ消費量の存在は、前記バリアメタル膜１６ＢとしてＴａ膜を使った場合のみならず、Ｔｉ膜を使った場合にも観察されている。
図中に示すようにＭｎ消費量の差は、横軸切片近傍の矢印で表される実験誤差の範囲内であり非常に近い。これは、層間絶縁膜から発生せしめる酸素量が、層間絶縁膜上に成膜したバリアメタル種に因らないことに起因する。よって上記の結論は、Ｔａバリア膜に限定されるものではないことが判った。
FIG. 8 shows the relationship of Mn consumption when Ta barrier and Ti barrier are used.
As shown in this figure, the existence of critical Mn consumption as shown in FIG. 6 is observed not only when a Ta film is used as the barrier metal film 16B but also when a Ti film is used. Yes.
As shown in the figure, the difference in Mn consumption is within the experimental error range indicated by the arrow near the horizontal axis intercept and is very close. This is because the amount of oxygen generated from the interlayer insulating film does not depend on the type of barrier metal formed on the interlayer insulating film. Therefore, it was found that the above conclusion is not limited to the Ta barrier film.
図８中、◆は、前記図６に既に示した、バリアメタル膜１６ＢにＴａバリアメタル膜を使った例で、Ｃｕ−Ｍｎ合金層１６Ｍ中におけるＭｎ濃度を０．５原子％とした場合を示す。一方■は、前記バリアメタル膜１６ＢにＴｉバリアメタル膜を使った例を示す。この場合にも、前記Ｃｕ−Ｍｎ合金層１６Ｍ中におけるＭｎ濃度は、同じく０．５原子％としている。 In FIG. 8, ♦ indicates an example in which a Ta barrier metal film is used as the barrier metal film 16B already shown in FIG. 6, and the Mn concentration in the Cu—Mn alloy layer 16M is 0.5 atomic%. Show. On the other hand, a black square indicates an example in which a Ti barrier metal film is used as the barrier metal film 16B. Also in this case, the Mn concentration in the Cu—Mn alloy layer 16M is set to 0.5 atomic%.
図８を参照するに、前記バリアメタル膜１６ＢとしてＴｉ膜を使った場合でも、Ｃｕ配線パターンの抵抗上昇率は、Ｃｕ−Ｍｎ合金膜１６Ｍ中のＭｎ量の減少とともに減少する。しかしＭｎ量が０〜約７ａｔ％・ｎｍまでの範囲では、Ｍｎの存在が抵抗上昇に現れないことがわかる。 Referring to FIG. 8, even when a Ti film is used as the barrier metal film 16B, the rate of increase in resistance of the Cu wiring pattern decreases as the amount of Mn in the Cu-Mn alloy film 16M decreases. However, it can be seen that the presence of Mn does not appear in the resistance increase in the range of Mn amount from 0 to about 7 at% · nm.
次に、前記図７の関係が適用可能なＭｎ濃度範囲について、図９に示すＣｕ−Ｍｎ二成分系の相平衡図を使って検討する。 Next, the Mn concentration range to which the relationship of FIG. 7 can be applied will be examined using the phase equilibrium diagram of the Cu—Mn binary system shown in FIG.
図９を参照するに、４００°の温度領域では、Ｃｕ−Ｍｎ合金中のＭｎ濃度が３０原子％までの組成範囲では、Ｃｕ−Ｍｎ合金は単一相をとることができることがわかる。しかしＣｕ−Ｍｎ合金中のＭｎ濃度が３０原子％以上に増大すると、Ｍｎが析出をはじめ、Ｃｕ−Ｍｎ合金相とＭｎの二相状態が出現する。 Referring to FIG. 9, it can be seen that in the temperature range of 400 °, the Cu—Mn alloy can take a single phase in the composition range where the Mn concentration in the Cu—Mn alloy is up to 30 atomic%. However, when the Mn concentration in the Cu—Mn alloy increases to 30 atomic% or more, Mn begins to precipitate and a two-phase state of Cu—Mn alloy phase and Mn appears.
このため、図１０Ａに示すように、前記図７の、Ｍｎ消費量が前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ濃度とともに増大する関係が有効なのは、前記Ｃｕ−Ｍｎ合金層１６M中のＭｎ濃度が約３０原子％、Ｍｎ消費量が４６５ａｔ％・ｎｍの最大値に達するまでの濃度範囲であり、それを超えると、Ｍｎ消費量の値は、前記最大値４６５ａｔ％・ｎｍで一定となる。 For this reason, as shown in FIG. 10A, the relationship in which the Mn consumption in FIG. 7 increases with the Mn concentration in the Cu—Mn alloy layer 16M is effective because the Mn concentration in the Cu—Mn alloy layer 16M is effective. It is a concentration range until the maximum value of about 30 atomic% and Mn consumption reaches 465 at% · nm, and beyond that, the value of Mn consumption becomes constant at the maximum value of 465 at% · nm.
そこで、図１０Ｂに示すように、前記Ｃｕ配線パターン１６Ｃに抵抗の増大を生じないＣｕ−Ｍｎ合金層１６Ｍの、平坦面上における最大膜厚ｙは、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ濃度ｘが約３０原子％までの範囲では、１５．４８９ｎｍ、あるいは約１５ｎｍであり、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ濃度が前記約３０原子％の濃度を超えると、双曲線的に、ｙ＝４６５／ｘの関係に従う。換言すると、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎの総量（ｘ×ｙ）として４６５ａｔ％・ｎｍを維持する関係（ｘ×ｙ＝４６５）に従って、減少する。 Therefore, as shown in FIG. 10B , the maximum film thickness y on the flat surface of the Cu—Mn alloy layer 16M that does not increase the resistance of the Cu wiring pattern 16C is the Mn concentration in the Cu—Mn alloy layer 16M. When x is in the range up to about 30 atomic%, it is 15.489 nm, or about 15 nm. When the Mn concentration in the Cu—Mn alloy layer 16M exceeds the concentration of about 30 atomic%, hyperbolically, y = Follow the 465 / x relationship. In other words, it decreases according to a relationship (x × y = 465) that maintains 465 at% · nm as the total amount (x × y) of Mn in the Cu—Mn alloy layer 16M.
このことから、前記図１Ｂのような、層間絶縁膜あるいは絶縁膜１２，１４〜１６中に形成された凹部を、高融点金属バリアメタル膜１２Ｂならびに１６Ｂおよびその上のＣｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍを介してＣｕ配線パターン１２Ｃ，１６Ｃでそれぞれ充填するダマシン、あるいはデュアルダマシン構造のＣｕ配線パターンにおいては、前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍ中のＭｎ濃度が３０原子％以下、例えば前記図６，７に示した０．２原子％以上、３０原子％以下の濃度範囲である場合、前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍの平坦面上における膜厚を１５．４８９ｎｍあるいは約１５ｎｍ以下、例えば１ｎｍから１５ｎｍの範囲に設定することにより、前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍ中のＭｎ原子を実質的に全て、高融点金属バリア膜１２Ｂあるいは１６Ｂにそれぞれ移動させることが可能となることがわかる。その結果、前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍ中のＭｎ原子濃度は、Ｃｕの抵抗には影響しない濃度まで下がり、Ｃｕ配線パターン１２Ｃ，１６Ｃの抵抗上昇が回避される。 From this, the recesses formed in the interlayer insulating film or insulating films 12, 14 to 16 as shown in FIG. 1B are formed into the refractory metal barrier metal films 12B and 16B and the Cu-Mn alloy layer 12M thereon. In a damascene or dual damascene Cu wiring pattern filled with Cu wiring patterns 12C and 16C through 16M, the Mn concentration in the Cu-Mn alloy layer 12M or 16M is 30 atomic% or less, for example, FIG. , 7, the film thickness on the flat surface of the Cu-Mn alloy layer 12M or 16M is 15.489 nm or about 15 nm or less, for example, 1 nm. To 15 nm, by setting M in the Cu-Mn alloy layer 12M or 16M. Atomic substantially all, it can be seen that it is possible to move each of the refractory metal barrier layer 12B or 16B. As a result, the Mn atom concentration in the Cu-Mn alloy layer 12M or 16M is lowered to a concentration that does not affect the resistance of Cu, and an increase in resistance of the Cu wiring patterns 12C and 16C is avoided.
また、前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍ中のＭｎ原子濃度ｘが約３０原子％を超えた場合であっても、ｎｍ単位で表した前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍの平坦面上における膜厚ｙを、ｙ≦４６５／ｘの関係で与えられる膜厚以下に設定することにより、前記Ｃｕ−Ｍｎ合金層１２Ｍあるいは１６Ｍ中のＭｎ原子を実質的に全て、高融点金属バリア膜１２Ｂまたは１６Ｂにそれぞれ移動させることが可能となり、Ｃｕ配線パターン１２Ｃまたは１６Ｃの抵抗上昇が回避される。例えば、前記Ｃｕ−Ｍｎ合金層１６Ｍが５０原子％のＭｎを含んでいる場合、前記Ｃｕ−Ｍｎ合金層１６Ｍを、平坦面上において測った膜厚が９．３ｎｍ以下となるように形成すればよい。前記Ｃｕ−Ｍｎ合金層１６Ｍが８０原子％のＭｎを含んでいる場合には、前記Ｃｕ−Ｍｎ合金層１６Ｍを、平坦面上において測った膜厚が５．８ｎｍ以下となるように形成すればよい。また前記Ｃｕ−Ｍｎ合金層１６Ｍが１００原子％のＭｎを含んでいる場合、前記Ｃｕ−Ｍｎ合金層１６Ｍを、平坦面上において測った膜厚が、４．７ｎｍ以下となるように形成すればよい。すなわち、前記Ｃｕ−Ｍｎ合金層１６Ｍを４．７ｎｍ以下の膜厚に形成する場合には、前記Ｃｕ−Ｍｎ合金層１６Ｍ中のＭｎ濃度を、０原子％を超え１００原子％以下の、任意の濃度に設定することができる。 Further, even when the Mn atom concentration x in the Cu-Mn alloy layer 12M or 16M exceeds about 30 atomic%, the Cu-Mn alloy layer 12M or 16M on the flat surface expressed in nm unit. By setting the film thickness y to be equal to or less than the film thickness given by the relationship y ≦ 465 / x, substantially all of the Mn atoms in the Cu—Mn alloy layer 12M or 16M are made of the refractory metal barrier film 12B or It becomes possible to move to 16B, respectively, and an increase in resistance of the Cu wiring pattern 12C or 16C is avoided. For example, when the Cu—Mn alloy layer 16M contains 50 atomic% of Mn, the Cu—Mn alloy layer 16M is formed so that the film thickness measured on a flat surface is 9.3 nm or less. Good. When the Cu—Mn alloy layer 16M contains 80 atomic% of Mn, the Cu—Mn alloy layer 16M is formed so that the film thickness measured on a flat surface is 5.8 nm or less. Good. When the Cu—Mn alloy layer 16M contains 100 atomic% of Mn, the Cu—Mn alloy layer 16M is formed so that the film thickness measured on a flat surface is 4.7 nm or less. Good. That is, when the Cu—Mn alloy layer 16M is formed to a thickness of 4.7 nm or less, the Mn concentration in the Cu—Mn alloy layer 16M is set to an arbitrary value of 0 atomic% to 100 atomic%. The concentration can be set.
また前記図６〜８は、幅Ｗが３μｍのＣｕ配線パターン１６Ｃについてのものであるが、上記の結果は、他の配線幅あるいはビアプラグ径の配線パターンに対しても適用可能であることは明らかである。 6 to 8 are for the Cu wiring pattern 16C having a width W of 3 μm, it is clear that the above results can be applied to wiring patterns having other wiring widths or via plug diameters. It is.
さらに前記バリアメタル膜１２Ｂ，１６Ｂは、先にも述べたようにＴａ膜に限定されるものではなく、ＴａやＴｉ、さらにＺｒやＲｕなどの高融点金属元素の少なくとも一つを含む金属膜であってもよい。 Further, the barrier metal films 12B and 16B are not limited to the Ta film as described above, but are metal films containing at least one of refractory metal elements such as Ta and Ti, and Zr and Ru. There may be.
さらに前記熱処理工程は窒素雰囲気中、４００℃での熱処理に限定されるものではなく、窒素やＡｒなどの不活性雰囲気中、１００℃〜４００℃の範囲の温度での熱処理により実行することができる。 Furthermore, the heat treatment step is not limited to heat treatment at 400 ° C. in a nitrogen atmosphere, and can be performed by heat treatment at a temperature in the range of 100 ° C. to 400 ° C. in an inert atmosphere such as nitrogen or Ar. .
図１１は、前記図１Ｂの構造において、Ｍｎ濃度が０．２原子％から３０原子％の範囲のＣｕ−Ｍｎ合金層１６Ｍを１５ｎｍの膜厚で形成し、このようにして得られた構造を窒素雰囲気中、４００℃で熱処理した場合に典型的に得られる構造を示す。
ただし図１１中、先に説明した部分には同一の参照符号を付し、説明を省略する。
FIG. 11 shows a structure obtained by forming a Cu—Mn alloy layer 16M having a Mn concentration in the range of 0.2 atomic% to 30 atomic% with a film thickness of 15 nm in the structure of FIG. 1B. The structure typically obtained when heat-treated at 400 ° C. in a nitrogen atmosphere is shown.
However, in FIG. 11, the same reference numerals are given to the parts described above, and the description thereof is omitted.
図１１を参照するに、前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍについては、前記熱処理の結果、前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍ中のＭｎ原子が、実質的に全てＴａバリアメタル膜１２Ｂ，１６Ｂにそれぞれ移動し、抵抗には影響しないＭｎ濃度まで下がっている。また当初Ｃｕ−Ｍｎ合金層１６Ｍが形成されていた領域は、このようなＭｎの脱離の結果、前記Ｃｕ配線パターン１２Ｃ，１６Ｃに連続するＣｕ膜１２ｃ１，１６ｃ１により、置き換えられている。 Referring to FIG. 11, as for the Cu—Mn alloy layers 12M and 16M, as a result of the heat treatment, substantially all of the Mn atoms in the Cu—Mn alloy layers 12M and 16M are Ta barrier metal films 12B and 16B. Respectively, and the Mn concentration does not affect the resistance. The region where the Cu-Mn alloy layer 16M was initially formed is replaced by Cu films 12c1 and 16c1 continuous to the Cu wiring patterns 12C and 16C as a result of such desorption of Mn.
ただし、図１１に示すように、当初Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍの表面であった部分には、酸素原子がＭｎ原子と結合して形成された酸化物の層１２Ｏｘ，１６Ｏｘが薄く残留する。前記Ｃｕ配線パターン１２Ｃ，１６Ｃは、当初のＣｕ−Ｍｎ合金層１２Ｍ，１６Ｍが存在していた前記領域１２ｃ１，１６ｃ１と、当初のＣｕ配線パターン１２Ｃ，１６Ｃが存在していた領域１２ｃ２，１６ｃ２とに分けられる。 However, as shown in FIG. 11, the oxide layers 12Ox and 16Ox formed by combining oxygen atoms with Mn atoms remain thinly on the portions that were originally the surfaces of the Cu-Mn alloy layers 12M and 16M. . The Cu wiring patterns 12C and 16C are divided into the regions 12c1 and 16c1 where the original Cu-Mn alloy layers 12M and 16M existed and the regions 12c2 and 16c2 where the original Cu wiring patterns 12C and 16C existed. Divided.
図１２は、Ｃｕ，Ｍｎ，および酸素原子の分布を示すＳＩＭＳ（secondary ion mass spectroscopy）プロファイルである。この図では、熱処理後における前記図１１のＣｕ配線パターン１２Ｃにおける、当初Ｃｕ−Ｍｎ層１２Ｍが存在していた領域まで含めて求めている。 FIG. 12 is a secondary ion mass spectroscopy (SIMS) profile showing the distribution of Cu, Mn, and oxygen atoms. In this figure, the region including the region where the Cu—Mn layer 12M originally exists in the Cu wiring pattern 12C of FIG. 11 after the heat treatment is obtained.
図１２を参照するに、当初Ｃｕ−Ｍｎ層１２Ｍの表面であった部分に、１０20／ｃｍ3に達する強い酸素濃度の集中が観察され、またかかる酸素の集中に伴い、同じ位置にＭｎの集中が生じているのがわかる。 Referring to FIG. 12, a strong concentration of oxygen concentration reaching 10 20 / cm 3 was observed in the portion that was originally the surface of the Cu—Mn layer 12M, and with the concentration of oxygen, Mn was concentrated at the same position. You can see that there is concentration.
図１３Ａは、前記図１Ｂの構造を、配線溝１２Ｔに、Ｔａバリアメタル膜１２Ｂの形成の後、さらにＣｕ−Ｍｎ合金層１２Ｍを形成し、これを、例えば枚葉式基板処理装置の真空搬送室を介してＣｕ膜の成膜室に搬送した状態を示す。 FIG. 13A shows the structure of FIG. 1B in which a Cu-Mn alloy layer 12M is further formed in the wiring trench 12T after the formation of the Ta barrier metal film 12B. The state conveyed to the film-forming chamber of Cu film | membrane through the chamber is shown.
図１３Ｂは、前記図１Ｂの構造を、配線溝１６Ｔおよびビアホール１４Ｖに、Ｔａバリアメタル膜１６Ｂの形成の後、さらにＣｕ−Ｍｎ合金層１６Ｍを形成し、これを、例えば枚葉式基板処理装置の真空搬送室を介してＣｕ膜の成膜室に搬送した状態を示す。 FIG. 13B shows the structure of FIG. 1B, in which a Cu-Mn alloy layer 16M is further formed in the wiring trench 16T and the via hole 14V after the formation of the Ta barrier metal film 16B. The state which conveyed to the film-forming chamber of Cu film | membrane through the vacuum conveyance chamber of this is shown.
図１３Ａ，１３Ｂを参照するに、枚葉式基板処理装置の真空搬送室は、真空状態であっても酸素を完全に排除することはできず、実際にはかなりの濃度の酸素が真空雰囲気中に含まれているのがふつうである。このため、雰囲気中の酸素が前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍの表面に吸着し、これが前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍ中のＭｎ原子とそれぞれ反応する。これにより前記表面に前記Ｍｎ酸化物層１２Ｏｘ，１６Ｏｘが、前記バリアメタル膜１２Ｂ，１６Ｂの表面から、前記Ｃｕ−Ｍｎ合金層の膜厚に対応する距離だけ離間して、それぞれ薄く形成されることになる。このようなＭｎ酸化物層１２Ｏｘ，１６Ｏｘは、前記図１３Ａ，１３Ｂの凹部をＣｕ配線パターン１２Ｃ，１６Ｃでそれぞれ充填し、その後熱処理を行っても、図１２よりわかるように当初の位置に残る。 Referring to FIGS. 13A and 13B, the vacuum transfer chamber of the single-wafer substrate processing apparatus cannot completely exclude oxygen even in a vacuum state, and actually a considerable concentration of oxygen is in the vacuum atmosphere. Is usually included. For this reason, oxygen in the atmosphere is adsorbed on the surfaces of the Cu—Mn alloy layers 12M and 16M, and reacts with Mn atoms in the Cu—Mn alloy layers 12M and 16M, respectively. As a result, the Mn oxide layers 12Ox and 16Ox are formed thin on the surface by being separated from the surfaces of the barrier metal films 12B and 16B by a distance corresponding to the film thickness of the Cu-Mn alloy layer. become. Such Mn oxide layers 12Ox and 16Ox remain in their original positions as shown in FIG. 12, even if the recesses in FIGS. 13A and 13B are filled with Cu wiring patterns 12C and 16C, respectively, and then heat-treated.
すなわち、図１１に示すような、Ｃｕ配線パターン１２Ｃ，１６Ｃ中に、バリアメタル膜１２Ｂ，１６Ｂの表面からそれぞれ離間した位置における薄いＭｎ酸化物層１２Ｏｘ，１６Ｏｘの存在は、いったんバリアメタル膜１２Ｂ，１６Ｂ上にＣｕ−Ｍｎ合金層１２Ｍ，１６Ｍを形成し、さらに前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍ中のＭｎ原子をバリアメタル膜１２Ｂ，１６Ｂへそれぞれ移動させたプロセスの明らかな痕跡を示すことになる。 That is, as shown in FIG. 11, in the Cu wiring patterns 12C and 16C, the presence of the thin Mn oxide layers 12Ox and 16Ox at positions separated from the surfaces of the barrier metal films 12B and 16B, respectively, In this example, Cu-Mn alloy layers 12M and 16M are formed on 16B, and Mn atoms in the Cu-Mn alloy layers 12M and 16M are moved to the barrier metal films 12B and 16B, respectively. Become.
以上の実験では、前記バリアメタル膜１２Ｂ，１６Ｂとして、Ｔａ膜を約６ｎｍの膜厚に形成しているが、前記バリアメタル膜１２Ｂ，１６Ｂの膜厚が少なくとも３ｎｍ〜１５ｎｍの範囲においては、上記の機構によるＣｕ−Ｍｎ合金層１２Ｍ，１６Ｍからのバリアメタル膜１２Ｂ，１６ＢへのＭｎ原子の除去は、有効に作用する。 In the above experiment, as the barrier metal films 12B and 16B, a Ta film is formed with a thickness of about 6 nm. However, when the thickness of the barrier metal films 12B and 16B is at least 3 nm to 15 nm, Removal of Mn atoms from the Cu—Mn alloy layers 12M and 16M to the barrier metal films 12B and 16B by the above mechanism works effectively.
図１４は、前記図１Ａのグラフに、前記図１１の構造の試料についての結果（図中「本発明」）を重ねて示す図である。ただし図１４中、「本発明」の試料は、前記Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍが２原子％のＭｎを含んでいる場合についてのものである。 FIG. 14 is a diagram showing the result (“present invention” in the figure) of the sample having the structure of FIG. 11 superimposed on the graph of FIG. 1A. However, in FIG. 14, the sample of the “present invention” is for the case where the Cu—Mn alloy layers 12M and 16M contain 2 atomic% of Mn.
図１４を参照するに、図１１の構成により、ストレスマイグレーションによる断線を効果的に抑制できることがわかる。 Referring to FIG. 14, it can be seen that the configuration of FIG. 11 can effectively suppress disconnection due to stress migration.
図１５は、電解メッキ法により形成された銅メッキ膜について１５０℃、１２０℃、１００℃、８０℃の温度で熱処理を行った場合の、熱処理時間に対する応力の変化を示すグラフである。ただし図１５において応力の変化は、ウェハの反りを常温において測定することにより求めている。 FIG. 15 is a graph showing a change in stress with respect to heat treatment time when a copper plating film formed by an electrolytic plating method is subjected to heat treatment at temperatures of 150 ° C., 120 ° C., 100 ° C., and 80 ° C. However, in FIG. 15, the change in stress is obtained by measuring the warpage of the wafer at room temperature.
図１５を参照するに、熱処理により銅メッキ膜に応力変化が生じているが、時間と共に応力変化は減少し、膜が安定化していることがわかる。これは、銅メッキ膜中におけるＣｕ結晶粒の成長によるものと考えられる。図１５の関係より、応力緩和による結晶粒の安定が達成されるには、少なくとも熱処理温度が８０℃以上必要で、特に１２０℃以上で６０秒以上、より好ましくは９０秒の処理時間が必要であることがわかる。半導体装置の製造スループットの観点からでは、より短時間で完了させることが望ましいが、１００℃以上の温度で熱処理する場合には、２５０秒の熱処理時間で充分であることがわかる。一方、８０℃未満の温度では、現実的な時間内で所望の膜の安定化を実現することはできない。 Referring to FIG. 15, it can be seen that the stress change occurs in the copper plating film by the heat treatment, but the stress change decreases with time, and the film is stabilized. This is considered due to the growth of Cu crystal grains in the copper plating film. From the relationship of FIG. 15, in order to achieve stability of the crystal grains by stress relaxation, at least the heat treatment temperature is required to be 80 ° C. or higher, particularly, the processing time of 120 ° C. or higher is 60 seconds or longer, more preferably 90 seconds. I know that there is. From the viewpoint of manufacturing throughput of the semiconductor device, it is desirable to complete the process in a shorter time. However, in the case where the heat treatment is performed at a temperature of 100 ° C. or higher, it is understood that a heat treatment time of 250 seconds is sufficient. On the other hand, if the temperature is lower than 80 ° C., the desired film cannot be stabilized within a realistic time.
図１６は、前記図１Ｂの試料でＣｕ−Ｍｎ合金層１２Ｍ，１６Ｍが任意濃度のＭｎを含む場合について、配線パターン１２Ｃ，１６Ｃを電解メッキによりＣｕ層で充填した後、１５０℃、１００℃、および２５℃の温度で熱処理し（「２５℃」の実験では、実際には熱処理を行わない）、さらに余剰のＣｕ層をＣＭＰ法で除去して得られた配線パターン１２Ｃについて、前記図１Ｄで示したのと同様なＣＭＰ工程後の欠陥数を調査し、さらに図１Ｂに示すテスト構造について、ストレスマイグレーションによる不良数を調査した結果を示す図である。 FIG. 16 shows a case where the Cu—Mn alloy layers 12M and 16M contain Mn at an arbitrary concentration in the sample of FIG. 1B, after the wiring patterns 12C and 16C are filled with the Cu layer by electrolytic plating, The wiring pattern 12C obtained by heat treatment at a temperature of 25 ° C. and 25 ° C. (actually no heat treatment is performed in the experiment of “25 ° C.”) and the excess Cu layer is removed by the CMP method is shown in FIG. It is a figure which shows the result of investigating the number of defects after the CMP process similar to that shown, and further examining the number of defects due to stress migration for the test structure shown in FIG. 1B.
図１６を参照するに、熱処理温度を低温にすればするほどＣＭＰ工程後の欠陥数を低減できることがわかる。例えば熱処理温度が１００℃では、熱処理温度が１５０℃の場合の３０％以上、１２０℃では２０％以上の欠陥を低減することが可能であることがわかる。 It can be seen from FIG. 16 that the number of defects after the CMP process can be reduced as the heat treatment temperature is lowered. For example, when the heat treatment temperature is 100 ° C., it is possible to reduce defects of 30% or more when the heat treatment temperature is 150 ° C., and 20% or more when the heat treatment temperature is 120 ° C.
一方で、ストレスマイグレーション耐性については、１５０℃と１００℃で熱処理を行った試料間で、大きな差異はみとめられないものの、低温側の１００℃付近でやや僅かに改善が見られる。また、熱処理を全く行わなかった場合にのみ、著しくストレスマイグレーション耐性が劣化しているのがわかる。 On the other hand, with respect to stress migration resistance, although a large difference is not observed between samples subjected to heat treatment at 150 ° C. and 100 ° C., a slight improvement is observed near 100 ° C. on the low temperature side. It can also be seen that the stress migration resistance is significantly degraded only when no heat treatment is performed.
以上、図１６の結果から、前記図１Ｂの試料において、Ｃｕ−Ｍｎ合金層１２Ｍ，１６Ｍが任意濃度のＭｎを含む場合、配線パターン１２Ｃ，１６Ｃを、電解メッキによりＣｕ層で充填した後に、１００〜１５０℃の温度領域で熱処理を実施することで、ストレスマイグレーション耐性を若干改善し、また１００〜１２０℃の温度領域で熱処理を実施することでシード層の局所的な溶解に起因する欠陥を１５０℃の場合に対して２０％〜３０％低減できることが示された。 Above, from the results of FIG. 16, in a sample of FIG. 1B, when Cu-Mn alloy layer 12M, 16M includes a Mn of any density, wiring patterns 12C, the 16C, after filling in the Cu layer by electrolytic plating, 100 by carrying out heat treatment at a temperature range of ~ 0.99 ° C., defects resistance to stress migration was slightly improved, also due to local dissolution of the seed layer by performing heat treatment at a temperature range of 100 to 120 ° C. 0.99 It was shown that the temperature can be reduced by 20% to 30% compared to the case of ° C.
図１７Ａを参照するに、図示していないトランジスタとタングステンプラグが形成された半導体基板２１上に形成された絶縁膜２２には、所定の配線パターンに対応した配線溝２２Ｔが形成される。
さらに前記絶縁膜２２上には前記配線溝２２Ｔの側壁面および底面を覆って、ＴａやＴｉ、あるいはＺｒ，Ｒｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜２２Ｂが、スパッタ法あるいはＡＬＤ（atomic layer deposition）法などにより、前記配線溝２２Ｔの断面形状に整合した形状で、１〜１５ｎｍの膜厚に形成される。なお前記バリアメタル膜２２Ｂは、金属膜には限定されず、ＴａＮやＴｉＮなど、Ｔａ，Ｔｉ，Ｚｒ，Ｒｕから選択される一又は複数の金属元素を含む金属膜の他に、導電性金属窒化膜であってもよい。
Referring to FIG. 17A, a wiring groove 22T corresponding to a predetermined wiring pattern is formed in an insulating film 22 formed on a semiconductor substrate 21 on which a transistor and a tungsten plug (not shown) are formed.
Furthermore, a barrier metal film 22B containing at least one refractory metal element such as Ta, Ti, Zr, or Ru is formed on the insulating film 22 so as to cover the side wall surface and the bottom surface of the wiring groove 22T. By an (atomic layer deposition) method or the like, a film having a thickness of 1 to 15 nm is formed in a shape matching the cross-sectional shape of the wiring groove 22T. The barrier metal film 22B is not limited to a metal film, but other than a metal film containing one or more metal elements selected from Ta, Ti, Zr, Ru, such as TaN and TiN, conductive metal nitridation. It may be a membrane.
次に、図１７Ｂに示すように、前記図１７Ａに示したバリアメタル膜２２Ｂ上に、Ｍｎを含むＣｕ−Ｍｎ合金膜２２Ｍが、前記配線溝２２Ｔの断面形状に整合した形状で、例えばＣｕ−Ｍｎ合金ターゲットを使ったスパッタ法により、１０-1ＰａのＡｒ雰囲気中、室温以下の基板温度で、１０ｋＷのプラズマパワーを投入して形成される。その際、前記Ｃｕ−Ｍｎ合金膜２２Ｍ中のＭｎ濃度が約３０原子％以下、例えば０．２原子％から３０原子％の間である場合には、前記Ｃｕ−Ｍｎ合金膜２２Ｍは、平坦面上において約１５ｎｍ以下の、例えば１〜１５ｎｍの範囲の膜厚を有するように形成される。一方、前記Ｃｕ−Ｍｎ合金膜２２Ｍ中のＭｎ濃度が３０原子％を超える場合には、前記Ｃｕ−Ｍｎ合金膜２２Ｍは、平坦面上における膜厚が、ｘを前記Ｃｕ−Ｍｎ合金膜２２Ｍ中のＭｎの原子濃度であるとして、式ｙ＝４６５／ｘで与えられる膜厚ｙ以下になるように形成される。 Next, as shown in FIG. 17B, a Cu—Mn alloy film 22M containing Mn is formed on the barrier metal film 22B shown in FIG. 17A so as to match the cross-sectional shape of the wiring groove 22T. It is formed by applying a plasma power of 10 kW at a substrate temperature of room temperature or lower in an Ar atmosphere of 10 −1 Pa by a sputtering method using a Mn alloy target. At that time, when the Mn concentration in the Cu—Mn alloy film 22M is about 30 atomic% or less, for example, between 0.2 atomic% and 30 atomic%, the Cu—Mn alloy film 22M has a flat surface. It is formed so as to have a film thickness of about 15 nm or less, for example, in the range of 1 to 15 nm. On the other hand, when the Mn concentration in the Cu—Mn alloy film 22M exceeds 30 atomic%, the Cu—Mn alloy film 22M has a film thickness on a flat surface of x in the Cu—Mn alloy film 22M. It is formed so that the film thickness is less than or equal to the film thickness y given by the equation y = 465 / x.
次に、図１７Ｃに示すように、前記図１７Ｂの構造上にＣｕ膜２２Ｃ１がメッキシード層として、例えばスパッタ法やＣＶＤ法により、前記配線溝２２Ｔの断面形状に整合した形状で、約４０ｎｍの膜厚に形成される。 Next, as shown in FIG. 17C, a Cu film 22C1 is formed on the structure of FIG. 17B as a plating seed layer, for example, by a sputtering method or a CVD method so as to match the cross-sectional shape of the wiring groove 22T. It is formed in a film thickness.
次に図１７Ｄに示すように、前記図１７Ｃの構造上に前記Ｃｕ膜２２Ｃ１をメッキシード層としてＣｕ層２２Ｃ２が、前記配線溝２２Ｔを充填するように形成される。さらに図１７Ｅに示すように、前記図１７Ｄの構造がＣＭＰ法により、前記絶縁膜２２の表面が露出するまで研磨され、前記配線溝２２ＴがＣｕ配線パターン２２Ｃにより充填された構造が得られる。 Next, as shown in FIG. 17D, a Cu layer 22C2 is formed on the structure of FIG. 17C using the Cu film 22C1 as a plating seed layer so as to fill the wiring trench 22T. Further, as shown in FIG. 17E, the structure of FIG. 17D is polished by CMP until the surface of the insulating film 22 is exposed, and a structure in which the wiring trench 22T is filled with the Cu wiring pattern 22C is obtained.
さらに図１７Ｅの構造上に、図１７Ｆに示すように、ＳｉＣよりなるエッチングストッパ膜２３を、前記Ｃｕ配線パターン２２Ｃを覆うように、１０〜１００ｎｍの膜厚に形成する。このようなエッチングストッパ膜２３の成膜は、典型的には４００℃の温度で実行され、その結果、前記Ｃｕ配線パターン２２Ｃを構成する前記Ｃｕ膜２２Ｃ１とＣｕ膜２２Ｃ２は、融合して単一のＣｕ膜を形成する。またその際の熱熱処理により、前記Ｃｕ−Ｍｎ合金層２２Ｍ中のＭｎ原子は、前記バリアメタル膜２２Ｂ中に移動する。これに伴い、前記Ｃｕ配線パターン２２Ｃ中においては当初のＣｕ−Ｍｎ合金層２２Ｍは消滅するが、当初のＣｕ−Ｍｎ合金層２２Ｍの表面に対応する位置に、Ｍｎ酸化物の薄い層が、図１７Ｆに破線２２Ｏｘで示すように、前記バリアメタル膜２２Ｂの表面から、当初のＣｕ−Ｍｎ合金層２２Ｍの膜厚に対応する距離だけ離間して形成される。その結果、前記Ｃｕ配線パターン２２Ｃは、当初のＣｕ−Ｍｎ合金層２２Ｍが存在していた領域２２ｃ１と、当初のＣｕ層２２Ｃ１，２２Ｃ２が存在していた領域２２ｃ２とより構成される。 Further, on the structure of FIG. 17E, as shown in FIG. 17F, an etching stopper film 23 made of SiC is formed to a thickness of 10 to 100 nm so as to cover the Cu wiring pattern 22C. The film formation of the etching stopper film 23 is typically performed at a temperature of 400 ° C. As a result, the Cu film 22C1 and the Cu film 22C2 constituting the Cu wiring pattern 22C are fused to form a single film. A Cu film is formed. Further, Mn atoms in the Cu-Mn alloy layer 22M move into the barrier metal film 22B by the thermal heat treatment at that time. Accordingly, the original Cu—Mn alloy layer 22M disappears in the Cu wiring pattern 22C, but a thin layer of Mn oxide is formed at a position corresponding to the surface of the original Cu—Mn alloy layer 22M. As indicated by a broken line 22Ox in 17F, the barrier metal film 22B is formed away from the surface by a distance corresponding to the initial film thickness of the Cu—Mn alloy layer 22M. As a result, the Cu wiring pattern 22C includes a region 22c1 where the original Cu-Mn alloy layer 22M was present and a region 22c2 where the original Cu layers 22C1 and 22C2 were present.
次に図１７Ｇに示すように、前記図１７Ｆの構造上に厚さが１００〜３００ｎｍの層間絶縁膜２４と、厚さが１０〜１００ｎｍのＳｉＣあるいはＳｉＮ膜よりなるエッチングストッパ膜２５と、厚さが１００〜３００ｎｍの層間絶縁膜２６とを、例えばプラズマＣＶＤ法により順次形成する。さらに前記層間絶縁膜２６中に、前記エッチングストッパ膜２５を露出する配線溝２６Ｔを、ドライエッチングプロセスにより、所望の幅で形成する。
かかる層間絶縁膜２４，２６としては、先に説明したＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるシリコン酸化膜でも、またプラズマＣＶＤ法や塗布法により形成される、比誘電率が３以下の有機あるいは無機絶縁膜であってもよい。例えば前記層間絶縁膜２４，２６として、登録商標名ＳｉＬＫの有機ポリマ膜を使ったような場合でも、これらの膜にはエッチングによるダメージなどにより実質的な量の酸素（水分）が含まれている。
Next, as shown in FIG. 17G, an interlayer insulating film 24 having a thickness of 100 to 300 nm, an etching stopper film 25 made of SiC or SiN film having a thickness of 10 to 100 nm, and a thickness on the structure of FIG. 17F. Are sequentially formed by, for example, a plasma CVD method. Further, a wiring groove 26T exposing the etching stopper film 25 is formed in the interlayer insulating film 26 with a desired width by a dry etching process.
As the interlayer insulating films 24 and 26, a silicon oxide film formed by the plasma CVD method using TEOS described above as a raw material, or formed by a plasma CVD method or a coating method, and having a relative dielectric constant of 3 or less. It may be an organic or inorganic insulating film. For example, even when organic polymer films of the registered trade name SiLK are used as the interlayer insulating films 24 and 26, these films contain a substantial amount of oxygen (moisture) due to damage caused by etching or the like. .
次に、図１７Ｈに示すように、前記配線溝２６Ｔ中に露出されたエッチングストッパ膜２５中に、所定のビアホールに対応した開口部２５Ｖを形成する。さらに図１７Ｉに示すように、前記エッチングストッパ膜２５をハードマスクに、前記層間絶縁膜２４中にビアホール２４Ｖを、前記エッチングストッパ膜２３が露出するように形成する。 Next, as shown in FIG. 17H, an opening 25V corresponding to a predetermined via hole is formed in the etching stopper film 25 exposed in the wiring trench 26T. Further, as shown in FIG. 17I, using the etching stopper film 25 as a hard mask, a via hole 24V is formed in the interlayer insulating film 24 so that the etching stopper film 23 is exposed.
さらに図１７Ｊに示すように、前記ビアホール２４Ｖの底部において前記エッチングストッパ膜２３を除去してＣｕ配線パターン２２Ｃを露出させる。その後、図１７Ｋに示すように、前記層間絶縁膜２６上に、前記配線溝２６Ｔの側壁面および底面、および前記ビアホール２４Ｖの側壁面および底面を連続して覆うように、ＴａやＴｉよりなるバリアメタル膜２６Ｂが、前記配線溝２６Ｔおよびビアホール２４Ｖの断面形状に整合した形状で、スパッタ法あるいはＡＬＤ法により、約１〜１５ｎｍの膜厚に形成される。なお前記バリアメタル膜２６Ｂは、金属膜には限定されず、ＴａＮやＴｉＮなど、Ｔａ，Ｔｉ，Ｚｒ，Ｒｕから選択される一又は複数の金属元素を含む金属膜の他に、導電性金属窒化膜であってもよい。 Further, as shown in FIG. 17J, the etching stopper film 23 is removed at the bottom of the via hole 24V to expose the Cu wiring pattern 22C. Thereafter, as shown in FIG. 17K, a barrier made of Ta or Ti is formed on the interlayer insulating film 26 so as to continuously cover the sidewall surface and bottom surface of the wiring groove 26T and the sidewall surface and bottom surface of the via hole 24V. The metal film 26B is formed to a thickness of about 1 to 15 nm by a sputtering method or an ALD method in a shape that matches the cross-sectional shape of the wiring groove 26T and the via hole 24V. The barrier metal film 26B is not limited to a metal film, but other than a metal film containing one or more metal elements selected from Ta, Ti, Zr, and Ru, such as TaN and TiN, a conductive metal nitride. It may be a membrane.
次に図１７Ｌに示すように、前記図１７Ｋの構造上にはＣｕ−Ｍｎ合金層２６Ｍが前記バリアメタル膜２６Ｂを、前記配線溝２６Ｔおよびビアホール２６Ｖの断面形状に整合した形状で覆うように、スパッタ法により、約１〜１５ｎｍの膜厚に形成される。 Next, as shown in FIG. 17L, on the structure of FIG. 17K, the Cu—Mn alloy layer 26M covers the barrier metal film 26B with a shape that matches the cross-sectional shape of the wiring groove 26T and the via hole 26V. A film thickness of about 1 to 15 nm is formed by sputtering.
さらに図１７Ｍに示すように、前記図１７Ｌの構造上にはＣｕ層２６Ｃ１が前記Ｃｕ−Ｍｎ合金層２６Ｍを覆うように、前記配線溝２６Ｔおよびビアホール２４Ｖの断面形状に整合した形状で、スパッタ法あるいはＣＶＤ法により、２５〜６５ｎｍの膜厚に形成される。前記図１７Ｍの構造上に、図１７Ｎに示すように、Ｃｕ層２６Ｃ２が、前記Ｃｕ層２６Ｃ１をメッキシード層とした電解メッキ法により、前記配線溝２６Ｔおよびビアホール２４Ｖを充填するように形成される。 Further, as shown in FIG. 17M, on the structure of FIG. 17L, a sputtering method is used in a shape matching the cross-sectional shape of the wiring groove 26T and the via hole 24V so that the Cu layer 26C1 covers the Cu—Mn alloy layer 26M. Or it forms in the film thickness of 25-65 nm by CVD method. On the structure of FIG. 17M, as shown in FIG. 17N, a Cu layer 26C2 is formed so as to fill the wiring trench 26T and the via hole 24V by electrolytic plating using the Cu layer 26C1 as a plating seed layer. .
さらに図１７Ｏに示すように、前記層間絶縁膜２６上の前記Ｃｕ層２６Ｃ１，２６Ｃ２、Ｃｕ−Ｍｎ合金層、バリアメタル膜２６Ｂが、前記層間絶縁膜２６の表面が露出するまで、ＣＭＰにより研磨・除去される。また図１７Ｐに示すように、前記図１７Ｏの構造上にＳｉＮ膜あるいはＳｉＣ膜よりなるキャップ層２７が、典型的には４００℃の基板温度で実行されるプラズマＣＶＤ法により形成される。 Further, as shown in FIG. 17O, the Cu layers 26C1, 26C2, the Cu—Mn alloy layer, and the barrier metal film 26B on the interlayer insulating film 26 are polished and polished by CMP until the surface of the interlayer insulating film 26 is exposed. Removed. As shown in FIG. 17P, a cap layer 27 made of a SiN film or a SiC film is formed on the structure of FIG. 17O by a plasma CVD method typically performed at a substrate temperature of 400.degree.
このようなキャップ層２７の形成に伴う熱により、前記配線溝２６Ｔおよびビアホール２４Ｖ中において、前記Ｃｕ層２６Ｃ１およびＣｕ層２６Ｃ２は融合し、単一のＣｕ配線パターン２６Ｃあるいはこれから連続的に延出するＣｕビアプラグ２６Ｖを形成する。 Due to the heat associated with the formation of the cap layer 27, the Cu layer 26C1 and the Cu layer 26C2 are fused in the wiring groove 26T and the via hole 24V, and extend continuously from the single Cu wiring pattern 26C. A Cu via plug 26V is formed.
また、このようなキャップ層２７の形成に伴う熱により、前記Ｃｕ−Ｍｎ合金層２６Ｍ中のＭｎ原子は、前記バリアメタル膜２６Ｂに移動し、前記層間絶縁膜２４，２６およびエッチングストッパ膜２３，２５からの酸素により、Ｍｎ酸化物の形で、前記バリアメタル膜２６Ｂ中、あるいは前記バリアメタル膜２６ＢとＣｕ配線パターン２６ＣあるいはＣｕビアプラグ２６Ｖとの界面、あるいは前記バリアメタル膜２６Ｂと層間絶縁膜２４あるいは２６の界面、あるいは前記バリアメタル膜２６Ｂとエッチングストッパ膜２３あるいは２５との界面に、安定に析出する。 Also, Mn atoms in the Cu-Mn alloy layer 26M move to the barrier metal film 26B due to heat accompanying the formation of the cap layer 27, and the interlayer insulating films 24 and 26 and the etching stopper film 23, 25, oxygen in the form of Mn oxide in the barrier metal film 26B, or at the interface between the barrier metal film 26B and the Cu wiring pattern 26C or the Cu via plug 26V, or between the barrier metal film 26B and the interlayer insulating film 24. Alternatively, it is stably deposited at the interface of 26 or at the interface between the barrier metal film 26B and the etching stopper film 23 or 25.
また、前記バリアメタル膜２６Ｂに欠陥が存在するような場合には、かかる欠陥が、このようにして析出したＭｎ酸化物により、自己修復される。 Further, when there is a defect in the barrier metal film 26B, the defect is self-repaired by the Mn oxide thus deposited.
さらに、このように前記Ｃｕ−Ｍｎ金属層２６Ｍ中のＭｎ原子が前記バリアメタル膜２６Ｂに移動するのに伴い、前記Ｃｕ−Ｍｎ金属層２６Ｍの当初の表面に対応する位置には、先に説明した図１７Ｌの工程において前記Ｃｕ−Ｍｎ金属層２６Ｍの表面に形成された酸化層に対応するＭｎ酸化層２６Ｏｘが、前記バリアメタル膜２６Ｂの表面から、当初のＣｕ−Ｍｎ合金層２６Ｍの膜厚に対応する距離だけ離間して、形成されている。
その結果、図１７Ｐに示すように、前記Ｃｕ配線パターン２６Ｃは、当初のＣｕ−Ｍｎ合金層２６Ｍが存在していた領域２６ｃ１に形成されたＣｕ層と、当初のＣｕ層２６Ｃ１，２６Ｃ２が存在していた領域２６ｃ２に形成されたＣｕ層とより構成される。
Further, as Mn atoms in the Cu-Mn metal layer 26M move to the barrier metal film 26B in this way, the positions corresponding to the original surface of the Cu-Mn metal layer 26M are described above. The Mn oxide layer 26Ox corresponding to the oxide layer formed on the surface of the Cu-Mn metal layer 26M in the step of FIG. 17L is formed from the surface of the barrier metal film 26B to the initial film thickness of the Cu-Mn alloy layer 26M. Are spaced apart by a distance corresponding to.
As a result, as shown in FIG. 17P, the Cu wiring pattern 26C includes the Cu layer formed in the region 26c1 where the original Cu-Mn alloy layer 26M was present, and the original Cu layers 26C1 and 26C2. And a Cu layer formed in the region 26c2.
トランジスタとタングステンプラグが形成されたシリコン基板などの半導体基板上において、このような工程を繰り返すことにより、本発明では図１８に示す半導体装置４０を製造することが可能となる。 By repeating such steps on a semiconductor substrate such as a silicon substrate on which a transistor and a tungsten plug are formed, the present invention makes it possible to manufacture the semiconductor device 40 shown in FIG.
図１８を参照するに、シリコン基板４１上には素子分離構造４１Ｉにより素子領域４１Ａが画成されており、前記素子領域４１Ａにおいては前記シリコン基板４１上に、それぞれゲート絶縁膜４２Ａ，４２Ｂ，４２Ｃを介して、ゲート電極４３Ａ，４３Ｂ，４３Ｃが形成されている。 Referring to FIG. 18, an element region 41A is defined on a silicon substrate 41 by an element isolation structure 41I. In the element region 41A, gate insulating films 42A, 42B, and 42C are formed on the silicon substrate 41, respectively. Gate electrodes 43A, 43B, and 43C are formed through the.
また前記素子領域４１Ａにおいては前記シリコン基板４１中、前記ゲート電極４３Ａ，４３Ｂ，４３Ｃに隣接して、ｐ型あるいはｎ型の拡散領域４１ａ，４１ｂ，４１ｃが形成されている。 In the element region 41A, p-type or n-type diffusion regions 41a, 41b, 41c are formed in the silicon substrate 41 adjacent to the gate electrodes 43A, 43B, 43C.
前記ゲート電極４３Ａ，４３Ｂ，４３Ｃは、それぞれＳｉＯＮなどの絶縁膜４４Ａ，４４Ｂ，４４Ｃにより覆われる。さらに前記シリコン基板４１上には、前記ゲート電極４３Ａ〜４３Ｃを、前記絶縁膜４４Ａ〜４４Ｃをそれぞれ介して覆うように、シリコン酸化膜などよりなる絶縁膜４４が形成されている。また、前記絶縁膜４４には前記拡散領域４１ｂを露出するビアホールＶ１，前記拡散領域４１ｃを露出するビアホール４４Ｖ２が形成されている。これらビアホール４４Ｖ１，４４Ｖ２の側壁面および底面は、例えばＴｉＮよりなるバリアメタル膜４６Ｂ１により連続的に覆われており、さらに前記ビアホールＶ１，Ｖ２は、タングステン４６Ｖ１，６４Ｖ２により、それぞれ充填されている。 The gate electrodes 43A, 43B, 43C are covered with insulating films 44A, 44B, 44C such as SiON, respectively. Further, an insulating film 44 made of a silicon oxide film or the like is formed on the silicon substrate 41 so as to cover the gate electrodes 43A to 43C through the insulating films 44A to 44C, respectively. The insulating film 44 is formed with a via hole V1 that exposes the diffusion region 41b and a via hole 44V2 that exposes the diffusion region 41c. The sidewall surfaces and bottom surfaces of these via holes 44V1 and 44V2 are continuously covered with a barrier metal film 46B1 made of TiN, for example, and the via holes V1 and V2 are filled with tungsten 46V1 and 64V2, respectively.
前記絶縁膜４４上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜４５を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜４６が形成される。前記層間絶縁膜４６中には、配線溝４６Ｔ１および４６Ｔ２が、所定の配線パターンに沿って形成されている。 On the insulating film 44, an interlayer insulating film 46 made of an inorganic or organic insulating film including a porous film is formed via an etching stopper film 45 made of SiN or SiC. In the interlayer insulating film 46, wiring grooves 46T1 and 46T2 are formed along a predetermined wiring pattern.
前記配線溝４６Ｔ１の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜４６Ｂ１により連続的に覆われている。前記配線溝４６Ｔ１は、前記バリアメタル膜４６Ｂ１を介して、Ｃｕ配線パターン４６Ｃ１により充填されている。 The side wall surface and the bottom surface of the wiring trench 46T1 are continuously covered with a barrier metal film 46B1 containing at least one refractory metal element such as Ta, Ti, Zr, or Ru. The wiring trench 46T1 is filled with a Cu wiring pattern 46C1 through the barrier metal film 46B1.
同様に、前記配線溝４６Ｔ２の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜４６Ｂ２により連続的に覆われている。前記配線溝４６Ｔ２は、前記バリアメタル膜４６Ｂ２を介して、Ｃｕ配線パターン４６Ｃ２により充填されている。 Similarly, the side wall surface and the bottom surface of the wiring trench 46T2 are continuously covered with a barrier metal film 46B2 containing at least one refractory metal element such as Ta, Ti, Zr or Ru. The wiring trench 46T2 is filled with a Cu wiring pattern 46C2 through the barrier metal film 46B2.
前記層間絶縁膜４６上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜４７を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜４８が形成される。前記層間絶縁膜４８上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜４９を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜５０が形成されている。 On the interlayer insulating film 46, an interlayer insulating film 48 made of an inorganic or organic insulating film including a porous film is formed via an etching stopper film 47 made of SiN or SiC. On the interlayer insulating film 48, an interlayer insulating film 50 made of an inorganic or organic insulating film including a porous film is formed via an etching stopper film 49 made of SiN or SiC.
前記層間絶縁膜５０中には、配線溝５０Ｔ１，５０Ｔ２および５０Ｔ３が、所定の配線パターンに沿って形成されている。さらに前記絶縁膜４８には前記配線溝５０Ｔ１に対応して、前記エッチングストッパ膜４９を貫通して、前記Ｃｕ配線パターン４６Ｃ１を露出するビアホール４８Ｖ１が形成される。また前記絶縁膜４８には前記配線溝５０Ｔ２に対応して、前記エッチングストッパ膜４９を貫通して、前記Ｃｕ配線パターン４６Ｃ１を露出するビアホール４８Ｖ２が形成されている。また前記絶縁膜４８中には前記配線溝５０Ｔ３に対応して、前記エッチングストッパ膜４９を貫通して、前記Ｃｕ配線パターン４６Ｃ２を露出するビアホール４８Ｖ３が形成されている。 In the interlayer insulating film 50, wiring trenches 50T1, 50T2, and 50T3 are formed along a predetermined wiring pattern. Further, a via hole 48V1 is formed in the insulating film 48 so as to penetrate the etching stopper film 49 and expose the Cu wiring pattern 46C1 corresponding to the wiring groove 50T1. Further, a via hole 48V2 is formed in the insulating film 48 so as to penetrate the etching stopper film 49 and expose the Cu wiring pattern 46C1 corresponding to the wiring groove 50T2. A via hole 48V3 is formed in the insulating film 48 so as to penetrate the etching stopper film 49 and expose the Cu wiring pattern 46C2 corresponding to the wiring groove 50T3.
前記配線溝５０Ｔ１およびビアホール４８Ｖ１の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５０Ｂ１により連続的に覆われている。前記配線溝５０Ｔ１およびビアホール４８Ｖ１は、前記バリアメタル膜５０Ｂ１を介して、Ｃｕ配線パターン５０Ｃ１およびこれに連続するＣｕビアプラグ５０Ｖ１により充填されている。 The side walls and bottom of the wiring trench 50T1 and the via hole 48V1 are continuously covered with a barrier metal film 50B1 that contains at least one refractory metal element such as Ta, Ti, Zr, or Ru. The wiring trench 50T1 and the via hole 48V1 are filled with a Cu wiring pattern 50C1 and a Cu via plug 50V1 continuous therewith via the barrier metal film 50B1.
同様に、前記配線溝５０Ｔ２およびビアホール４８Ｖ２の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５０Ｂ２により連続的に覆われている。前記配線溝５０Ｔ２およびビアホール４８Ｖ２は、前記バリアメタル膜５０Ｂ２を介して、Ｃｕ配線パターン５０Ｃ２およびこれに連続するＣｕビアプラグ５０Ｖ２により充填されている。 Similarly, the side wall surface and bottom surface of the wiring trench 50T2 and the via hole 48V2 are continuously covered with a barrier metal film 50B2 containing at least one refractory metal element such as Ta, Ti, Zr or Ru. . The wiring trench 50T2 and the via hole 48V2 are filled with a Cu wiring pattern 50C2 and a Cu via plug 50V2 continuous therewith via the barrier metal film 50B2.
同様に、前記配線溝５０３およびビアホール４８Ｖ３の側壁面および底面は、ＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５０Ｂ３により連続的に覆われている。前記配線溝５０Ｔ３およびビアホール４８Ｖ３は、前記バリアメタル膜５０Ｂ３を介して、Ｃｕ配線パターン５０Ｃ３およびこれに連続するＣｕビアプラグ５０Ｖ３により充填されている。 Similarly, the side wall surface and bottom surface of the wiring trench 503 and the via hole 48V3 are continuously covered with a barrier metal film 50B3 containing at least one refractory metal element such as Ta, Ti, Zr or Ru. The wiring trench 50T3 and the via hole 48V3 are filled with a Cu wiring pattern 50C3 and a Cu via plug 50V3 continuous therewith via the barrier metal film 50B3.
前記層間絶縁膜５０上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜５１を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜５２が形成される。
前記層間絶縁膜５２上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜５３を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜５４が形成されている。
An interlayer insulating film 52 made of an inorganic or organic insulating film including a porous film is formed on the interlayer insulating film 50 via an etching stopper film 51 made of SiN or SiC.
On the interlayer insulating film 52, an interlayer insulating film 54 made of an inorganic or organic insulating film including a porous film is formed via an etching stopper film 53 made of SiN or SiC.
前記層間絶縁膜５４中には、配線溝５４Ｔ１および５４Ｔ２が、所定の配線パターンに沿って形成されている。さらに前記絶縁膜５２には前記配線溝５４Ｔ１に対応して、前記エッチングストッパ膜５３を貫通して、前記Ｃｕ配線パターン５０Ｃ２を露出するビアホール５２Ｖ１が形成されている。また前記絶縁膜５２には前記配線溝５４Ｔ２に対応して、前記エッチングストッパ膜５３を貫通して、前記Ｃｕ配線パターン５０Ｃ３を露出するビアホール５２Ｖ２が形成されている。 In the interlayer insulating film 54, wiring grooves 54T1 and 54T2 are formed along a predetermined wiring pattern. Further, a via hole 52V1 is formed in the insulating film 52 so as to penetrate the etching stopper film 53 and expose the Cu wiring pattern 50C2 corresponding to the wiring groove 54T1. Further, a via hole 52V2 is formed in the insulating film 52 so as to penetrate the etching stopper film 53 and expose the Cu wiring pattern 50C3 corresponding to the wiring groove 54T2.
前記配線溝５４Ｔ１およびビアホール５２Ｖ１の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５４Ｂ１により連続的に覆われている。前記配線溝５４Ｔ１およびビアホール５２Ｖ１は、前記バリアメタル膜５４Ｂ１を介して、Ｃｕ配線パターン５４Ｃ１およびこれに連続するＣｕビアプラグ５４Ｖ１により充填されている。 The side wall surface and bottom surface of the wiring groove 54T1 and the via hole 52V1 are continuously covered with a barrier metal film 54B1 containing at least one refractory metal element such as Ta, Ti, Zr, or Ru. The wiring trench 54T1 and the via hole 52V1 are filled with a Cu wiring pattern 54C1 and a Cu via plug 54V1 continuous therewith via the barrier metal film 54B1.
同様に、前記配線溝５４Ｔ２およびビアホール５２Ｖ２の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５４Ｂ２により連続的に覆われている。前記配線溝５４Ｔ２およびビアホール５２Ｖ２は、前記バリアメタル膜５４Ｂ２を介して、Ｃｕ配線パターン５４Ｃ２およびこれに連続するＣｕビアプラグ５４Ｖ２により充填されている。 Similarly, the side wall surface and the bottom surface of the wiring groove 54T2 and the via hole 52V2 are continuously covered with a barrier metal film 54B2 containing at least one refractory metal element such as Ta, Ti, Zr or Ru. . The wiring trench 54T2 and the via hole 52V2 are filled with a Cu wiring pattern 54C2 and a Cu via plug 54V2 continuous therewith via the barrier metal film 54B2.
前記層間絶縁膜５４上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜５５を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜５６が形成されている。前記層間絶縁膜５６上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜５７を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜５８が形成されている。 An interlayer insulating film 56 made of an inorganic or organic insulating film including a porous film is formed on the interlayer insulating film 54 via an etching stopper film 55 made of SiN or SiC. On the interlayer insulating film 56, an interlayer insulating film 58 made of an inorganic or organic insulating film including a porous film is formed via an etching stopper film 57 made of SiN or SiC.
前記層間絶縁膜５８中には、配線溝５８Ｔ１および５８Ｔ２が、所定の配線パターンに沿って形成されている。さらに前記絶縁膜５６には前記配線溝５８Ｔ１に対応して、前記エッチングストッパ膜５７を貫通して、前記Ｃｕ配線パターン５４Ｃ１を露出するビアホール５６Ｖ１が形成されている。また前記絶縁膜５６には前記配線溝５８Ｔ２に対応して、前記エッチングストッパ膜５７を貫通して、前記Ｃｕ配線パターン５４Ｃ１を露出するビアホール５６Ｖ２が形成されている。同様に、前記絶縁膜５６には前記配線溝５８Ｔ３に対応して、前記エッチングストッパ膜５７を貫通して、前記Ｃｕ配線パターン５４Ｃ２を露出するビアホール５６Ｖ３が形成されている。 In the interlayer insulating film 58, wiring grooves 58T1 and 58T2 are formed along a predetermined wiring pattern. Furthermore, a via hole 56V1 is formed in the insulating film 56 so as to penetrate the etching stopper film 57 and expose the Cu wiring pattern 54C1 corresponding to the wiring groove 58T1. In addition, a via hole 56V2 is formed in the insulating film 56 so as to penetrate the etching stopper film 57 and expose the Cu wiring pattern 54C1 corresponding to the wiring groove 58T2. Similarly, a via hole 56V3 is formed in the insulating film 56 so as to penetrate the etching stopper film 57 and expose the Cu wiring pattern 54C2 corresponding to the wiring groove 58T3.
前記配線溝５８Ｔ１およびビアホール５６Ｖ１の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５８Ｂ１により連続的に覆われている。前記配線溝５８Ｔ１およびビアホール５６Ｖ１は、前記バリアメタル膜５８Ｂ１を介して、Ｃｕ配線パターン５８Ｃ１およびこれに連続するＣｕビアプラグ５８Ｖ１により充填されている。 The side wall surface and bottom surface of the wiring groove 58T1 and the via hole 56V1 are continuously covered with a barrier metal film 58B1 containing at least one refractory metal element such as Ta, Ti, Zr or Ru. The wiring trench 58T1 and the via hole 56V1 are filled with a Cu wiring pattern 58C1 and a Cu via plug 58V1 continuous therewith via the barrier metal film 58B1.
同様に、前記配線溝５４Ｔ２およびビアホール５２Ｖ２の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜５４Ｂ２により連続的に覆われている。前記配線溝５４Ｔ２およびビアホール５２Ｖ２は、前記バリアメタル膜５４Ｂ２を介して、Ｃｕ配線パターン５４Ｃ２および５４Ｖ２により充填されている。 Similarly, the side wall surface and the bottom surface of the wiring groove 54T2 and the via hole 52V2 are continuously covered with a barrier metal film 54B2 containing at least one refractory metal element such as Ta, Ti, Zr or Ru. . The wiring trench 54T2 and the via hole 52V2 are filled with Cu wiring patterns 54C2 and 54V2 through the barrier metal film 54B2.
さらに前記層間絶縁膜５８上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜５９を介して、多孔質膜を含む無機あるいは有機絶縁膜よりなる層間絶縁膜６０が形成されている。前記層間絶縁膜６０上には、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜６１を介して、ＳｉＯ2などの別の層間絶縁膜６２が形成されている。 Further, an interlayer insulating film 60 made of an inorganic or organic insulating film including a porous film is formed on the interlayer insulating film 58 via an etching stopper film 59 made of SiN or SiC. On the interlayer insulating film 60, another interlayer insulating film 62 such as SiO 2 is formed via an etching stopper film 61 made of SiN or SiC.
前記別の層間絶縁膜６２中には、配線溝６２Ｔが、所定の配線パターンに沿って形成されている。さらに前記層間絶縁膜６０には前記配線溝６２Ｔに対応して、前記エッチングストッパ膜５９を貫通して、前記Ｃｕ配線パターン５８Ｃ３を露出するビアホール６０Ｖ１が形成される。 In the another interlayer insulating film 62, a wiring trench 62T is formed along a predetermined wiring pattern. Further, a via hole 60V1 is formed in the interlayer insulating film 60 so as to penetrate the etching stopper film 59 and expose the Cu wiring pattern 58C3 corresponding to the wiring groove 62T.
前記配線溝６２Ｔおよびビアホール６０Ｖ１の側壁面および底面は、連続してＴａやＴｉ、ＺｒやＲｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜６８Ｂにより連続的に覆われている。前記配線溝６２Ｔおよびビアホール６１Ｖ１は、前記バリアメタル膜６２Ｂを介して、ＡｌやＣｕよりなる配線パターン６２Ｃおよびこれに連続するＣｕあるいはＡｌよりなるビアプラグ６２Ｖにより充填されている。 The side walls and bottom of the wiring trench 62T and the via hole 60V1 are continuously covered with a barrier metal film 68B containing at least one refractory metal element such as Ta, Ti, Zr or Ru. The wiring trench 62T and the via hole 61V1 are filled with a wiring pattern 62C made of Al or Cu and a via plug 62V made of Cu or Al which is continuous with the wiring pattern 62C via the barrier metal film 62B.
さらに前記別の層間絶縁膜６２上には、前記配線パターン６２Ｃを覆うように、ＳｉＮなどよりなるキャップ膜６３が、プラズマＣＶＤ法などにより、形成されている。 Further, a cap film 63 made of SiN or the like is formed on the other interlayer insulating film 62 by plasma CVD or the like so as to cover the wiring pattern 62C.
図１８の半導体装置４０では、前記Ｃｕ配線パターン４６Ｃ１〜４６Ｃ２，５０Ｃ１〜５０Ｃ３，５４Ｃ１〜５４Ｃ２，５８Ｃ１〜５８Ｃ３・・・などの形成の際に、それぞれのバリアメタル膜に隣接して、先に説明したＣｕ−Ｍｎ合金層２２Ｍあるいは２６Ｍに相当するＣｕ−Ｍｎ合金層を、前記Ｃｕ−Ｍｎ合金層中のＭｎ原子が実質的に全て、前記隣接するバリアメタル膜に移ることが可能な膜厚および／または濃度で形成している。
このため、前記キャップ膜６３の形成の際に、前記Ｍｎ原子は実質的に全て、前記隣接するバリアメタル膜に移動し、当初のＣｕ−Ｍｎ合金層の表面に相当する部分にのみ、Ｍｎ酸化物の薄い層４６Ｏｘ１〜４６Ｏｘ２，５０Ｏｘ１〜５０Ｏｘ３，５４Ｏｘ１〜５４Ｏｘ２，５８Ｏｘ１〜５８Ｏｘ３が、図１８中に破線で示すように残留する特徴的な断面構造が得られる。
In the semiconductor device 40 of FIG. 18 , when the Cu wiring patterns 46C1 to 46C2, 50C1 to 50C3, 54C1 to 54C2, 58C1 to 58C3. The Cu—Mn alloy layer corresponding to the obtained Cu—Mn alloy layer 22M or 26M has a film thickness capable of transferring substantially all of the Mn atoms in the Cu—Mn alloy layer to the adjacent barrier metal film, and / Or formed at a concentration.
For this reason, when the cap film 63 is formed, substantially all of the Mn atoms move to the adjacent barrier metal film, and Mn oxidation is performed only on a portion corresponding to the surface of the original Cu—Mn alloy layer. thin layer 46Ox1~46Ox2,50Ox1~50Ox3,54Ox1~54Ox2,58Ox1~58Ox3 is the object, characteristic cross-sectional structure remaining as indicated by the broken line is obtained in FIG. 18.
このような多層配線構造を有する半導体装置４０では、先に図１４で説明したように、高いＭｎ濃度のＣｕ−Ｍｇ合金層を設けたことにより、ストレスマイグレーション耐性が大きく向上し、しかもＭｎによる配線抵抗の増大を抑制することができる。 In the semiconductor device 40 having such a multilayer wiring structure, as described above with reference to FIG. 14, by providing the Cu—Mg alloy layer having a high Mn concentration, the stress migration resistance is greatly improved, and the wiring made of Mn is also provided. An increase in resistance can be suppressed.
なお、本実施形態において、前記図１７Ｍの工程で、前記配線溝２６Ｔおよびビアホール２４Ｖを、単一あるいは複数回に分けた、例えばＭＯＣＶＤ法によるＣｕ層の堆積により実行することも可能である。この場合は、前記配線溝２６Ｔおよびビアホール２４Ｖは、ＭＯＣＶＤ法により堆積したＣｕ層により充填され、図１７Ｎの電解メッキ工程を省略できる。 In the present embodiment, the wiring trench 26T and the via hole 24V can also be executed by depositing a Cu layer by single or plural times, for example, MOCVD, in the step of FIG. 17M. In this case, the wiring trench 26T and the via hole 24V are filled with a Cu layer deposited by the MOCVD method, so that the electrolytic plating process of FIG. 17N can be omitted.
また本実施形態において、前記図１７Ｂあるいは図１７ＬのＣｕ−Ｍｎ合金層２２Ｍあるいは２６Ｍの形成工程において、前記Ｃｕ−Ｍｎ合金層２２Ｍあるいは２６Ｍの膜厚を１ｎｍ以上、４．５ｎｍ以下としておくと、先に説明した図１０Ｂの関係より、前記Ｃｕ−Ｍｎ合金層２２Ｍあるいは２６Ｍに対し、Ｍｎを、０．２原子％から１００原子％までの濃度で含むＣｕ−Ｍｎ合金膜あるいはＭｎ膜を使うことが可能であることがわかる。 In the present embodiment, in the step of forming the Cu—Mn alloy layer 22M or 26M in FIG. 17B or FIG. 17L, if the film thickness of the Cu—Mn alloy layer 22M or 26M is set to 1 nm or more and 4.5 nm or less, From the relationship of FIG. 10B described above, a Cu—Mn alloy film or Mn film containing Mn at a concentration of 0.2 atomic% to 100 atomic% is used for the Cu—Mn alloy layer 22M or 26M. It is understood that is possible.
また本実施形態では、前記図１７Ｃに示される配線溝２２Ｔ内のＣｕ膜２２Ｃ１、さらには前記図１７Ｍに示される配線溝２６Ｔおよびビアホール２４Ｖ中におけるＣｕ層２６Ｃ１がスパッタリング法で形成され、前記配線溝２２Ｔ、配線溝２６Ｔ、ビアホール２４Ｖを電解メッキ法で充填した後、８０℃〜１２０℃の熱処理が施される。 Further, in this embodiment, the Cu film 22C1 in the wiring groove 22T shown in FIG. 17C, and further the wiring groove 26T and the Cu layer 26C1 in the via hole 24V shown in FIG. 17M are formed by sputtering, and the wiring groove After the 22T, the wiring groove 26T, and the via hole 24V are filled by electrolytic plating, heat treatment at 80 ° C. to 120 ° C. is performed.
同様に、図１８の半導体装置４０でも、前記Ｃｕ配線パターン４６Ｃ１〜４６Ｃ２，５０Ｃ１〜５０Ｃ３，５４Ｃ１〜５４Ｃ２，５８Ｃ１〜５８Ｃ３・・・などの形成の際に、先に説明したＣｕ層Ｃｕ膜２２Ｃ１あるいはＣｕ層２６Ｃ１に相当するＣｕ層をスパッタリング法で形成し、さらには電解メッキ法を用いてＣｕ層を充填する場合にも同様な熱処理を施す。
［第２の実施形態］
図１９Ａ〜図１９Ｐは、本発明の第１の実施形態による、デュアルダマシン法を使った多層配線構造の形成工程を示す図である。
Similarly, in the semiconductor device 40 of FIG. 18, when the Cu wiring patterns 46C1 to 46C2, 50C1 to 50C3, 54C1 to 54C2, 58C1 to 58C3, etc. are formed, the Cu layer Cu film 22C1 described above or A similar heat treatment is also performed when a Cu layer corresponding to the Cu layer 26C1 is formed by a sputtering method, and when the Cu layer is filled by an electrolytic plating method.
[Second Embodiment]
FIG. 19A to FIG. 19P are views showing a process for forming a multilayer wiring structure using a dual damascene method according to the first embodiment of the present invention.
図１９Ａを参照するに、図示していないトランジスタとタングステンプラグが形成された半導体基板８１上に形成された絶縁膜８２には、所定の配線パターンに対応した配線溝８２Ｔが形成される。
さらに前記絶縁膜８２上には前記配線溝８２Ｔの側壁面および底面を覆って、ＴａやＴｉ、あるいはＺｒ，Ｒｕなどの高融点金属元素を少なくとも一つ含むバリアメタル膜８２Ｂが、スパッタ法あるいはＡＬＤ（atomic layer deposition）法などにより、前記配線溝８２Ｔの断面形状に整合した形状で、１〜１５ｎｍの膜厚に形成される。なお前記バリアメタル膜８２Ｂは、金属膜には限定されず、ＴａＮやＴｉＮなど、Ｔａ，Ｔｉ，Ｚｒ，Ｒｕから選択される一又は複数の金属元素を含む金属膜の他に、導電性金属窒化膜であってもよい。
Referring to FIG. 19A, a wiring trench 82T corresponding to a predetermined wiring pattern is formed in an insulating film 82 formed on a semiconductor substrate 81 on which a transistor and a tungsten plug (not shown) are formed.
Further, a barrier metal film 82B containing at least one refractory metal element such as Ta, Ti, Zr, or Ru is formed on the insulating film 82 so as to cover the side wall surface and the bottom surface of the wiring groove 82T. By an (atomic layer deposition) method or the like, a film having a thickness of 1 to 15 nm is formed in a shape matching the cross-sectional shape of the wiring groove 82T. The barrier metal film 82B is not limited to a metal film, and other than a metal film containing one or more metal elements selected from Ta, Ti, Zr, Ru, such as TaN and TiN, conductive metal nitridation. It may be a membrane.
次に、図１９Ｂに示すように、前記図１９Ａに示したバリアメタル膜８２Ｂ上に、Ｍｎを含むＣｕ−Ｍｎ合金膜２２Ｍが、前記配線溝２２Ｔの断面形状に整合した形状で、例えばＣｕ−Ｍｎ合金ターゲットを使ったスパッタ法により、１０−１ＰａのＡｒ雰囲気中、室温以下の基板温度で、１０ｋＷのプラズマパワーを投入して、任意の、例えば３０ｎｍの厚さに形成される。 Next, as shown in FIG. 19B, a Cu—Mn alloy film 22M containing Mn is formed on the barrier metal film 82B shown in FIG. 19A so as to match the cross-sectional shape of the wiring groove 22T. By sputtering using a Mn alloy target, a plasma power of 10 kW is applied at a substrate temperature of room temperature or lower in an Ar atmosphere of 10-1 Pa to form an arbitrary thickness of, for example, 30 nm.
図１９Ｂの工程ではさらに、このようにして形成された前記Ｃｕ−Ｍｎ合金膜８２Ｍ中のＭｎ濃度が約３０原子％以下、例えば０．２原子％から３０原子％の間である場合には、前記Ｃｕ−Ｍｎ合金膜８２Ｍは、平坦面上において約１５ｎｍ以下の、例えば０〜１５ｎｍの範囲の膜厚を有するように、例えばＡｒイオンエッチングなどのエッチング処理により、膜厚が調整される。 In the step of FIG. 19B, when the Mn concentration in the Cu—Mn alloy film 82M thus formed is about 30 atomic% or less, for example, between 0.2 atomic% and 30 atomic%, The film thickness of the Cu—Mn alloy film 82M is adjusted by an etching process such as Ar ion etching so as to have a film thickness of about 15 nm or less, for example, in the range of 0 to 15 nm, on a flat surface.
また前記Ｃｕ−Ｍｎ合金膜８２Ｍ中のＭｎ濃度が３０原子％を超える場合には、前記Ｃｕ−Ｍｎ合金膜８２Ｍは、平坦面上における膜厚が、ｘを前記Ｃｕ−Ｍｎ合金膜８２Ｍ中のＭｎの原子濃度であるとして、式ｙ＝４６５／ｘで与えられる膜厚ｙ以下になるように同様なエッチング処理により、膜厚を調整される。 When the Mn concentration in the Cu—Mn alloy film 82M exceeds 30 atomic%, the Cu—Mn alloy film 82M has a film thickness on a flat surface of x in the Cu—Mn alloy film 82M. Assuming the atomic concentration of Mn, the film thickness is adjusted by the same etching process so as to be equal to or less than the film thickness y given by the equation y = 465 / x.
次に、図１９Ｃに示すように、前記図１９Ｂの構造上にＣｕ膜８２Ｃ１がメッキシード層として、例えばスパッタ法やＣＶＤ法により、前記配線溝８２Ｔの断面形状に整合した形状で、約４０〜８０ｎｍの膜厚に形成される。 Next, as shown in FIG. 19C, a Cu film 82C1 is formed on the structure of FIG. 19B as a plating seed layer, for example, by a sputtering method or a CVD method so as to match the cross-sectional shape of the wiring groove 82T. It is formed to a thickness of 80 nm.
次に図１９Ｄに示すように、前記図１９Ｃの構造上に前記Ｃｕ膜８２Ｃ１をメッキシード層としてＣｕ層８２Ｃ２が、前記配線溝８２Ｔを充填するように形成される。さらに図１９Ｅに示すように、前記図１９Ｄの構造がＣＭＰ法により、前記絶縁膜８２の表面が露出するまで研磨される。その結果、前記配線溝８２ＴがＣｕ配線パターン８２Ｃにより充填された構造が得られる。 Next, as shown in FIG. 19D, a Cu layer 82C2 is formed on the structure of FIG. 19C using the Cu film 82C1 as a plating seed layer so as to fill the wiring trench 82T. Further, as shown in FIG. 19E, the structure of FIG. 19D is polished by CMP until the surface of the insulating film 82 is exposed. As a result, a structure in which the wiring groove 82T is filled with the Cu wiring pattern 82C is obtained.
さらに図１９Ｅの構造上に、図１９Ｆに示すように、ＳｉＮあるいはＳｉＣよりなるエッチングストッパ膜８３を、前記Ｃｕ配線パターン８２Ｃを覆うように、１０〜１００ｎｍの膜厚に形成する。このようなエッチングストッパ膜８３の成膜は、典型的には４００℃の温度で実行される。その結果、前記Ｃｕ配線パターン８２Ｃを構成する前記Ｃｕ膜８２Ｃ１とＣｕ膜８２Ｃ２は、融合して単一のＣｕ膜を形成する。またその際の熱熱処理により、前記Ｃｕ−Ｍｎ合金層８２Ｍ中のＭｎ原子は、前記バリアメタル膜８２Ｂ中に移動する。これに伴い、前記Ｃｕ配線パターン８２Ｃ中においては当初のＣｕ−Ｍｎ合金層８２Ｍは消滅する。しかし、当初のＣｕ−Ｍｎ合金層８２Ｍの表面に対応する位置に、Ｍｎ酸化物の薄い層が、図１７Ｆに破線８２Ｏｘで示すように、前記バリアメタル膜８２Ｂの表面から、当初のＣｕ−Ｍｎ合金層８２Ｍの膜厚に対応する距離だけ離間して形成される。
その結果、前記Ｃｕ配線パターン８２Ｃは、当初のＣｕ−Ｍｎ合金層８２Ｍが存在していた領域８２ｃ１と、当初のＣｕ層８２Ｃ１，８２Ｃ２が存在していた領域８２ｃ２とより構成される。
Further, on the structure of FIG. 19E, as shown in FIG. 19F, an etching stopper film 83 made of SiN or SiC is formed to a thickness of 10 to 100 nm so as to cover the Cu wiring pattern 82C. Such an etching stopper film 83 is typically formed at a temperature of 400 ° C. As a result, the Cu film 82C1 and the Cu film 82C2 constituting the Cu wiring pattern 82C are fused to form a single Cu film. Further, Mn atoms in the Cu-Mn alloy layer 82M move into the barrier metal film 82B by the thermal heat treatment at that time. Accordingly, the original Cu—Mn alloy layer 82M disappears in the Cu wiring pattern 82C. However, at a position corresponding to the surface of the original Cu—Mn alloy layer 82M, a thin layer of Mn oxide is formed from the surface of the barrier metal film 82B, as indicated by a broken line 82Ox in FIG. The alloy layers 82M are formed apart by a distance corresponding to the film thickness.
As a result, the Cu wiring pattern 82C includes a region 82c1 where the original Cu-Mn alloy layer 82M was present and a region 82c2 where the original Cu layers 82C1 and 82C2 were present.
次に図１９Ｇに示すように、前記図１９Ｆの構造上に厚さが１００〜３００ｎｍの層間絶縁膜８４と、厚さが１０〜１００ｎｍのＳｉＣあるいはＳｉＮ膜よりなるエッチングストッパ膜８５と、厚さが１０〜１００ｎｍの層間絶縁膜８６とを、例えばプラズマＣＶＤ法により順次形成する。さらに前記層間絶縁膜８６中に、前記エッチングストッパ膜８５を露出する配線溝８６Ｔを、ドライエッチングプロセスにより、所望の幅で形成する。かかる層間絶縁膜８４，８６としては、先に説明したＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるシリコン酸化膜でも、またプラズマＣＶＤ法や塗布法により形成される、比誘電率が３以下の有機あるいは無機絶縁膜であってもよい。例えば前記層間絶縁膜８４，８６として、登録商標名ＳｉＬＫの有機ポリマ膜を使ったような場合でも、エッチングのダメージなどによりこれらの膜には実質的な量の酸素（水分）が含まれている。 Next, as shown in FIG. 19G, an interlayer insulating film 84 having a thickness of 100 to 300 nm, an etching stopper film 85 made of SiC or SiN film having a thickness of 10 to 100 nm, and a thickness on the structure of FIG. 19F. Are sequentially formed by, for example, a plasma CVD method. Further, a wiring groove 86T exposing the etching stopper film 85 is formed in the interlayer insulating film 86 with a desired width by a dry etching process. As the interlayer insulating films 84 and 86, a silicon oxide film formed by the plasma CVD method using TEOS described above as a raw material, or formed by a plasma CVD method or a coating method, and having a relative dielectric constant of 3 or less. It may be an organic or inorganic insulating film. For example, even when an organic polymer film of the registered trade name SiLK is used as the interlayer insulating films 84 and 86, these films contain a substantial amount of oxygen (moisture) due to etching damage or the like. .
次に、図１９Ｈに示すように、前記配線溝８６Ｔ中に露出されたエッチングストッパ膜８５中に、所定のビアホールに対応した開口部８５Ｖを形成する。さらに図１９Ｉに示すように、前記エッチングストッパ膜８５をハードマスクに、前記層間絶縁膜８４中にビアホール８４Ｖを、前記エッチングストッパ膜８３が露出するように形成する。 Next, as shown in FIG. 19H, an opening 85V corresponding to a predetermined via hole is formed in the etching stopper film 85 exposed in the wiring groove 86T. Further, as shown in FIG. 19I, using the etching stopper film 85 as a hard mask, a via hole 84V is formed in the interlayer insulating film 84 so that the etching stopper film 83 is exposed.
さらに図１９Ｊに示すように、前記ビアホール８４Ｖの底部において前記エッチングストッパ膜８３を除去してＣｕ配線パターン８２Ｃを露出する。その後、図１９Ｋに示すように、前記層間絶縁膜８６上に、前記配線溝８６Ｔの側壁面および底面、および前記ビアホール８４Ｖの側壁面および底面を連続して覆うように、ＴａやＴｉよりなるバリアメタル膜８６Ｂが、前記配線溝８６Ｔおよびビアホール８４Ｖの断面形状に整合した形状で、スパッタ法あるいはＡＬＤ法により、１〜１５ｎｍの膜厚に形成される。なお前記バリアメタル膜８６Ｂは、金属膜には限定されず、ＴａＮやＴｉＮなど、Ｔａ，Ｔｉ，Ｚｒ，Ｒｕから選択される一又は複数の金属元素を含む金属膜の他に、導電性金属窒化膜であってもよい。 Further, as shown in FIG. 19J, the etching stopper film 83 is removed at the bottom of the via hole 84V to expose the Cu wiring pattern 82C. Thereafter, as shown in FIG. 19K, a barrier made of Ta or Ti is formed on the interlayer insulating film 86 so as to continuously cover the side wall surface and bottom surface of the wiring groove 86T and the side wall surface and bottom surface of the via hole 84V. The metal film 86B is formed to a thickness of 1 to 15 nm by a sputtering method or an ALD method in a shape that matches the cross-sectional shape of the wiring groove 86T and the via hole 84V. The barrier metal film 86B is not limited to a metal film, and other than a metal film containing one or more metal elements selected from Ta, Ti, Zr, Ru, such as TaN and TiN, conductive metal nitridation. It may be a membrane.
次に図１９Ｌに示すように、前記図１９Ｋの構造上にはＣｕ−Ｍｎ合金層８６Ｍが前記バリアメタル膜８６Ｂを、前記配線溝８６Ｔおよびビアホール８６Ｖの断面形状に整合した形状で覆うように、スパッタ法により、１〜１５ｎｍの膜厚に形成される。 Next, as shown in FIG. 19L, on the structure of FIG. 19K, a Cu—Mn alloy layer 86M covers the barrier metal film 86B with a shape that matches the cross-sectional shape of the wiring groove 86T and the via hole 86V. A film thickness of 1 to 15 nm is formed by sputtering.
さらに図１９Ｍに示すように、前記図１９Ｌの構造上にはＣｕ層８６Ｃ１が前記Ｃｕ−Ｍｎ合金層８６Ｍを覆うように、前記配線溝８６Ｔおよびビアホール８４Ｖの断面形状に整合した形状で、スパッタ法あるいはＣＶＤ法により、２５〜６５ｎｍの膜厚に形成される。さらに前記図１９Ｍの構造上に、図１９Ｎに示すように、Ｃｕ層８６Ｃ２が、前記Ｃｕ層８６Ｃ１をメッキシード層とした電解メッキ法により、前記配線溝８６Ｔおよびビアホール８４Ｖを充填するように形成される。 Further, as shown in FIG. 19M, in the structure of FIG. 19L, the sputtering method is performed in a shape that matches the cross-sectional shape of the wiring groove 86T and the via hole 84V so that the Cu layer 86C1 covers the Cu—Mn alloy layer 86M. Or it forms in the film thickness of 25-65 nm by CVD method. Further, on the structure of FIG. 19M, as shown in FIG. 19N, a Cu layer 86C2 is formed so as to fill the wiring groove 86T and the via hole 84V by electrolytic plating using the Cu layer 86C1 as a plating seed layer. The
さらに図１９Ｏに示すように、前記層間絶縁膜８６上の前記Ｃｕ層８６Ｃ１，８６Ｃ２、Ｃｕ−Ｍｎ合金層８６Ｍ、バリアメタル膜８６Ｂが、前記層間絶縁膜８６の表面が露出するまで、ＣＭＰにより研磨・除去される。さらに図１９Ｐに示すように、前記図１９Ｏの構造上にＳｉＮ膜あるいはＳｉＣ膜よりなるキャップ層８７が、典型的には４００℃の基板温度で実行されるプラズマＣＶＤ法により形成される。 Further, as shown in FIG. 19O, the Cu layers 86C1 and 86C2, the Cu—Mn alloy layer 86M, and the barrier metal film 86B on the interlayer insulating film 86 are polished by CMP until the surface of the interlayer insulating film 86 is exposed. -Removed. Further, as shown in FIG. 19P, a cap layer 87 made of a SiN film or a SiC film is formed on the structure of FIG. 19O by a plasma CVD method typically performed at a substrate temperature of 400.degree.
このようなキャップ層８７の形成に伴う熱により、前記配線溝８６Ｔおよびビアホール８４Ｖ中において、前記Ｃｕ層８６Ｃ１およびＣｕ層８６Ｃ２は融合し、単一のＣｕ配線パターン８６Ｃあるいはこれから連続的に延出するＣｕビアプラグ８６Ｖを形成する。 Due to the heat accompanying the formation of the cap layer 87, the Cu layer 86C1 and the Cu layer 86C2 are fused in the wiring groove 86T and the via hole 84V, and extend continuously from the single Cu wiring pattern 86C. A Cu via plug 86V is formed.
また、このようなキャップ層８７の形成に伴う熱により、前記Ｃｕ−Ｍｎ合金層８６Ｍ中のＭｎ原子は、前記バリアメタル膜８６Ｂに移動する。このようにして移動したＭｎ原子は、前記層間絶縁膜８４，８６およびエッチングストッパ膜８３，８５からの酸素により、Ｍｎ酸化物の形で、前記バリアメタル膜８６Ｂ中、あるいは前記バリアメタル膜８６ＢとＣｕ配線パターン８６ＣあるいはＣｕビアプラグ８６Ｖとの界面、あるいは前記バリアメタル膜８６Ｂと層間絶縁膜８４あるいは８６の界面、あるいは前記バリアメタル膜８６Ｂとエッチングストッパ膜８３あるいは８５との界面に、安定に析出する。 Further, Mn atoms in the Cu—Mn alloy layer 86M move to the barrier metal film 86B due to the heat accompanying the formation of the cap layer 87. The Mn atoms moved in this way are in the form of Mn oxide in the barrier metal film 86B or the barrier metal film 86B by oxygen from the interlayer insulating films 84 and 86 and the etching stopper films 83 and 85. Stablely deposits at the interface with the Cu wiring pattern 86C or the Cu via plug 86V, the interface between the barrier metal film 86B and the interlayer insulating film 84 or 86, or the interface between the barrier metal film 86B and the etching stopper film 83 or 85. .
また、前記バリアメタル膜８６Ｂに欠陥が存在するような場合には、かかる欠陥が、このようにして析出したＭｎ酸化物により、自己修復される。 Further, when there is a defect in the barrier metal film 86B, the defect is self-repaired by the Mn oxide thus precipitated.
さらに、このように前記Ｃｕ−Ｍｎ金属層８６Ｍ中のＭｎ原子が前記バリアメタル膜２６Ｂに移動するのに伴い、前記Ｃｕ−Ｍｎ金属層８６Ｍの当初の表面に対応する位置には、先に説明した図１９Ｌの工程において前記Ｃｕ−Ｍｎ金属層８６Ｍの表面に形成された酸化層に対応するＭｎ酸化層２６Ｏｘが、前記バリアメタル膜８６Ｂの表面から、当初のＣｕ−Ｍｎ合金層８６Ｍの膜厚に対応する距離だけ離間して、形成されている。その結果、図１９Ｐに示すように、前記Ｃｕ配線パターン８６Ｃは、当初のＣｕ−Ｍｎ合金層８６Ｍが存在していた領域８６ｃ１に形成されたＣｕ層と、当初のＣｕ層８６Ｃ１，８６Ｃ２が存在していた領域８６ｃ２に形成されたＣｕ層とより構成される。 Further, as the Mn atoms in the Cu—Mn metal layer 86M move to the barrier metal film 26B in this way, the positions corresponding to the initial surface of the Cu—Mn metal layer 86M are described above. In FIG. 19L, the Mn oxide layer 26Ox corresponding to the oxide layer formed on the surface of the Cu-Mn metal layer 86M is formed from the surface of the barrier metal film 86B to the original film thickness of the Cu-Mn alloy layer 86M. Are spaced apart by a distance corresponding to. As a result, as shown in FIG. 19P, the Cu wiring pattern 86C includes the Cu layer formed in the region 86c1 where the original Cu-Mn alloy layer 86M was present, and the original Cu layers 86C1 and 86C2. And a Cu layer formed in the region 86c2.
トランジスタが形成されたシリコン基板などの半導体基板上において、このような工程を繰り返すことにより、本実施形態においても、先に図１８で説明した半導体装置４０を製造することが可能となる。 By repeating such steps on a semiconductor substrate such as a silicon substrate on which a transistor is formed, the semiconductor device 40 described above with reference to FIG. 18 can be manufactured also in this embodiment.
なお、本実施形態において、前記図１９Ｍの工程で、前記配線溝８６Ｔおよびビアホール８４Ｖを、単一あるいは複数回に分けた、例えばＭＯＣＶＤ法によるＣｕ層の堆積により実行することも可能である。この場合は、前記配線溝８６Ｔおよびビアホール８４Ｖは、ＭＯＣＶＤ法により堆積したＣｕ層により充填され、図１９Ｎの電解メッキ工程を省略できる。 In the present embodiment, the wiring trench 86T and the via hole 84V can be performed by depositing a Cu layer by single or plural times, for example, by MOCVD, in the step of FIG. 19M. In this case, the wiring groove 86T and the via hole 84V are filled with a Cu layer deposited by the MOCVD method, so that the electrolytic plating process of FIG. 19N can be omitted.
また本実施形態において、前記図１９Ｂあるいは図１９ＬのＣｕ−Ｍｎ合金層８２Ｍあるいは８６Ｍの形成工程において、前記Ｃｕ−Ｍｎ合金層８２Ｍあるいは８６Ｍの膜厚を１ｎｍ以上、４．５ｎｍ以下としておくと、先に説明した図１０Ｂの関係より、前記Ｃｕ−Ｍｎ合金層８２Ｍあるいは８６Ｍに対し、Ｍｎを、０．２原子％から１００原子％までの濃度で含むＣｕ−Ｍｎ合金膜あるいはＭｎ膜を使うことが可能であることがわかる。 In this embodiment, in the step of forming the Cu—Mn alloy layer 82M or 86M in FIG. 19B or FIG. 19L, if the film thickness of the Cu—Mn alloy layer 82M or 86M is 1 nm or more and 4.5 nm or less, From the relationship of FIG. 10B described above, a Cu—Mn alloy film or Mn film containing Mn at a concentration of 0.2 atomic% to 100 atomic% is used for the Cu—Mn alloy layer 82M or 86M. It is understood that is possible.
なお本実施形態において、図１９Ｂのエッチング工程を、図２０Ａに示すように前記配線溝８２Ｔ底のバリアメタル８２Ｂが露出するまで実行することも可能である。 In this embodiment, the etching process of FIG. 19B can be performed until the barrier metal 82B at the bottom of the wiring trench 82T is exposed as shown in FIG. 20A.
この場合には、Ｃｕ−Ｍｎ合金層８２Ｍが前記配線溝８２Ｔの底から除去され、前記Ｃｕ−Ｍｎ合金層８２Ｍは、膜中のＭｎ濃度が０．２原子％以上、３０原子％以下である場合、前記配線溝８２Ｔの側壁面にのみ、前記１〜１５ｎｍの膜厚で形成される。
また前記Ｃｕ−Ｍｎ合金層８２Ｂ中のＭｎ濃度が３０原子％を超える場合には、前記Ｃｕ−Ｍｎ合金層８２Ｍは、前記側壁面における膜厚が、先の図１０Ｂの関係で規定される膜厚以下となるように、例えば１ｎｍ以上、４．５ｎｍ以下の範囲の膜厚に形成される。
In this case, the Cu—Mn alloy layer 82M is removed from the bottom of the wiring groove 82T, and the Cu—Mn alloy layer 82M has a Mn concentration in the film of 0.2 atomic% or more and 30 atomic% or less. In this case, it is formed with the film thickness of 1 to 15 nm only on the side wall surface of the wiring groove 82T.
When the Mn concentration in the Cu—Mn alloy layer 82B exceeds 30 atomic%, the Cu—Mn alloy layer 82M is a film whose film thickness on the side wall surface is defined by the relationship shown in FIG. 10B. For example, the film thickness is in the range of 1 nm to 4.5 nm so as to be less than or equal to the thickness.
このため、図１９Ｆの熱処理を行った場合、当初のＣｕ−Ｍｎ合金層８２Ｍの存在の痕跡を示すＭｎ酸化物層８２Ｏｘは、前記配線溝８２Ｔの側壁面に沿って、前記バリアメタル膜８２Ｂから前記Ｃｕ−Ｍｎ合金層８２Ｍの膜厚に対応する距離だけ離間して形成される。本発明は、このような構造をも含む。 For this reason, when the heat treatment of FIG. 19F is performed, the Mn oxide layer 82Ox showing the trace of the presence of the original Cu—Mn alloy layer 82M is formed from the barrier metal film 82B along the side wall surface of the wiring groove 82T. The Cu—Mn alloy layer 82 </ b> M is formed at a distance corresponding to the film thickness. The present invention also includes such a structure.
また、本実施形態において、前記図１９Ｃに示される配線溝８２Ｔ内のシードＣｕ膜８２Ｃ１、および前記図１９Ｍに示される配線溝８６Ｔおよびビアホール８４ＶのＣｕ層８６Ｃ１がスパッタリング法で形成され、さらには、前記配線溝８２Ｔ、配線溝８６Ｔ、ビアホール８４Ｖを電解メッキ法で充填する場合には、メッキ後に引き続き８０℃〜１２０℃の熱処理を行う。 In this embodiment, the seed Cu film 82C1 in the wiring groove 82T shown in FIG. 19C, the wiring groove 86T and the Cu layer 86C1 of the via hole 84V shown in FIG. 19M are formed by sputtering, When the wiring groove 82T, the wiring groove 86T, and the via hole 84V are filled by an electrolytic plating method, a heat treatment at 80 ° C. to 120 ° C. is subsequently performed after plating.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
半導体基板と、
前記半導体基板上方に形成された酸素を含む絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の内壁に形成された銅を含む第１の膜と、
前記第１の膜上方であって、前記凹部に埋め込まれた銅を含む第２の膜と、
前記第１の膜と前記第２の膜の間にマンガンを含む酸化層を有する半導体装置。
（付記２）
前記絶縁膜と前記第１の膜の間に拡散防止膜を有する付記１記載の半導体装置。
（付記３）
前記拡散防止膜が、Ｔａ，Ｔｉ，Ｚｒ，Ｒｕから選択される少なくとも一の元素を含むことを特徴とする付記２記載の半導体装置。
（付記４）
前記拡散防止膜が、マンガンを含むことを特徴とする付記２または３記載の半導体装置。
（付記５）
前記第１の膜の膜厚が１ｎｍ〜１５ｎｍの範囲であることを特徴とする付記１または２記載の半導体装置。
（付記６）
半導体基板上に少なくともゲート電極とソース・ドレイン領域を有するトランジスタを形成する工程と、
前記半導体基板上方に酸素を含む絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁に銅とマンガンを含む金属膜を所定の膜厚に成膜する工程と、
前記金属膜上方であって、前記凹部を埋める銅を含む膜を形成する工程と、
前記銅を含む膜の形成後に熱処理をする工程と、を有することを特徴とする半導体装置
の製造方法。
（付記７）
前記絶縁膜と前記金属膜の間に拡散防止膜を形成する工程を含む付記６記載の半導体装置の製造方法。
（付記８）
前記金属膜のＭｎ濃度が、０．２原子％〜３０原子％であり、かつ、膜厚が１ｎｍ〜１５ｎｍの範囲であることを特徴とする付記６または７記載の半導体装置の製造方法。
（付記９）
前記金属膜のＭｎ濃度が、０．２原子％〜１００原子％、かつ、膜厚が１ｎｍ〜４．５ｎｍであることを特徴とする付記６または７記載の半導体装置の製造方法。
（付記１０）
前記拡散防止膜が、Ｔａ、Ｔｉ、Ｚｒ、Ｒｕから選択された少なくとも一元素を含む高融点金属膜であることを特徴とする付記６乃至９のうち、いずれか一項記載の半導体装置の製造方法。
（付記１１）
前記金属膜を成膜後、エッチングにより所定の膜厚にする工程を含むことを特徴とする付記６記載の半導体装置の製造方法。
（付記１２）
前記金属膜を成膜後、エッチングにより凹部側壁内面を所定の膜厚にする工程を含む付記６記載の半導体装置の製造方法。
（付記１３）
前記金属膜上に銅を含むシード膜を形成することを特徴とする付記６乃至１３のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
前記金属膜はスパッタリング法により成膜することを特徴とする付記６乃至１３のうち、いずれか一項記載の半導体装置の製造方法。
（付記１５）
前記凹部を埋める銅を含む膜の形成工程は、前記凹部を埋めて前記銅を含む膜を電解メッキ法により形成する工程と、前記銅を含む膜の電解メッキ法による形成後に熱処理を、８０〜１２０℃の温度で実行する工程とを特徴とする、請求項５〜９のうち、いずれか一項記載の半導体装置の製造方法。
（付記１６）
半導体基板上にゲート電極とソース・ドレイン領域を有するトランジスタを形成する工程と、
前記半導体基板上方に酸素を含む絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁に銅とマンガンを含む金属膜を成膜する工程と、
前記金属膜上方であって、前記凹部を埋める銅を含む膜を形成する工程と、
前記銅を含む膜の形成後に熱処理を行う工程と、
を有し、
前記金属膜の膜厚を、
前記金属膜中における原子％で表したＭｎ濃度ｘが、０原子％<ｘ<３０原子％の場合には、１５ｎｍ以下に設定し、また
前記Ｍｎ濃度ｘが３０原子％≦ｘ≦１００原子％の場合には、式ｙ＝４６５［原子%・ｎｍ］／ｘで与えられる膜厚ｙ［ｎｍ］以下に設定することを特徴とする半導体装置の製造方法。
（付記１７）
前記凹部を埋める銅を含む膜の形成工程は、前記凹部を埋めて前記銅を含む膜を電解メッキ法により形成する工程と、前記銅を含む膜の電解メッキ法による形成後に熱処理を、８０〜１２０℃の温度で実行する工程とを特徴とする、請求項５〜９のうち、いずれか一項記載の半導体装置の製造方法。
（付記１８）
前記熱処理工程は、６０〜２５０秒実行されることを特徴とする付記１５または１７記載の半導体装置の製造方法。
As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
(Appendix 1)
A semiconductor substrate;
An insulating film containing oxygen formed above the semiconductor substrate;
A recess formed in the insulating film;
A first film containing copper formed on the inner wall of the recess;
A second film comprising copper embedded in the recess above the first film;
A semiconductor device having an oxide layer containing manganese between the first film and the second film.
(Appendix 2)
The semiconductor device according to appendix 1, wherein a diffusion prevention film is provided between the insulating film and the first film.
(Appendix 3)
The semiconductor device according to appendix 2, wherein the diffusion preventing film includes at least one element selected from Ta, Ti, Zr, and Ru.
(Appendix 4)
4. The semiconductor device according to appendix 2 or 3, wherein the diffusion preventing film contains manganese.
(Appendix 5)
The semiconductor device according to appendix 1 or 2, wherein the thickness of the first film is in the range of 1 nm to 15 nm.
(Appendix 6)
Forming a transistor having at least a gate electrode and source / drain regions on a semiconductor substrate;
Forming an insulating film containing oxygen above the semiconductor substrate;
Forming a recess in the insulating film;
Forming a metal film containing copper and manganese on the inner wall of the recess to a predetermined thickness;
Forming a film including copper above the metal film and filling the recess;
And a step of performing a heat treatment after the formation of the film containing copper.
(Appendix 7)
The method for manufacturing a semiconductor device according to appendix 6, including a step of forming a diffusion prevention film between the insulating film and the metal film.
(Appendix 8)
The method of manufacturing a semiconductor device according to appendix 6 or 7, wherein the metal film has a Mn concentration of 0.2 atomic% to 30 atomic% and a film thickness of 1 nm to 15 nm.
(Appendix 9)
8. The method for manufacturing a semiconductor device according to appendix 6 or 7, wherein the metal film has a Mn concentration of 0.2 atomic% to 100 atomic% and a film thickness of 1 nm to 4.5 nm.
(Appendix 10)
10. The manufacturing method of a semiconductor device according to any one of appendices 6 to 9, wherein the diffusion preventing film is a refractory metal film containing at least one element selected from Ta, Ti, Zr, and Ru. Method.
(Appendix 11)
The method for manufacturing a semiconductor device according to appendix 6, further comprising a step of forming the metal film into a predetermined film thickness by etching.
(Appendix 12)
The method for manufacturing a semiconductor device according to appendix 6, further comprising the step of etching to form a predetermined thickness on the inner surface of the recess side wall after the metal film is formed.
(Appendix 13)
14. The method for manufacturing a semiconductor device according to any one of appendices 6 to 13, wherein a seed film containing copper is formed on the metal film.
(Appendix 14)
14. The method of manufacturing a semiconductor device according to any one of appendices 6 to 13, wherein the metal film is formed by a sputtering method.
(Appendix 15)
The step of forming the copper-containing film filling the concave portion includes a step of filling the concave portion and forming the copper-containing film by an electrolytic plating method, and a heat treatment after the formation of the copper-containing film by the electrolytic plating method. The method of manufacturing a semiconductor device according to claim 5, wherein the method is performed at a temperature of 120 ° C. 10.
(Appendix 16)
Forming a transistor having a gate electrode and source / drain regions on a semiconductor substrate;
Forming an insulating film containing oxygen above the semiconductor substrate;
Forming a recess in the insulating film;
Forming a metal film containing copper and manganese on the inner wall of the recess;
Forming a film including copper above the metal film and filling the recess;
Performing a heat treatment after the formation of the film containing copper;
Have
The film thickness of the metal film is
When the Mn concentration x expressed in atomic% in the metal film is 0 atomic% <x <30 atomic%, it is set to 15 nm or less, and the Mn concentration x is 30 atomic% ≦ x ≦ 100 atomic%. In this case, the semiconductor device manufacturing method is characterized in that the film thickness y [nm] given by the equation y = 465 [atomic% · nm] / x is set.
(Appendix 17)
The step of forming the copper-containing film filling the concave portion includes a step of filling the concave portion and forming the copper-containing film by an electrolytic plating method, and a heat treatment after the formation of the copper-containing film by the electrolytic plating method. The method of manufacturing a semiconductor device according to claim 5, wherein the method is performed at a temperature of 120 ° C. 10.
(Appendix 18)
18. The method of manufacturing a semiconductor device according to appendix 15 or 17, wherein the heat treatment step is performed for 60 to 250 seconds.
１１，２１，４１，８１ 基板
１２，１４，１６，２２，２４，２６、８２，８４，８６ 層間絶縁膜
１２Ｂ，１６Ｂ，２６Ｂ，８２Ｂ，８６Ｂ バリアメタル膜
１２Ｃ，１６Ｃ，２２Ｃ，８２Ｃ Ｃｕ配線パターン
１２Ｔ、１６Ｔ，２２Ｔ，２６Ｔ，８２Ｔ，８６Ｔ 配線溝
１３，１５，２３，２５、８３，８５ エッチングストッパ膜
１４Ｖ，２４Ｖ，８４Ｖ ビアホール
１６ｃ１，１６ｃ，２２ｃ１，２２ｃ２，２６ｃ１，２６ｃ２，８２ｃ１，８２ｃ２ Ｃｕ領域
１２Ｍ，１６Ｍ，２２Ｍ，２６Ｍ，８２Ｍ，８６Ｍ Ｃｕ−Ｍｎ合金層
１２Ｏｘ，１６Ｏｘ，２２Ｏｘ，２６Ｏｘ，８２Ｏｘ，８６Ｏｘ 酸化物層
１６Ｖ，２６Ｖ Ｃｕビアプラグ
２６Ｃ１ Ｃｕシード層
２６Ｃ２ Ｃｕ電解メッキ層
２６ｃ１，２６ｃ２ Ｃｕ領域
２７，８７ キャップ層
４０ 半導体装置
４１Ａ 素子領域
４１Ｉ 素子分離構造
４１ａ，４１ｂ，４１ｃ 拡散領域
４２Ａ，４２Ｂ，４２Ｃ ゲート絶縁膜
４３Ａ，４３Ｂ，４３Ｃ ゲート電極
４４，４４Ａ，４４Ｂ，４４Ｃ 絶縁膜
４４Ｖ１〜４４Ｖ２，４８Ｖ１〜４８Ｖ３，５６Ｖ１〜５６Ｖ２，６０Ｖ ビアホール
４５，４７，４９，５１，５３，５７，５９，６１ エッチングストッパ膜
４６，４８，５０，５２，５４，５６，５８，６０ 層間絶縁膜
４６Ｃ１〜４６Ｃ２，５０Ｃ１〜５０Ｃ３，５４Ｃ１〜５４Ｃ２，５８Ｃ１〜５８Ｃ３
Ｃｕ配線パターン
４６Ｔ１〜４６Ｔ２，５０Ｔ１〜５０Ｔ３，５４Ｔ１〜５４Ｔ２，５８Ｔ１〜５８Ｔ３，６２Ｔ 配線溝
４６Ｖ１〜４６Ｖ２ タングステンプラグ
４８Ｖ１〜４８Ｖ３，５４Ｖ１〜５４Ｖ２，５８Ｖ１〜５８Ｖ３，６２Ｖ Ｃｕビアプラグ
４６Ｂ１〜４６Ｂ２，５０Ｂ１〜５０Ｂ３，５４Ｂ１〜５４Ｂ２，５８Ｂ１〜５８Ｂ３，６２Ｂ バリアメタル膜
６３ キャップ層
11, 21, 41, 81 Substrate 12, 14, 16, 22, 24, 26, 82, 84, 86 Interlayer insulating film 12B, 16B, 26B, 82B, 86B Barrier metal film 12C, 16C, 22C, 82C Cu wiring pattern 12T, 16T, 22T, 26T, 82T, 86T Wiring groove 13, 15, 23, 25, 83, 85 Etching stopper film 14V, 24V, 84V Via hole 16c1, 16c, 22c1, 22c2, 26c1, 26c2, 82c1, 82c2 Cu region 12M, 16M, 22M, 26M, 82M, 86M Cu-Mn alloy layer 12Ox, 16Ox, 22Ox, 26Ox, 82Ox, 86Ox oxide layer 16V, 26V Cu via plug 26C1 Cu seed layer 26C2 Cu electroplating layer 26c1, 26c2 Cu region 27 , 87 ki Layer 40 semiconductor device 41A element region 41I element isolation structure 41a, 41b, 41c diffusion region 42A, 42B, 42C gate insulating film 43A, 43B, 43C gate electrode 44, 44A, 44B, 44C insulating film 44V1-44V2, 48V1 48V3, 56V1 to 56V2, 60V Via hole 45, 47, 49, 51, 53, 57, 59, 61 Etching stopper film 46, 48, 50, 52, 54, 56, 58, 60 Interlayer insulating film 46C1 to 46C2, 50C1 50C3, 54C1-54C2, 58C1-58C3
Cu wiring pattern 46T1 to 46T2, 50T1 to 50T3, 54T1 to 54T2, 58T1 to 58T3, 62T wiring groove 46V1 to 46V2 tungsten plug 48V1 to 48V3, 54V1 to 54V2, 58V1 to 58V3, 62V Cu via plug 46B1 to 46B2, 50B1 to 50B3 54B1-54B2, 58B1-58B3, 62B Barrier metal film 63 Cap layer
Claims (8)
前記半導体基板上方に形成された酸素を含む絶縁膜と、
前記絶縁膜に形成された凹部と、
前記凹部の内壁に形成されたマンガンを含むバリアメタル膜と、
前記バリアメタル膜上に形成された銅を含む第１の膜と、
前記第１の膜上方であって、前記凹部に埋め込まれた銅を含む第２の膜と、
前記第１の膜と前記第２の膜の間にマンガンを含む酸化層とを有し、
前記バリアメタル膜のマンガン濃度は前記第１の膜のマンガン濃度より高いことを特徴とする半導体装置。 A semiconductor substrate;
An insulating film containing oxygen formed above the semiconductor substrate;
A recess formed in the insulating film;
A barrier metal film containing manganese formed on the inner wall of the recess;
A first film containing copper formed on the barrier metal film;
A second film comprising copper embedded in the recess above the first film;
Have a oxide layer containing manganese between said first film and said second film,
The semiconductor device according to claim 1, wherein the manganese concentration of the barrier metal film is higher than the manganese concentration of the first film .
前記半導体基板上方に酸素を含む絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内壁にバリアメタル膜を形成する工程と、
前記バリアメタル膜上に銅とマンガンを含む金属膜を所定の膜厚に成膜する工程と、
前記金属膜上方であって、前記凹部を埋める銅を含む膜を形成する工程と、
前記銅を含む膜の形成後に熱処理をして、前記金属膜中のマンガンを前記バリアメタル膜へと拡散させる工程と、を有し、
前記熱処理後の前記バリアメタル膜のマンガン濃度は、前記熱処理後の前記金属膜のマンガン濃度よりも高いことを特徴とする半導体装置の製造方法。 Forming a transistor having a Gate electrode and the source and drain regions in the semiconductor substrate,
Forming an insulating film containing oxygen above the semiconductor substrate;
Forming a recess in the insulating film;
Forming a barrier metal film on the inner wall of the recess;
Forming a metal film containing copper and manganese on the barrier metal film to a predetermined thickness;
Forming a film including copper above the metal film and filling the recess;
By heat treatment after formation of the film containing the copper, have a, a step of diffusing a manganese of the metal film to the barrier metal film,
A method for manufacturing a semiconductor device , wherein a manganese concentration of the barrier metal film after the heat treatment is higher than a manganese concentration of the metal film after the heat treatment .
前記熱処理前の前記金属膜中における原子％で表したマンガン濃度ｘが、０原子％<ｘ<３０原子％の場合には、１５ｎｍ以下に設定し、また
前記マンガン濃度ｘが３０原子％≦ｘ≦１００原子％の場合には、式ｙ＝４６５［原子%・ｎｍ］／ｘで与えられる膜厚ｙ［ｎｍ］以下に設定することを特徴とする請求項３記載の半導体装置の製造方法。 The thickness of the previous Symbol metal film,
When the manganese concentration x expressed in atomic% in the metal film before the heat treatment is 0 atomic% <x <30 atomic%, it is set to 15 nm or less, and the manganese concentration x is 30 atomic% ≦ x 4. The method of manufacturing a semiconductor device according to claim 3, wherein when ≦ 100 atomic%, the thickness is set to be equal to or less than the film thickness y [nm] given by the equation y = 465 [atomic% · nm] / x.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008163798A JP5309722B2 (en) | 2007-11-14 | 2008-06-23 | Semiconductor device and manufacturing method thereof |
| TW097141351A TWI371844B (en) | 2007-11-14 | 2008-10-28 | Semiconductor device and method for manufacturing the same |
| US12/267,970 US8168532B2 (en) | 2007-11-14 | 2008-11-10 | Method of manufacturing a multilayer interconnection structure in a semiconductor device |
| KR1020080111995A KR101144219B1 (en) | 2007-11-14 | 2008-11-12 | Semiconductor device and method for manufacturing the same |
| CN 200810176660 CN101436579B (en) | 2007-11-14 | 2008-11-14 | Semiconductor device and method for manufacturing the same |
| US13/434,360 US9559058B2 (en) | 2007-11-14 | 2012-03-29 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007295778 | 2007-11-14 | ||
| JP2007295778 | 2007-11-14 | ||
| JP2008163798A JP5309722B2 (en) | 2007-11-14 | 2008-06-23 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009141315A JP2009141315A (en) | 2009-06-25 |
| JP5309722B2 true JP5309722B2 (en) | 2013-10-09 |
Family
ID=40710924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008163798A Expired - Fee Related JP5309722B2 (en) | 2007-11-14 | 2008-06-23 | Semiconductor device and manufacturing method thereof |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5309722B2 (en) |
| CN (1) | CN101436579B (en) |
| TW (1) | TWI371844B (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI482712B (en) * | 2009-07-27 | 2015-05-01 | Memjet Technology Ltd | Printhead integrated circuit configured for backside electrical connection |
| JP5616605B2 (en) * | 2009-10-16 | 2014-10-29 | 株式会社アルバック | Method for forming copper thin film |
| KR20140135709A (en) * | 2012-02-22 | 2014-11-26 | 도쿄엘렉트론가부시키가이샤 | Semiconductor-device manufacturing method, storage medium, and semiconductor device |
| CN103700619B (en) * | 2013-12-17 | 2016-05-18 | 上海交通大学 | Copper-connection is electroplated fill method |
| JP6041219B2 (en) * | 2014-08-27 | 2016-12-07 | 日立金属株式会社 | Sputtering target |
| KR102579880B1 (en) * | 2016-05-12 | 2023-09-18 | 삼성전자주식회사 | Interposer, semiconductor package, and method of fabricating interposer |
| CN113363152A (en) * | 2020-03-06 | 2021-09-07 | 长鑫存储技术有限公司 | Semiconductor structure and manufacturing method thereof |
| US11581258B2 (en) | 2021-01-13 | 2023-02-14 | Nanya Technology Corporation | Semiconductor device structure with manganese-containing interconnect structure and method for forming the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080234A (en) * | 2004-09-08 | 2006-03-23 | Renesas Technology Corp | Semiconductor device and its fabrication process |
| WO2006137237A1 (en) * | 2005-06-22 | 2006-12-28 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP2007109687A (en) * | 2005-10-11 | 2007-04-26 | Sony Corp | Method of manufacturing semiconductor device |
-
2008
- 2008-06-23 JP JP2008163798A patent/JP5309722B2/en not_active Expired - Fee Related
- 2008-10-28 TW TW097141351A patent/TWI371844B/en not_active IP Right Cessation
- 2008-11-14 CN CN 200810176660 patent/CN101436579B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009141315A (en) | 2009-06-25 |
| TW200929496A (en) | 2009-07-01 |
| TWI371844B (en) | 2012-09-01 |
| CN101436579B (en) | 2013-03-27 |
| CN101436579A (en) | 2009-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090826 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110104 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130212 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
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