JP2008147268A - メサ型半導体素子とその製造方法 - Google Patents
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Abstract
【課題】耐圧を損なうことなく小型化が可能な半導体素子とその製造方法を提供する。
【解決手段】低濃度N型半導体基板107の表面から層内へ延在する第一のP型半導体層108と第二のP型半導体層108aとが形成され、該半導体層108aがメサ部109にかかり、半導体基板102の一方の主面にメタル電極104が形成されており、メサ部109と第二のP型半導体層108aとでこれら半導体の活性領域の外に耐圧構造を設けることなく耐圧を維持できるので小型化が可能となる。
【選択図】図1
【解決手段】低濃度N型半導体基板107の表面から層内へ延在する第一のP型半導体層108と第二のP型半導体層108aとが形成され、該半導体層108aがメサ部109にかかり、半導体基板102の一方の主面にメタル電極104が形成されており、メサ部109と第二のP型半導体層108aとでこれら半導体の活性領域の外に耐圧構造を設けることなく耐圧を維持できるので小型化が可能となる。
【選択図】図1
Description
本発明はメサ型半導体素子とその製造方法に関し、チップ型高耐圧半導体素子の技術に係るものである。
従来のチップ型高耐圧半導体素子としては、MPS(Merged PiN Diode and Schottky Barrier Diode)構造とその周辺にガードリングとを備えるものがある。これは例えば図3に示すようなものであり、(a)は平面図、(b)は(a)におけるX−X矢視断面図である。
図3において、1はn+カソード層、2はn中間層、3はn−ドリフト層、4はトレンチ溝、5は酸化膜、6はポリシリコン、7はp−アノード層、8はp+層、9は絶縁膜、10はアノード電極、11は金属膜、12はカソード電極、13は活性領域、14は耐圧構造、16はショットキー接合、Aはpnダイオード部、Bはショットキーダイオード部を示している。
この半導体整流素子の製造方法を以下に説明する。まず、n+カソード層1の上にn中間層2をエピタキシャル成長させて形成し、さらにn中間層2の上にn−ドリフト層3をn中間層2の濃度より少し低くなるようにエピタキシャル成長させて形成する。
次に、n−ドリフト層3に複数のトレンチ溝4を等間隔に形成し、トレンチ溝4の側壁と底面に酸化膜5を形成し、その後に底面の酸化膜を除去する。
その後、トレンチ溝4にポリシリコン6を充填し、ポリシリコン6に対応する箇所が開口する酸化膜をマスクとしてポリシリコン6を介してボロンを注入し、熱処理してp−アノード層7を形成する。
その後、トレンチ溝4にポリシリコン6を充填し、ポリシリコン6に対応する箇所が開口する酸化膜をマスクとしてポリシリコン6を介してボロンを注入し、熱処理してp−アノード層7を形成する。
次に、半導体基板の一方の主面をなすn−ドリフト層3およびポリシリコン6の表面にアノード電極10を形成する。このアノード電極10とn−ドリフト層3との界面においてショットキー接合が形成される。
このようにして、p−アノード層7とn−ドリフト層3で形成されるpnダイオード部Aと、アノード電極10とn−ドリフト層3で形成されるショットキーダイオード部Bとが並列に配置されたMPS構造の半導体整流素子が形成される。
この半導体整流素子にはpnダイオード部Aおよびショットキーダイオード部Bを含む活性領域13の回りに耐圧構造14が設けてあり、耐圧構造14はガードリングを構成する複数本のp+層8からなる。
この半導体基板の一方の主面におけるトレンチ溝4とガードリングのp+層8との位置関係において、トレンチ溝4の配列方向の最外側に位置するトレンチ溝4とガードリングとして最内側に位置するp+層8との相対向する端部間の間隔をW1とし、トレンチ溝の相互間の間隔をL1とするときに、W1≦L1の条件を満たすことで良好な耐圧を確保できる。
本発明が属する分野の先行技術文献としては特許文献1がある。
特開2002−83976号公報
しかしながら上述した従来の構成では、半導体素子としての本来の働きをする活性領域に加えて、活性領域の回りに耐圧構造であるガードリングを構成する領域を必要とするために、半導体素子の小型化を図るうえで妨げとなる課題を有していた。
本発明は上記の課題を解決するものであり、半導体素子の小型化が可能で且つ、高耐圧化が可能なメサ型半導体素子とその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明のメサ型半導体素子は、半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型の低濃度半導体層が形成され、前記低濃度半導体層の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第一の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第二の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記半導体基板の一方の主面の外周に沿って前記素材半導体基板まで達するメサ部が形成され、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜が形成され、前記半導体基板の一方の主面にメタル電極が形成され、前記半導体基板の他方の主面に裏面メタライズ層が形成されていることを特徴とする。
また、全ての前記第一の半導体層と前記第二の半導体層とが、その隣り合う距離が等しく、かつハニカム構造に配置されていることを特徴とする。
本発明のメサ型半導体素子の製造方法は、半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型をなす低濃度半導体層をエピタキシャル成長によって形成し、前記低濃度半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、前記酸化膜に選択的エッチング除去を施して所定位置に窓を開け、前記窓において前記低濃度半導体層を露出させる窓開け工程と、前記酸化膜をマスクとして前記低濃度半導体層の露出面に前記低濃度半導体層と異なる導電型をなすドーパントを注入し、熱拡散にてドライブ拡散を施すことにより、前記低濃度半導体層の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第一の半導体層を形成するとともに、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第二の半導体層を形成する拡散工程と、蒸着と選択的エッチング除去とにより、全ての前記第一の半導体層の表面と前記第二の半導体層の表面の一部を覆うメタル電極を前記半導体基板の一方の主面に形成するメタル電極形成工程と、前記半導体基板の一方の主面の外周に沿って、かつ前記メタル電極の周囲から前記素材半導体基板まで達するメサ部をメサエッチングにより形成し、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜を形成し、前記半導体基板の他方の主面に裏面メタライズ層を蒸着にて形成するメサ形成工程とを含むことを特徴とする。
本発明のメサ型半導体素子の製造方法は、半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型をなす低濃度半導体層をエピタキシャル成長によって形成し、前記低濃度半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、前記酸化膜に選択的エッチング除去を施して所定位置に窓を開け、前記窓において前記低濃度半導体層を露出させる窓開け工程と、前記酸化膜をマスクとして前記低濃度半導体層の露出面に前記低濃度半導体層と異なる導電型をなすドーパントを注入し、熱拡散にてドライブ拡散を施すことにより、前記低濃度半導体層の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第一の半導体層を形成するとともに、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第二の半導体層を形成する拡散工程と、蒸着と選択的エッチング除去とにより、全ての前記第一の半導体層の表面と前記第二の半導体層の表面の一部を覆うメタル電極を前記半導体基板の一方の主面に形成するメタル電極形成工程と、前記半導体基板の一方の主面の外周に沿って、かつ前記メタル電極の周囲から前記素材半導体基板まで達するメサ部をメサエッチングにより形成し、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜を形成し、前記半導体基板の他方の主面に裏面メタライズ層を蒸着にて形成するメサ形成工程とを含むことを特徴とする。
以上のように本発明によれば、逆方向電界の印加時に低濃度半導体層で生じる空乏層をメサ部方向へ伸張させて空乏層の曲率を低減し、かつ空乏層の曲率部をメサ部で除外し、メサ部にかかる第二の半導体層の存在により更に空乏層の曲率を低減して電界集中を緩和するので高耐圧化が可能であり、半導体素子としての本来の働きをする活性領域の回りに耐圧構造をなす半導体層を形成するための領域を必要とせずに、小型化が可能で、かつ高耐圧化が可能なメサ型半導体素子を実現できる。
また、全ての前記第一の半導体層と前記第二の半導体層とをその隣り合う距離を等しく、かつハニカム構造に配置することで、通電時の電界および電流の偏りを防止することができる。
以下本発明の実施の形態について、図面を参照しながら説明する。図1は本発明の実施の形態におけるメサ型半導体素子を示すものであり、(a)は電極構造を除去した状態での半導体基板を上面視した上面図であり、(b)は(a)におけるA−A矢視断面図である。
図1において、101はメサ型ダイオード、102は半導体基板、103は保護層、104はメタル電極、105は裏面メタライズ層、106はN型半導体基板、107は低濃度N型半導体層、108は第一のP型半導体層、108aは第二のP型半導体層、109はメサ部を示している。
図1において、半導体基板102は基層の素材半導体基板をなすN型半導体基板106の上に低濃度N型半導体層107がエピタキシャル成長にて形成してあり、低濃度N型半導体層107に複数の第一のP型半導体層108が点在しており、第一のP型半導体層108が低濃度N型半導体層107の表面から層内へ延在している。
低濃度N型半導体層107の外周部には、複数の第一のP型半導体層108が点在する範囲を囲む様に複数の第二のP型半導体層108aが点在しており、第二のP型半導体層108aが低濃度N型半導体層107の表面から層内へ延在している。
半導体基板102の一方の主面、つまり低濃度N型半導体層107、第一のP型半導体層108および第二のP型半導体層108aの表面にはアノードであるメタル電極104が形成してあり、半導体基板102は一方の主面と表裏をなす他方の主面にカソードである裏面メタライズ層105が形成してある。
半導体基板102は一方の主面の外周に沿って凹状の傾斜面をなすメサ部109が形成してあり、メサ部109はメタル電極104の周囲からN型半導体基板106まで達している。このため、メサ部109において各第二のP型半導体層108aが露出しており、メサ部109を皮覆してガラスからなる保護膜103が形成してある。
上記した構成のメサ型半導体素子は、逆方向電界の印加時に低濃度N型半導体層107で生じる空乏層をメサ部方向へ伸張させて空乏層の曲率を低減し、かつ曲率部をメサ部109で除外し、メサ部109にかかる第二のP型半導体層108aの存在により更に空乏層の曲率を低減して電界集中を緩和するので高耐圧化が可能である。
よって、半導体素子としての本来の働きをする活性領域の回りに耐圧構造をなす半導体層を形成するための領域を必要とせずに、小型化が可能で、かつ高耐圧化が可能なメサ型半導体素子を実現できる。
ここで一例を示すと、低濃度N型半導体層107の厚さが20〜30μm、ドーパント濃度が2×1014である場合に、全ての第一のP型半導体層108と第二のP型半導体層108aは、その隣り合う距離が等しく(5〜15μm程度に設定)、幾何学的にハニカム構造に配置されていることが好ましい。
この一例の好ましい条件によれば、逆方向バイアス印加時の電界分布や順方向バイアス印加時の電流分布に偏りが起こることを防止して、半導体装置としての動作を安定して確実に行える。尚、本発明の実施の形態では、保護膜103をガラスからなるものとして説明したが、これに限定されるものでは無く、例えば樹脂等としても良い。
以下に、本発明のメサ型半導体素子の製造方法を説明する。図2は、本発明のメサ型半導体素子を製造する過程の主な工程終了時点の断面を示すものである。
図2において、102は半導体基板、103は保護層、104はメタル電極、105は裏面メタライズ層、106はN型半導体基板、107は低濃度N型半導体層、108は第一のP型半導体層、108aは第二のP型半導体層、109はメサ部、110はシリコン酸化膜、110aは窓を示している。
図2において、102は半導体基板、103は保護層、104はメタル電極、105は裏面メタライズ層、106はN型半導体基板、107は低濃度N型半導体層、108は第一のP型半導体層、108aは第二のP型半導体層、109はメサ部、110はシリコン酸化膜、110aは窓を示している。
図2(a)は初期酸化工程を示すものであり、シリコンからなるN型半導体基板106の上にエピタキシャル成長によって低濃度N型半導体層107を形成し、低濃度N型半導体層107の表面に熱酸化法によりシリコン酸化膜110を形成する。
図2(b)は窓開け工程を示すものであり、先の初期酸化工程の後に、シリコン酸化膜に選択的エッチング除去を施し、シリコン酸化膜110の複数の点在する箇所、つまり第一のP型半導体層108と第二のP型半導体層108aを形成するための形成予定部に対応する位置に窓110aを開け、窓110aにおいて低濃度N型半導体層107を露出させる。
図2(c)は拡散工程を示すものであり、先の窓開け工程の後に、シリコン酸化膜110をマスクとして低濃度N型半導体層107の露出面にボロン等のP型ドーパントを注入し、熱拡散にてドライブ拡散を施すことで、低濃度N型半導体層107の点在する複数個所に低濃度N型半導体層107の表面から層内へ延在する第一のP型半導体層108を形成するとともに、複数の第一のP型半導体層が点在する範囲を囲む様にして低濃度N型半導体層107の外周部の点在する複数個所に低濃度N型半導体層107の表面から層内へ延在する第二のP型半導体層108aを形成して半導体基板102を得る。
尚、ドライブ拡散の際の熱で第一のP型半導体層108と第二のP型半導体層108aとの上は再びシリコン酸化膜110で覆われることになる。
図2(d)はメタル電極形成工程を示すものであり、先の拡散工程の後に、半導体基板102の一方の主面に蒸着と選択的エッチング除去とによりアノードでアルミ等からなるメタル電極104を形成する。メタル電極104は全ての第一のP型半導体層108の表面と第二のP型半導体層108aの表面の一部を覆っている。
図2(d)はメタル電極形成工程を示すものであり、先の拡散工程の後に、半導体基板102の一方の主面に蒸着と選択的エッチング除去とによりアノードでアルミ等からなるメタル電極104を形成する。メタル電極104は全ての第一のP型半導体層108の表面と第二のP型半導体層108aの表面の一部を覆っている。
図2(e)はメサ形成工程を示すものであり、先のメタル電極形成工程の後に、半導体基板102の一方の主面の外周に沿って、かつメタル電極104の外周からN型半導体基板106まで達するメサ部109をメサエッチングにより形成し、メサ部109にかかる各第二のP型半導体層108aの露出面を覆ってメサ部109を皮覆する保護膜103を形成する。この保護膜103はガラスからなり、ガラス粉末を熱処理して形成する。そして、半導体基板102の他方の主面にカソードである裏面メタライズ層105を蒸着にて形成することで、図1に示すメサ型ダイオードとなる。
本発明はメサ型半導体素子で、特に小型且つ高耐圧なものに適している。
A pnダイオード部
B ショットキーダイオード部
1 n+カソード層
2 n中間層
3 n−ドリフト層
4 トレンチ溝
5 酸化膜
6 ポリシリコン
7 p−アノード層
8 p+層
9 絶縁膜
10 アノード電極
11 金属膜
12 カソード電極
13 活性領域
14 耐圧構造
16 ショットキー接合
101 メサ型ダイオード
102 半導体基板
103 保護層
104 メタル電極
105 裏面メタライズ層
106 N型半導体基板
107 低濃度N型半導体層
108 第一のP型半導体層
108a 第二のP型半導体層
109 メサ部
110 シリコン酸化膜
110a 窓
B ショットキーダイオード部
1 n+カソード層
2 n中間層
3 n−ドリフト層
4 トレンチ溝
5 酸化膜
6 ポリシリコン
7 p−アノード層
8 p+層
9 絶縁膜
10 アノード電極
11 金属膜
12 カソード電極
13 活性領域
14 耐圧構造
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101 メサ型ダイオード
102 半導体基板
103 保護層
104 メタル電極
105 裏面メタライズ層
106 N型半導体基板
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108 第一のP型半導体層
108a 第二のP型半導体層
109 メサ部
110 シリコン酸化膜
110a 窓
Claims (3)
- 半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型の低濃度半導体層が形成され、前記低濃度半導体層の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第一の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第二の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記半導体基板の一方の主面の外周に沿って前記素材半導体基板まで達するメサ部が形成され、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜が形成され、前記半導体基板の一方の主面にメタル電極が形成され、前記半導体基板の他方の主面に裏面メタライズ層が形成されていることを特徴とするメサ型半導体素子。
- 全ての前記第一の半導体層と前記第二の半導体層とが、その隣り合う距離が等しく、かつハニカム構造に配置されていることを特徴とする請求項1に記載のメサ型半導体素子。
- 半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型をなす低濃度半導体層をエピタキシャル成長によって形成し、前記低濃度半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、
前記酸化膜に選択的エッチング除去を施して所定位置に窓を開け、前記窓において前記低濃度半導体層を露出させる窓開け工程と、
前記酸化膜をマスクとして前記低濃度半導体層の露出面に前記低濃度半導体層と異なる導電型をなすドーパントを注入し、熱拡散にてドライブ拡散を施すことにより、前記低濃度半導体層の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第一の半導体層を形成するとともに、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第二の半導体層を形成する拡散工程と、
蒸着と選択的エッチング除去とにより、全ての前記第一の半導体層の表面と前記第二の半導体層の表面の一部を覆うメタル電極を前記半導体基板の一方の主面に形成するメタル電極形成工程と、
前記半導体基板の一方の主面の外周に沿って、かつ前記メタル電極の周囲から前記素材半導体基板まで達するメサ部をメサエッチングにより形成し、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜を形成し、前記半導体基板の他方の主面に裏面メタライズ層を蒸着にて形成するメサ形成工程とを含むことを特徴とするメサ型半導体素子の製造方法。
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