JP2008147268A - メサ型半導体素子とその製造方法 - Google Patents
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Abstract
【課題】耐圧を損なうことなく小型化が可能な半導体素子とその製造方法を提供する。
【解決手段】低濃度Ｎ型半導体基板１０７の表面から層内へ延在する第一のＰ型半導体層１０８と第二のＰ型半導体層１０８ａとが形成され、該半導体層１０８ａがメサ部１０９にかかり、半導体基板１０２の一方の主面にメタル電極１０４が形成されており、メサ部１０９と第二のＰ型半導体層１０８ａとでこれら半導体の活性領域の外に耐圧構造を設けることなく耐圧を維持できるので小型化が可能となる。
【選択図】図１
【解決手段】低濃度Ｎ型半導体基板１０７の表面から層内へ延在する第一のＰ型半導体層１０８と第二のＰ型半導体層１０８ａとが形成され、該半導体層１０８ａがメサ部１０９にかかり、半導体基板１０２の一方の主面にメタル電極１０４が形成されており、メサ部１０９と第二のＰ型半導体層１０８ａとでこれら半導体の活性領域の外に耐圧構造を設けることなく耐圧を維持できるので小型化が可能となる。
【選択図】図１
Description
本発明はメサ型半導体素子とその製造方法に関し、チップ型高耐圧半導体素子の技術に係るものである。
従来のチップ型高耐圧半導体素子としては、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｄｉｏｄｅ ａｎｄ Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）構造とその周辺にガードリングとを備えるものがある。これは例えば図３に示すようなものであり、（ａ）は平面図、（ｂ）は（ａ）におけるＸ−Ｘ矢視断面図である。
図３において、１はｎ＋カソード層、２はｎ中間層、３はｎ−ドリフト層、４はトレンチ溝、５は酸化膜、６はポリシリコン、７はｐ−アノード層、８はｐ＋層、９は絶縁膜、１０はアノード電極、１１は金属膜、１２はカソード電極、１３は活性領域、１４は耐圧構造、１６はショットキー接合、Ａはｐｎダイオード部、Ｂはショットキーダイオード部を示している。
この半導体整流素子の製造方法を以下に説明する。まず、ｎ＋カソード層１の上にｎ中間層２をエピタキシャル成長させて形成し、さらにｎ中間層２の上にｎ−ドリフト層３をｎ中間層２の濃度より少し低くなるようにエピタキシャル成長させて形成する。
次に、ｎ−ドリフト層３に複数のトレンチ溝４を等間隔に形成し、トレンチ溝４の側壁と底面に酸化膜５を形成し、その後に底面の酸化膜を除去する。
その後、トレンチ溝４にポリシリコン６を充填し、ポリシリコン６に対応する箇所が開口する酸化膜をマスクとしてポリシリコン６を介してボロンを注入し、熱処理してｐ−アノード層７を形成する。
その後、トレンチ溝４にポリシリコン６を充填し、ポリシリコン６に対応する箇所が開口する酸化膜をマスクとしてポリシリコン６を介してボロンを注入し、熱処理してｐ−アノード層７を形成する。
次に、半導体基板の一方の主面をなすｎ−ドリフト層３およびポリシリコン６の表面にアノード電極１０を形成する。このアノード電極１０とｎ−ドリフト層３との界面においてショットキー接合が形成される。
このようにして、ｐ−アノード層７とｎ−ドリフト層３で形成されるｐｎダイオード部Ａと、アノード電極１０とｎ−ドリフト層３で形成されるショットキーダイオード部Ｂとが並列に配置されたＭＰＳ構造の半導体整流素子が形成される。
この半導体整流素子にはｐｎダイオード部Ａおよびショットキーダイオード部Ｂを含む活性領域１３の回りに耐圧構造１４が設けてあり、耐圧構造１４はガードリングを構成する複数本のｐ＋層８からなる。
この半導体基板の一方の主面におけるトレンチ溝４とガードリングのｐ＋層８との位置関係において、トレンチ溝４の配列方向の最外側に位置するトレンチ溝４とガードリングとして最内側に位置するｐ＋層８との相対向する端部間の間隔をＷ１とし、トレンチ溝の相互間の間隔をＬ１とするときに、Ｗ１≦Ｌ１の条件を満たすことで良好な耐圧を確保できる。
本発明が属する分野の先行技術文献としては特許文献１がある。
特開２００２−８３９７６号公報
しかしながら上述した従来の構成では、半導体素子としての本来の働きをする活性領域に加えて、活性領域の回りに耐圧構造であるガードリングを構成する領域を必要とするために、半導体素子の小型化を図るうえで妨げとなる課題を有していた。
本発明は上記の課題を解決するものであり、半導体素子の小型化が可能で且つ、高耐圧化が可能なメサ型半導体素子とその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明のメサ型半導体素子は、半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型の低濃度半導体層が形成され、前記低濃度半導体層の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第一の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第二の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記半導体基板の一方の主面の外周に沿って前記素材半導体基板まで達するメサ部が形成され、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜が形成され、前記半導体基板の一方の主面にメタル電極が形成され、前記半導体基板の他方の主面に裏面メタライズ層が形成されていることを特徴とする。
また、全ての前記第一の半導体層と前記第二の半導体層とが、その隣り合う距離が等しく、かつハニカム構造に配置されていることを特徴とする。
本発明のメサ型半導体素子の製造方法は、半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型をなす低濃度半導体層をエピタキシャル成長によって形成し、前記低濃度半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、前記酸化膜に選択的エッチング除去を施して所定位置に窓を開け、前記窓において前記低濃度半導体層を露出させる窓開け工程と、前記酸化膜をマスクとして前記低濃度半導体層の露出面に前記低濃度半導体層と異なる導電型をなすドーパントを注入し、熱拡散にてドライブ拡散を施すことにより、前記低濃度半導体層の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第一の半導体層を形成するとともに、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第二の半導体層を形成する拡散工程と、蒸着と選択的エッチング除去とにより、全ての前記第一の半導体層の表面と前記第二の半導体層の表面の一部を覆うメタル電極を前記半導体基板の一方の主面に形成するメタル電極形成工程と、前記半導体基板の一方の主面の外周に沿って、かつ前記メタル電極の周囲から前記素材半導体基板まで達するメサ部をメサエッチングにより形成し、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜を形成し、前記半導体基板の他方の主面に裏面メタライズ層を蒸着にて形成するメサ形成工程とを含むことを特徴とする。
本発明のメサ型半導体素子の製造方法は、半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型をなす低濃度半導体層をエピタキシャル成長によって形成し、前記低濃度半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、前記酸化膜に選択的エッチング除去を施して所定位置に窓を開け、前記窓において前記低濃度半導体層を露出させる窓開け工程と、前記酸化膜をマスクとして前記低濃度半導体層の露出面に前記低濃度半導体層と異なる導電型をなすドーパントを注入し、熱拡散にてドライブ拡散を施すことにより、前記低濃度半導体層の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第一の半導体層を形成するとともに、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第二の半導体層を形成する拡散工程と、蒸着と選択的エッチング除去とにより、全ての前記第一の半導体層の表面と前記第二の半導体層の表面の一部を覆うメタル電極を前記半導体基板の一方の主面に形成するメタル電極形成工程と、前記半導体基板の一方の主面の外周に沿って、かつ前記メタル電極の周囲から前記素材半導体基板まで達するメサ部をメサエッチングにより形成し、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜を形成し、前記半導体基板の他方の主面に裏面メタライズ層を蒸着にて形成するメサ形成工程とを含むことを特徴とする。
以上のように本発明によれば、逆方向電界の印加時に低濃度半導体層で生じる空乏層をメサ部方向へ伸張させて空乏層の曲率を低減し、かつ空乏層の曲率部をメサ部で除外し、メサ部にかかる第二の半導体層の存在により更に空乏層の曲率を低減して電界集中を緩和するので高耐圧化が可能であり、半導体素子としての本来の働きをする活性領域の回りに耐圧構造をなす半導体層を形成するための領域を必要とせずに、小型化が可能で、かつ高耐圧化が可能なメサ型半導体素子を実現できる。
また、全ての前記第一の半導体層と前記第二の半導体層とをその隣り合う距離を等しく、かつハニカム構造に配置することで、通電時の電界および電流の偏りを防止することができる。
以下本発明の実施の形態について、図面を参照しながら説明する。図１は本発明の実施の形態におけるメサ型半導体素子を示すものであり、（ａ）は電極構造を除去した状態での半導体基板を上面視した上面図であり、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図である。
図１において、１０１はメサ型ダイオード、１０２は半導体基板、１０３は保護層、１０４はメタル電極、１０５は裏面メタライズ層、１０６はＮ型半導体基板、１０７は低濃度Ｎ型半導体層、１０８は第一のＰ型半導体層、１０８ａは第二のＰ型半導体層、１０９はメサ部を示している。
図１において、半導体基板１０２は基層の素材半導体基板をなすＮ型半導体基板１０６の上に低濃度Ｎ型半導体層１０７がエピタキシャル成長にて形成してあり、低濃度Ｎ型半導体層１０７に複数の第一のＰ型半導体層１０８が点在しており、第一のＰ型半導体層１０８が低濃度Ｎ型半導体層１０７の表面から層内へ延在している。
低濃度Ｎ型半導体層１０７の外周部には、複数の第一のＰ型半導体層１０８が点在する範囲を囲む様に複数の第二のＰ型半導体層１０８ａが点在しており、第二のＰ型半導体層１０８ａが低濃度Ｎ型半導体層１０７の表面から層内へ延在している。
半導体基板１０２の一方の主面、つまり低濃度Ｎ型半導体層１０７、第一のＰ型半導体層１０８および第二のＰ型半導体層１０８ａの表面にはアノードであるメタル電極１０４が形成してあり、半導体基板１０２は一方の主面と表裏をなす他方の主面にカソードである裏面メタライズ層１０５が形成してある。
半導体基板１０２は一方の主面の外周に沿って凹状の傾斜面をなすメサ部１０９が形成してあり、メサ部１０９はメタル電極１０４の周囲からＮ型半導体基板１０６まで達している。このため、メサ部１０９において各第二のＰ型半導体層１０８ａが露出しており、メサ部１０９を皮覆してガラスからなる保護膜１０３が形成してある。
上記した構成のメサ型半導体素子は、逆方向電界の印加時に低濃度Ｎ型半導体層１０７で生じる空乏層をメサ部方向へ伸張させて空乏層の曲率を低減し、かつ曲率部をメサ部１０９で除外し、メサ部１０９にかかる第二のＰ型半導体層１０８ａの存在により更に空乏層の曲率を低減して電界集中を緩和するので高耐圧化が可能である。
よって、半導体素子としての本来の働きをする活性領域の回りに耐圧構造をなす半導体層を形成するための領域を必要とせずに、小型化が可能で、かつ高耐圧化が可能なメサ型半導体素子を実現できる。
ここで一例を示すと、低濃度Ｎ型半導体層１０７の厚さが２０〜３０μｍ、ドーパント濃度が２×１０１４である場合に、全ての第一のＰ型半導体層１０８と第二のＰ型半導体層１０８ａは、その隣り合う距離が等しく（５〜１５μｍ程度に設定）、幾何学的にハニカム構造に配置されていることが好ましい。
この一例の好ましい条件によれば、逆方向バイアス印加時の電界分布や順方向バイアス印加時の電流分布に偏りが起こることを防止して、半導体装置としての動作を安定して確実に行える。尚、本発明の実施の形態では、保護膜１０３をガラスからなるものとして説明したが、これに限定されるものでは無く、例えば樹脂等としても良い。
以下に、本発明のメサ型半導体素子の製造方法を説明する。図２は、本発明のメサ型半導体素子を製造する過程の主な工程終了時点の断面を示すものである。
図２において、１０２は半導体基板、１０３は保護層、１０４はメタル電極、１０５は裏面メタライズ層、１０６はＮ型半導体基板、１０７は低濃度Ｎ型半導体層、１０８は第一のＰ型半導体層、１０８ａは第二のＰ型半導体層、１０９はメサ部、１１０はシリコン酸化膜、１１０ａは窓を示している。
図２において、１０２は半導体基板、１０３は保護層、１０４はメタル電極、１０５は裏面メタライズ層、１０６はＮ型半導体基板、１０７は低濃度Ｎ型半導体層、１０８は第一のＰ型半導体層、１０８ａは第二のＰ型半導体層、１０９はメサ部、１１０はシリコン酸化膜、１１０ａは窓を示している。
図２（ａ）は初期酸化工程を示すものであり、シリコンからなるＮ型半導体基板１０６の上にエピタキシャル成長によって低濃度Ｎ型半導体層１０７を形成し、低濃度Ｎ型半導体層１０７の表面に熱酸化法によりシリコン酸化膜１１０を形成する。
図２（ｂ）は窓開け工程を示すものであり、先の初期酸化工程の後に、シリコン酸化膜に選択的エッチング除去を施し、シリコン酸化膜１１０の複数の点在する箇所、つまり第一のＰ型半導体層１０８と第二のＰ型半導体層１０８ａを形成するための形成予定部に対応する位置に窓１１０ａを開け、窓１１０ａにおいて低濃度Ｎ型半導体層１０７を露出させる。
図２（ｃ）は拡散工程を示すものであり、先の窓開け工程の後に、シリコン酸化膜１１０をマスクとして低濃度Ｎ型半導体層１０７の露出面にボロン等のＰ型ドーパントを注入し、熱拡散にてドライブ拡散を施すことで、低濃度Ｎ型半導体層１０７の点在する複数個所に低濃度Ｎ型半導体層１０７の表面から層内へ延在する第一のＰ型半導体層１０８を形成するとともに、複数の第一のＰ型半導体層が点在する範囲を囲む様にして低濃度Ｎ型半導体層１０７の外周部の点在する複数個所に低濃度Ｎ型半導体層１０７の表面から層内へ延在する第二のＰ型半導体層１０８ａを形成して半導体基板１０２を得る。
尚、ドライブ拡散の際の熱で第一のＰ型半導体層１０８と第二のＰ型半導体層１０８ａとの上は再びシリコン酸化膜１１０で覆われることになる。
図２（ｄ）はメタル電極形成工程を示すものであり、先の拡散工程の後に、半導体基板１０２の一方の主面に蒸着と選択的エッチング除去とによりアノードでアルミ等からなるメタル電極１０４を形成する。メタル電極１０４は全ての第一のＰ型半導体層１０８の表面と第二のＰ型半導体層１０８ａの表面の一部を覆っている。
図２（ｄ）はメタル電極形成工程を示すものであり、先の拡散工程の後に、半導体基板１０２の一方の主面に蒸着と選択的エッチング除去とによりアノードでアルミ等からなるメタル電極１０４を形成する。メタル電極１０４は全ての第一のＰ型半導体層１０８の表面と第二のＰ型半導体層１０８ａの表面の一部を覆っている。
図２（ｅ）はメサ形成工程を示すものであり、先のメタル電極形成工程の後に、半導体基板１０２の一方の主面の外周に沿って、かつメタル電極１０４の外周からＮ型半導体基板１０６まで達するメサ部１０９をメサエッチングにより形成し、メサ部１０９にかかる各第二のＰ型半導体層１０８ａの露出面を覆ってメサ部１０９を皮覆する保護膜１０３を形成する。この保護膜１０３はガラスからなり、ガラス粉末を熱処理して形成する。そして、半導体基板１０２の他方の主面にカソードである裏面メタライズ層１０５を蒸着にて形成することで、図１に示すメサ型ダイオードとなる。
本発明はメサ型半導体素子で、特に小型且つ高耐圧なものに適している。
Ａ ｐｎダイオード部
Ｂ ショットキーダイオード部
１ ｎ＋カソード層
２ ｎ中間層
３ ｎ−ドリフト層
４ トレンチ溝
５ 酸化膜
６ ポリシリコン
７ ｐ−アノード層
８ ｐ＋層
９ 絶縁膜
１０ アノード電極
１１ 金属膜
１２ カソード電極
１３ 活性領域
１４ 耐圧構造
１６ ショットキー接合
１０１ メサ型ダイオード
１０２ 半導体基板
１０３ 保護層
１０４ メタル電極
１０５ 裏面メタライズ層
１０６ Ｎ型半導体基板
１０７ 低濃度Ｎ型半導体層
１０８ 第一のＰ型半導体層
１０８ａ 第二のＰ型半導体層
１０９ メサ部
１１０ シリコン酸化膜
１１０ａ 窓
Ｂ ショットキーダイオード部
１ ｎ＋カソード層
２ ｎ中間層
３ ｎ−ドリフト層
４ トレンチ溝
５ 酸化膜
６ ポリシリコン
７ ｐ−アノード層
８ ｐ＋層
９ 絶縁膜
１０ アノード電極
１１ 金属膜
１２ カソード電極
１３ 活性領域
１４ 耐圧構造
１６ ショットキー接合
１０１ メサ型ダイオード
１０２ 半導体基板
１０３ 保護層
１０４ メタル電極
１０５ 裏面メタライズ層
１０６ Ｎ型半導体基板
１０７ 低濃度Ｎ型半導体層
１０８ 第一のＰ型半導体層
１０８ａ 第二のＰ型半導体層
１０９ メサ部
１１０ シリコン酸化膜
１１０ａ 窓
Claims (3)
- 半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型の低濃度半導体層が形成され、前記低濃度半導体層の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第一の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の複数の点在する箇所に形成されて前記低濃度半導体層と異なる導電型をなす複数の第二の半導体層が前記低濃度半導体層の表面から層内へ延在し、前記半導体基板の一方の主面の外周に沿って前記素材半導体基板まで達するメサ部が形成され、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜が形成され、前記半導体基板の一方の主面にメタル電極が形成され、前記半導体基板の他方の主面に裏面メタライズ層が形成されていることを特徴とするメサ型半導体素子。
- 全ての前記第一の半導体層と前記第二の半導体層とが、その隣り合う距離が等しく、かつハニカム構造に配置されていることを特徴とする請求項１に記載のメサ型半導体素子。
- 半導体基板の基層をなす素材半導体基板の上に前記素材半導体基板と同じ導電型をなす低濃度半導体層をエピタキシャル成長によって形成し、前記低濃度半導体層の表面に熱酸化法により酸化膜を形成する初期酸化工程と、
前記酸化膜に選択的エッチング除去を施して所定位置に窓を開け、前記窓において前記低濃度半導体層を露出させる窓開け工程と、
前記酸化膜をマスクとして前記低濃度半導体層の露出面に前記低濃度半導体層と異なる導電型をなすドーパントを注入し、熱拡散にてドライブ拡散を施すことにより、前記低濃度半導体層の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第一の半導体層を形成するとともに、前記第一の半導体層が点在する範囲を囲む様にして前記低濃度半導体層の外周部の点在する複数個所に前記低濃度半導体層の表面から層内へ延在する第二の半導体層を形成する拡散工程と、
蒸着と選択的エッチング除去とにより、全ての前記第一の半導体層の表面と前記第二の半導体層の表面の一部を覆うメタル電極を前記半導体基板の一方の主面に形成するメタル電極形成工程と、
前記半導体基板の一方の主面の外周に沿って、かつ前記メタル電極の周囲から前記素材半導体基板まで達するメサ部をメサエッチングにより形成し、前記メサ部にかかる前記第二の半導体層の露出面を覆って前記メサ部を皮覆する保護膜を形成し、前記半導体基板の他方の主面に裏面メタライズ層を蒸着にて形成するメサ形成工程とを含むことを特徴とするメサ型半導体素子の製造方法。
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| JP2006330058A JP2008147268A (ja) | 2006-12-07 | 2006-12-07 | メサ型半導体素子とその製造方法 |
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