JP2008137016A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2008137016A
JP2008137016A JP2006323035A JP2006323035A JP2008137016A JP 2008137016 A JP2008137016 A JP 2008137016A JP 2006323035 A JP2006323035 A JP 2006323035A JP 2006323035 A JP2006323035 A JP 2006323035A JP 2008137016 A JP2008137016 A JP 2008137016A
Authority
JP
Japan
Prior art keywords
laser
semiconductor device
manufacturing
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006323035A
Other languages
English (en)
Inventor
Koji Furukawa
孝治 古川
Toru Narita
亨 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006323035A priority Critical patent/JP2008137016A/ja
Publication of JP2008137016A publication Critical patent/JP2008137016A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Laser Beam Processing (AREA)

Abstract

【課題】半導体パッケージを高速で個片化できる技術を提供する。
【解決手段】一括封止体９を吸着ブロックＫＢＣと対向させて基板母体１をステージに載置し、吸着穴ＫＴＡから真空吸引し、一括封止体９（基板母体１）を吸着ブロックＫＢＣに吸着する。この状況下において、レーザーＬＳ１を照射および走査し、基板母体１および一括封止体９を切断する。レーザーＬＳ１の照射および走査中には、ステージに設けられた集塵溝ＳＪＭによる真空吸引により、切断作業中に発生した基板母体１および一括封止体９の塵を吸引する。
【選択図】図２０

Description

本発明は、半導体装置の製造技術に関し、特に、樹脂封止された半導体装置を個片化する工程に適用して有効な技術に関するものである。
特開２００１−７２４３号公報（特許文献１）には、複数の半導体チップが固着されたガラスエポキシ基板および前記複数の半導体チップを封止する樹脂に対し、真空中でエキシマレーザー光線を照射することによって個々のＢＧＡ半導体装置を得る技術が開示されている。
特開２０００−２７７５５０号公報（特許文献２）には、基板の実装面上に配列された複数個の半導体チップをトランスファーモールド樹脂で一括して樹脂封止した後、トランスファーモールド樹脂の表面に粘着テープを貼付し、基板の実装面とは反対側の面からレーザービームを照射することによって半導体装置を個片化する技術が開示されている。
特開２００３−２４９６１６号公報（特許文献３）には、リードフレームに複数の電子部品チップを搭載し、これら複数の電子部品チップを集合体として一括封止して樹脂封止体に加工した後に行う電子部品のリード切断方法において、各リードの切断予定部位を覆う樹脂の除去とその樹脂の除去により露出するリードの切断とを、同一波長の一度のレーザー照射で行う技術が開示されている。
特開２００１−７２４３号公報 特開２０００−２７７５５０号公報 特開２００３−２４９６１６号公報
近年、半導体パッケージの小型化および薄型化が進み、１枚の配線基板（もしくはリードフレーム）上に複数の半導体チップ（以降、単にチップと記す）を搭載した後に一括に樹脂封止し、その後封止樹脂および配線基板（もしくはリードフレーム）を切断し個片化することで製造される半導体パッケージの需要が増えてきている。
封止樹脂および配線基板（もしくはリードフレーム）を切断し個片化する工程においては、切断する封止樹脂および配線基板（もしくはリードフレーム）の材料に応じて種々の方法が選択される。たとえば、金属リードフレームやガラスエポキシ製の配線基板を用いて樹脂封止した場合には、ダイサを用いたブレードダイシングによる個片化が行われる。また、セラミック製の配線基板を用いて樹脂封止した場合には、クランパ等の機械的手段を用いたブレイキング、あるいはダイサを用いたブレードダイシングによる個片化が行われる。
しかしながら、ブレードダイシングの場合には、個片化する配線基板（もしくはリードフレーム）の材質および半導体パッケージのサイズに応じてダイサのブレードを交換し、さらにブレードの回転速度、送り込み速度および切り込み寸法等の加工条件を設定する必要がある。特に、ブレードの送り込み速度は遅くなることから、高速加工処理を阻害する要因となっている。また、ブレードダイシングにより個片化を行う場合には、大量の純水が必要となることから、半導体パッケージの製造コストが高くなる要因となっている。
また、ブレードダイシングおよびブレイキングといった固形物を接触させての機械的な個片化処理では、加工寸法に限界があり、半導体パッケージの小型化の要求に対して応えられない課題が存在する。
本発明の目的は、半導体パッケージを高速で個片化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
１．本発明による半導体装置の製造方法は、
（ａ）複数の半導体チップを用意する工程、
（ｂ）分割線によって複数のチップ搭載領域に区画された実装基体を用意する工程、
（ｃ）前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
（ｄ）前記実装基体の前記複数のチップ搭載領域および前記複数の半導体チップを樹脂で封止する工程、
（ｅ）前記分割線に沿って第１のレーザーを複数回走査および照射することにより、前記実装基体および前記分割線上の前記樹脂を切断し、複数の半導体装置に個片化する工程、
を含む。
２．また、本発明による半導体装置の製造方法は、
（ａ）複数の半導体チップを用意する工程、
（ｂ）分割線によって複数のチップ搭載領域に区画された金属を主成分とするリードフレームを用意する工程、
（ｃ）前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
（ｄ）前記複数の半導体チップの各々を樹脂で封止する工程、
（ｅ）前記分割線に沿って第１のレーザーを走査および照射することにより、前記リードフレームを切断し、長さの異なる複数のリードを有する複数の半導体装置に個片化する工程、
（ｆ）前記（ｅ）工程後、個片化された前記半導体装置の各々に対して良品判定を行う工程、
（ｇ）前記（ｆ）工程において良品と判定された前記半導体装置の前記複数のリードを長さをそろえるように切断および成型する工程、
を含む。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
レーザーの走査および照射によって実装基体および封止樹脂を切断するので、半導体パッケージを高速で個片化することができる。
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
リードフレームとは、デバイス（半導体装置）の組み立てに用いられる帯状または短冊状の金属板をいい、通常、複数個のパターンが連結される。パターンには、ダイパッドおよびリード等が形成され、それらにダイボンド、ワイヤボンドおよびモールド加工がなされ、その後分割されてデバイスとなる。また、リードフレーム１ピッチあたり、縦または縦横に複数個分のダイパッドおよびリード等をマトリックス状に配列したリードフレームをマトリックスフレームという。
インナーリードとは、リードフレーム上にあってチップの表面電極とボンディングワイヤもしくはバンプ電極等を介して電気的に接続されるリード部分をいう。
アウターリードとは、リードフレーム上の導体配線で、半導体パッケージや基板の電極と接続されるリード部分をいう。
ダイパッドとは、リードフレーム中央のダイ（チップ）をボンディングするための平坦部をいう。
多層配線基板とは、絶縁層、導体層（配線）および層間接続のためのマイクロビアを一層毎に形成し、これを繰り返しながら導体層を積み上げていくことで形成された基板をいい、多ピン化、小型化および狭ピッチ化したチップが実装される半導体パッケージ用インターポーザ等の用途で用いられる。
インターポーザまたはサブストレートとは、電気的配線が形成された半導体または絶縁体から形成され、外部出力用端子を有する基板をいい、チップがマウントされ、ボンディングなどで配線される。
ＹＡＧ（Yttrium Aluminium Garnet）レーザーとは、レーザー活性物質としてイットリウム、アルミニウムおよびガーネットにネオジウムをドープした結晶を用いる固体レーザーをいう。
レーザーダイオードとは、半導体を光増幅触媒とした半導体レーザーのうち、ダイオード構造を有し電流注入によってレーザー発振を起こすものをいう。
基本波とは、高調波結晶を用いないで発振させた場合のレーザー光の総称をいい、ＹＡＧレーザーであれば１０６４ｎｍの波長となる。
第二高調波とは、レーザー基本波の２倍の周波数（波長の２分の１）の総称をいい、ＹＡＧレーザーの場合には、１０６４ｎｍの１／２で５３２ｎｍとなる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１は、たとえば配線基板に搭載された複数のチップを一括して封止するＭＡＰ（Mold Array Package）方式の半導体パッケージ（半導体装置）の製造方法に本発明を適用したものである。このような本実施の形態１について図１〜図２６を用いて説明する。また、図１は、本実施の形態１の半導体パッケージの製造工程を説明するフローチャートである。
まず、図２〜図４に示すように、配線基板母体（以下、基板母体と記す）１を用意する。図２は基板母体（実装基体）１の部品搭載面の全体平面図、図３は図２の側面図、図４は基板母体１の裏面の全体平面図を、図５は図２のＸ１−Ｘ１線の拡大断面図をそれぞれ示している。
基板母体（基材）１は、後述の半導体装置の配線基板の母体であり、その外観は、たとえば平面長方形の薄板状とされている。基板母体１は、主面とその反対側の裏面とを有している。基板母体１の主面は、後述のようにチップが搭載される部品搭載面であり、基板母体１の裏面は、後述のようにバンプ電極が形成されるバンプ電極形成面である。この基板母体１には、同一の寸法および形状の複数の製品領域（チップ搭載領域）ＤＲが図１の上下左右方向に隣接して配置されている。各製品領域ＤＲは、１つの半導体装置を構成するのに必要な配線基板構成を有する単位領域である。このような基板母体１の外周の一方の長辺近傍には、基板母体１の主裏面を貫通する複数のガイドホール（穴部）ＧＨが形成されている。このガイドホールＧＨに、モールド用の成型金型のガイドピンが挿入されることで、基板母体１を成型金型の下型との位置を合わせ、その下型上に載置することが可能になっている。また、基板母体１の裏面には、後の工程で基板母体１を個々の製品領域ＤＲ単位に切断する際の基準点となるターゲットポイントＴＰが付与されている。
この基板母体１は、多層配線構造を有している。図５では４層配線構成を例示している。図５において基板母体１の上面は上記部品搭載面を示し、基板母体１の下面は上記バンプ電極形成面を示している。基板母体１は、絶縁基材（コア材）２および配線層３を交互に積み重ねることで形成された積層体と、その積層体の上下面（部品搭載面およびバンプ電極形成面）に被着されたソルダレジスト４とを有している。絶縁基材２は、たとえば耐熱性の高いガラス・エポキシ樹脂からなる。絶縁基材２の材料は、これに限定されるものではなく種々変更可能であり、たとえばＢＴレジンまたはアラミド不織布材等を用いても良い。絶縁基材２の材料としてＢＴレジンを選択した場合には、熱伝導性が高いので、放熱性を向上させることができる。
各配線層３には各種の導体パターン３Ａ〜３Ｅが形成されている。導体パターン３Ａ〜３Ｅは、たとえば銅（Ｃｕ）箔をエッチングすることによりパターニングされている。部品搭載面の配線層３の導体パターン３Ａはチップ搭載用のパターンであり、導体パターン３Ｂはボンディングワイヤが接続される電極パターンであり、導体パターン３Ｅは後述の封止用の樹脂の剥離を容易にするためのパターンである。部品搭載面の配線層３には、この他、信号配線や電源配線用の導体パターンが形成されている。部品搭載面の導体パターン３Ａ、３Ｂ、３Ｅ等の一部は、ソルダレジスト４から露出されており、その露出表面には、たとえばニッケル（Ｎｉ）および金（Ａｕ）メッキ処理が施されている。バンプ電極形成面の配線層３の導体パターン３Ｄは、バンプ電極接合用の電極パターンである。バンプ電極形成面の配線層３にも、この他、信号配線や電源配線用の導体パターンが形成されている。バンプ電極形成面の導体パターン３Ｄ等の一部も、ソルダレジスト４に形成された開口部４Ａから露出されており、その露出表面には、たとえばニッケルおよび金メッキ処理が施されている。上記積層体中の配線層３の導体パターン３Ｃは、信号および電源用の配線パターンである。各配線層３はスルーホールＴＨ内の導体（銅箔等）を通じて電気的に接続されている。
ソルダレジスト４は、ソルダマスク（solder mask）またはストップオフ（stop-off）とも呼ばれ、はんだ付けの時に、はんだ付け不要な導体パターンに溶融はんだが接触することを防ぎ、はんだ付け部以外の導体パターンを溶融はんだから保護する保護膜としての機能を有する。その他、導体間のはんだブリッジの防止、汚染や湿気からの保護、損傷防止、耐環境性、マイグレーション防止、回路間の絶縁の維持および回路と他の部品（チップやプリント配線基板等）との短絡防止の機能等も有している。このソルダレジスト４は、たとえばポリイミド系樹脂からなり、基板母体１の主面および裏面の特定領域に形成されている。
次に、図６に示すように、基板母体１の部品搭載面の各製品領域ＤＲに、たとえば銀入りペースト等の接着剤を使ってチップ６を搭載（工程Ｐ１）した後、たとえば超音波振動と熱圧着とを併用したワイヤボンダを用いて、チップ６のボンディングパッドと、基板母体１の部品搭載面の導体パターン３Ｂとを、金からなるボンディングワイヤ７により電気的に接続する（工程Ｐ２）。
次に、図７および図８に示すように、基板母体１の主面の複数のチップ６およびボンディングワイヤ７等を封止樹脂によって一括して封止する（工程Ｐ３）。なお、図８は、図７中のＡ−Ａ線に沿った断面を示したものであるが、チップ６およびボンディングワイヤ７については図示を省略している。これにより、基板母体１の主面側に複数のチップ６を内包する一括封止体９を成型することができる。
次に、図９および図１０に示すように、バンプ保持ツールに保持された複数の球状のはんだバンプをフラックス槽に浸漬して、はんだバンプの表面にフラックスを塗布した後、その複数のはんだバンプをフラックスの粘着力を利用して、基板母体１のバンプ電極形成面の導体パターン３ｄに同時に仮付けする。上記はんだバンプは、たとえば鉛（Ｐｂ）／錫（Ｓｎ）はんだからなる。はんだバンプの材料として、たとえば錫／銀（Ａｇ）系はんだ等のような鉛フリーはんだを用いても良い。はんだバンプは、１個分の製品領域ＤＲ毎に一括接続しても良いが、はんだバンプ接続工程のスループットを向上させる観点からは、複数の製品領域ＤＲのはんだバンプを一括して接続する方が好ましい。その後、はんだバンプを、たとえば２２０℃程度の温度で加熱リフローすることで導体パターン３Ｄに固着させて、バンプ電極１２を形成する。その後、基板母体１の表面に残されたフラックス残渣等を中性洗剤等を用いて除去することで、はんだバンプ接続工程が完了する。
次に、レーザー（第２のレーザー）照射によって一括封止体９に製品名および使用等を表す記号を付与する（工程Ｐ４）。ここで、図１１は、一括封止体９にその記号を付与する際に基板母体１が載置されるステージ（第１のステージ）ＳＴＧの平面図であり、図１２および図１３は、それぞれ図１１中のＢ−Ｂ線およびＣ−Ｃ線に沿った要部断面図である。本実施の形態１において、このステージＳＴＧは、後の工程である基板母体１および一括封止体９を切断する工程においても使用される。
ステージＳＴＧは、基板母体１に設けられた複数の製品領域ＤＲの数および平面サイズに対応した複数の吸着ブロックＫＢＣが筐体ＫＴ１に配置された構造となっている。各々の吸着ブロックＫＢＣの平面中央付近には、真空吸引によって基板母体１を真空吸着する吸着穴ＫＴＡが設けられている。隣接する２つの吸着ブロックＫＢＣ間は、真空吸引によって集塵を行う集塵溝（第２の集塵口）ＳＪＭによって隔てられ、また複数の吸着ブロックＫＢＣの全体は、真空吸引によって集塵を行う集塵口（第１の集塵口）ＳＪＫで取り囲まれている。本実施の形態１において、吸着穴ＫＴＡに接続する真空系統（図示は省略）と、集塵溝ＳＪＭおよび集塵口ＳＪＫに接続する真空系統（図示は省略）とは、別系統となっている。なお、集塵溝ＳＪＭおよび集塵口ＳＪＫによる集塵については、後の工程である基板母体１および一括封止体９を切断する工程を説明する際に詳しく説明する。
図１４および図１５に示すように、一括封止体９に上記記号を付与する際には、下面（バンプ電極形成面）を吸着ブロックＫＢＣと対向させて基板母体１をステージＳＴＧに載置する。次いで、レーザー照射時における基板母体１のステージＳＴＧ上での位置ずれを防ぐために、矩形枠型の金属製のクランプＫＲＰを基板母体１上に乗せる。平面では、クランプＫＲＰの枠型内に複数の製品領域ＤＲ（図１４中では破線で図示）の全体が見えるようになっている。次いで、平面における基板母体１と上記記号の付与を行うレーザー照射器（図示は省略）との相対的な位置および傾きを合わせるために、ステージＳＴＧを動作および回転させる。この時のステージＳＴＧの動作方向は図１４が示された紙面における左右方向および上下方向であり、回転方向は図１４が示された紙面と水平な方向である。次いで、レーザー照射により一括封止体９に記号（第２のマーク）ＫＧを付与する。レーザー照射は、ステージＳＴＧを予め設定された製品領域ＤＲのサイズに合わせた等ピッチで平行移動させつつ、ステージの平行移動に合わせて行うものであり、記号ＫＧは、製品領域ＤＲ毎に付与される。このような方法で一括封止体９に記号ＫＧを付与することにより、基板母体１および一括封止体９を切断して個々の半導体パッケージへ分割した後に一括封止体９に記号ＫＧを付与する場合に比べて、記号ＫＧの付与に要する時間を大幅に短縮することができる。
次に、基板母体１および一括封止体９を切断し、複数個のＣＳＰ（Chip Size Package）型の半導体パッケージへと分割する（工程Ｐ５）。本実施の形態１において、この分割作業は、図１１および図１２を用いて説明したステージＳＴＧを用いたレーザー照射により行う。また、この分割作業の際にレーザーを発振するレーザー発振器（第１のレーザー発振器）は、前記一括封止体９に記号ＫＧを付与する際のレーザーを発振するレーザー発振器（第３のレーザー発振器）とは異なるものである。
ここで、そのレーザー照射による基板母体１および一括封止体９の切断工程を詳しく説明する。まず、上記一括封止体９への記号ＫＧの付与を行った後、図１６および図１７に示すように、基板母体１を裏返し、一括封止体９を吸着ブロックＫＢＣと対向させて基板母体１をステージＳＴＧに載置する。この時、各々の製品領域ＤＲがそれぞれ対応する吸着ブロックＫＢＣ上に配置され、隣り合う製品領域ＤＲ間の分割線（図１６中の一点鎖線（Ｂ−Ｂ線を除く））が集塵溝ＳＪＭ上に配置されるようにする。次いで、吸着穴ＫＴＡから真空吸引し、一括封止体９（基板母体１）を吸着ブロックＫＢＣに吸着する。次いで、レーザー照射時における基板母体１のステージＳＴＧ上での位置ずれを防ぐために、上記クランプＫＲＰと同様のクランプＫＲＰを基板母体１上に乗せる。次いで、基板母体１とレーザー照射器との相対的な位置および傾きを合わせるために、ステージＳＴＧを動作および回転させる。この時のステージＳＴＧの動作方向は図１６が示された紙面における左右方向（Ｘ方向）、および上下方向（Ｙ方向）であり、回転方向は図１６が示された紙面と水平な方向（θ方向）である。Ｘ方向、Ｙ方向およびθ方向での位置合わせは、ステージＳＴＧ上に配置されたカメラＣＭＲによって基板母体１の下面（バンプ電極形成面）の画像を取得し、その画像に写る複数のターゲットポイント（第１のマーク）ＴＰの座標（第１の位置）を解析することによって必要なステージＳＴＧの動作量および回転量を求め、求めた動作量および回転量に基づいて行うことができる。また、ステージＳＴＧのＺ方向の動作量は、基板母体１および一括封止体９の材質および厚さに基づいて、レーザー焦点が最適となるように設定するものである。
次に、図１８に示すように、基板母体１の下面（バンプ電極形成面）に対しレーザー照射器ＬＳＫから上記分割線（図１６中の一点鎖線）に沿ってレーザー（第１のレーザー）ＬＳ１を照射し、基板母体１および一括封止体９を切断する。また、図１９、図２０および図２１は、基板母体１および一括封止体９の切断時の断面を拡大して示したものであり、図１９は基板母体１の切断中を示し、図２０は一括封止体９の切断中を示し、図２１は基板母体１および一括封止体９の切断が完了した時点（レーザーＬＳ１は照射中）を示している。本実施の形態１において、レーザーＬＳ１は、第二高調波のＹＡＧレーザーである。レーザー照射器ＬＳＫは設置位置が固定されており、ステージＳＴＧが水平移動することによってレーザーＬＳ１が２つのターゲットポイントＴＰを結ぶ１本の分割線（図１６参照）に沿って照射されるようになっている。本実施の形態１において、レーザーＬＳ１は、切断する基板母体１および一括封止体９にレーザーＬＳ１の熱による影響を及ぼさない条件で照射するものである。すなわち、その条件とは、レーザーＬＳ１の照射強度、照射回数およびステージＳＴＧの水平移動速度である。たとえば、レーザーＬＳ１を１回照射するだけで基板母体１および一括封止体９を切断する場合には、レーザーＬＳ１の照射強度を上げるか、もしくはステージＳＴＧの水平移動速度を下げる方法が考えられるが、その場合には、基板母体１および一括封止体９に一度に加わる熱量が大きくなり、基板母体１中の導体パターン３Ａ〜３Ｅが溶けて短絡してしまう不具合の発生が懸念される。そこで、本実施の形態１では、レーザーＬＳ１が１本の分割線を複数回（たとえば１０回）トレースすることで基板母体１および一括封止体９を切断できるレーザーＬＳ１の照射強度およびステージＳＴＧの水平移動速度とすることで、基板母体１および一括封止体９に一度に加わる熱量を抑制する手段を例示する。それにより、基板母体１中の導体パターン３Ａ〜３Ｅが溶けて短絡してしまう不具合を防ぐことができる。また、基板母体１の切断時と一括封止体９の切断時とで、レーザーＬＳ１の照射強度およびステージＳＴＧの水平移動速度を適宜変更してもよい。
レーザーＬＳ１による基板母体１および一括封止体９の切断中には、ステージＳＴＧに設けられた集塵溝ＳＪＭおよび集塵口ＳＪＫによる真空吸引により、切断作業中に発生した基板母体１および一括封止体９の塵が吸引される。それにより、切断後の基板母体１および一括封止体９にその塵が付着して半導体パッケージの歩留まりを低下させてしまうことを防ぐことができる。
また、図２２に示すように、レーザー照射器ＬＳＫは、レーザーＬＳ１と共にドライエアーＤＡ１も照射する。ドライエアーＤＡ１の基板母体１（一括封止体９）への照射位置は、レーザーＬＳ１の基板母体１（一括封止体９）照射位置と一致するように調整されている。このようなドライエアーＤＡ１の吹き付けにより、レーザーＬＳ１が照射される基板母体１（一括封止体９）の過熱を抑制し、前述したような基板母体１中の導体パターン３Ａ〜３Ｅが溶けて短絡してしまう不具合をさらに効果的に防ぐことができる。
ところで、基板母体１および一括封止体９の切断をダイサを用いたブレードダイシングにより行う方法がある。ブレードダイシングの場合には、切断する基板母体１および一括封止体９の材質と、基板母体１および一括封止体９の切断により個片化される半導体パッケージのサイズに応じてダイサのブレードを交換する必要が生じる。また、ブレードダイシングにより切断を行う場合には、冷却並びに切り屑除去用の大量の切削水（純水）が必要となる。そのため、半導体パッケージの製造コストが高くなる不具合を生じることになる。さらに、ブレードの回転速度、送り込み速度および切り込み寸法等の加工条件を設定する必要があり、特に、ブレードの送り込み速度は遅くなる。また、ブレードが切断屑によって目詰まりを起こしてしまう可能性があり、目詰まりを起こした場合には、ダイサのメンテナンス作業のために短時間で切断処理を行うことを阻害してしまうことになる。
一方、上記の本実施の形態１によれば、切断する基板母体１および一括封止体９の材質と、基板母体１および一括封止体９の切断により個片化される半導体パッケージのサイズが変わっても、レーザー照射器ＬＳＫから照射されるレーザーＬＳ１の照射強度、照射回数およびステージＳＴＧの水平移動速度を適宜設定するのみである。レーザー照射器ＬＳＫにおいては、定期的（たとえば約１〜２年）にレーザー照射器内のレーザーダイオードの交換の必要はあるものの、切断する基板母体１および一括封止体９の材質と、基板母体１および一括封止体９の切断により個片化される半導体パッケージのサイズによってレーザー照射器ＬＳＫ自体を交換する必要はない。また、基板母体１および一括封止体９の切断により発生した塵は、前述の集塵溝ＳＪＭおよび集塵口ＳＪＫによる真空吸引により除去することができるので、ダイサを用いた場合に必要だった純水は不要となる。それにより、本実施の形態１の半導体パッケージの製造コストを大幅に安価にすることができる。また、レーザーＬＳ１の照射によって発生した塵は集塵溝ＳＪＭおよび集塵口ＳＪＫによる真空吸引により除去することができるので、ダイサを用いた場合の目詰まりといった不具合を防ぐことができる。それにより、メンテナンス作業を省略できるので、基板母体１および一括封止体９の切断処理に要する時間を短縮化することが可能となる。また、レーザーＬＳ１の照射強度、照射回数およびステージＳＴＧの水平移動速度を適宜最適な設定とすることにより、前述したような切断する基板母体１および一括封止体９にレーザーＬＳ１の熱による影響を及ぼさない条件となるだけでなく、その熱影響を抑制しつつ高速で切断を行うことが可能となる。
次に、図２３に示すように、個片化された半導体パッケージＨＰＫＧを吸着コレットＫＫＲによりピックアップしトレイ詰めを行う（工程Ｐ６）。ここで、図２４は、吸着コレットＫＫＲの要部断面図である。図２４に示すように、吸着コレットＫＫＲは、樹脂コレットＪＫＲとノズルＮＺＲとからなり、ノズルＮＺＲの先端部ＮＳＢを樹脂コレットＪＫＲの挿入口ＳＮＫに挿入することで組み立てられ、半導体パッケージＨＰＫＧとは樹脂コレットＪＫＲで接し、真空吸着で半導体パッケージＨＰＫＧをピックアップする構造となっている。また、吸着コレットＫＫＲは、ノズルＮＺＲ内の真空路ＳＫＲ１および樹脂コレットＪＫＲ内の真空路ＳＫＲ２を通じて真空が供給され、半導体パッケージＨＰＫＧを真空吸着できる構造となっている。
本実施の形態１において、前述のステージＳＴＧ、カメラＣＭＲ、レーザー照射器ＬＳＫおよび吸着コレットＫＫＲは、１台の装置（ユニット）としてまとめて形成されている。それにより、前述の記号ＫＧを付与する工程Ｐ４から半導体パッケージＨＰＫＧをピックアップしトレイ詰めを行う工程Ｐ６までを１台の装置で一貫工程として行うことができる。それにより、基板母体１等の搬送に要する時間や、各処理が実施されるまでの待機時間を大幅に短縮できるので、本実施の形態１の半導体パッケージの製造のＴＡＴ（Turn Around Time）を大幅に短縮することができる。
次いで、トレイ詰めされた複数個の半導体パッケージＨＰＫＧに対しては、外観検査等の検査によって選別処理（工程Ｐ７）が行われる。その後、良品と判定された半導体パッケージＨＰＫＧが出荷される（工程Ｐ８）。
ここで、図２５は半導体パッケージＨＰＫＧの一例の斜視図、図２６は図２５の半導体パッケージＨＰＫＧの一部を破断して示した側面図である。配線基板１Ａは、上記基板母体１を切断することで得られた部材である。配線基板１Ａの部品搭載面の導体パターン３Ａ上には上記銀入りペースト等の接着剤１７によりチップ６が主面を上に向けた状態で搭載されている。チップ６の主面上の上記ボンディングパッドＢＰは、上記ボンディングワイヤ７を通じて配線基板１Ａの部品搭載面の導体パターン３Ｂと電気的に接続されている。配線基板１Ａの部品搭載面には封止体９Ａが成型されており、この封止体９Ａにより上記チップ６やボンディングワイヤ７が封止されている。この封止体９Ａは、上記一括封止体９を切断することで得られた部材である。一方、配線基板１Ａのバンプ電極形成面の導体パターン３Ｄにはバンプ電極１２が接続されている。上記部品搭載面の導体パターン３Ａ等は、配線基板１Ａの導体パターン３ＣおよびスルーホールＴＨを通じてバンプ電極形成面の導体パターン３Ｄおよびバンプ電極１２と電気的に接続されている。
（実施の形態２）
本実施の形態２は、たとえばＱＦＮ型（Quad Flat Non-lead）型の半導体パッケージ（半導体装置）の製造方法に本発明を適用したものである。このような本実施の形態２について図２７〜図３８を用いて説明する。
図２７は本実施の形態２の半導体パッケージの製造に用いられる銅または銅合金からなるリードフレーム（実装基体）２１の構造の一例を示す平面図であり、図２８は図２７中のＤ−Ｄ線に沿った位置での断面図である。本実施の形態２の半導体パッケージは、図２７および図２８に示すような多数個取りのリードフレーム２１を用い、かつリードフレーム２１における複数のデバイス領域（装置領域（チップ搭載領域））２１Ｋをモールド金型の１つのキャビティで覆ってモールドする一括モールドを行い、その後、個片化されて組み立てられるものである。各デバイス領域２１Ｋには、複数のリード２１Ａ、チップが搭載されるタブ２１Ｅ、吊りリード２１Ｇおよび内枠部２１Ｊが形成されており、複数のデバイス領域２１Ｋは外枠部２１Ｈによって囲まれている。
上記のような本実施の形態２のリードフレーム２１を用い、まず図２９および図３０に示すように、リードフレーム２１の複数のデバイス領域２１Ｋ（図２７参照）のそれぞれのタブ２１Ｅ上に、複数のパッドを有する複数のチップ６を固定するダイボンディングを行う。ここでは、銀ペーストなどのダイボンド材を介してチップ６をタブ２１Ｅに固定することを例示できる。
次に、複数のチップ６のそれぞれのパッドと、これに対応するリードフレーム２１における複数の電極部分であるリード２１Ａとのそれぞれを、複数のボンディングワイヤ７を介して電気的に接続するワイヤボンディングを行う。その際、タブ２１Ｅの上げ加工を行っていないタブ露出構造であるため、ワイヤボンダのボンディングステージのヒータによる加熱がタブ２１Ｅを介して効率的、かつ、より均一にチップ６に伝わり、その結果、ワイヤボンディングの信頼性を向上できる。
次に、図３１および図３２に示すように、複数のチップ６、複数のボンディングワイヤ７およびリードフレーム２１のリード２１Ａやタブ２１Ｅの一部を封止樹脂によって封止するモールドを行う。ここでは、リードフレーム２１の相対的に左半分および右半分に対してそれぞれモールド金型の１つのキャビティが対応し、それぞれのキャビティで複数のチップ６、複数のボンディングワイヤ７およびリードフレーム２１のリード２１Ａやタブ２１Ｅの一部を覆い、このキャビティに封止樹脂を充填させる一括モールドを行う。これによって、複数のチップ６や複数のボンディングワイヤ７を一括で樹脂封止した一括封止体９が形成される。
次に、一括封止体９から露出しているリードフレーム２１の表面の油脂、酸化膜および錆等を除去するための清浄化と活性化処理とを施す前処理作業、および封止樹脂のバリ除去処理を行った後にめっき処理を施し、たとえばリードフレーム２１の表面に錫−ビスマスやピュア錫のようなはんだ等の皮膜を形成する（工程Ｐ３Ａ（図１参照））。
次に、図３３に示すように、前記実施の形態１において図１１〜図１５を用いて説明した工程と同様の工程、すなわちレーザー照射によって一括封止体９に製品名および使用等を表す記号ＫＧをデバイス領域２１Ｋ毎に付与する。前記実施の形態１と同様に、レーザー照射は、ステージＳＴＧを予め設定されたデバイス領域２１Ｋ（前記実施の形態１では製品領域ＤＲに相当）のサイズに合わせた等ピッチで平行移動させつつ、ステージの平行移動に合わせて行うものであり、記号ＫＧは、デバイス領域２１Ｋ毎に付与されていく。このような方法で一括封止体９に記号ＫＧを付与することにより、リードフレーム２１および一括封止体９を切断して個々の半導体パッケージへ分割した後に一括封止体９に記号ＫＧを付与する場合に比べて、記号ＫＧの付与に要する時間を大幅に短縮することができる。
次に、リードフレーム２１および一括封止体９を切断し、複数個のＱＦＮ型の半導体パッケージへと分割する。本実施の形態２において、この分割作業は、前記実施の形態１において説明した工程Ｐ５と同様のステージＳＴＧを用いたレーザー照射（図１６〜図２２も参照）により行う。
ここで、そのレーザー照射によるリードフレーム２１および一括封止体９の切断工程を図３４〜図３６を用いて詳しく説明する。まず、上記一括封止体９への記号ＫＧの付与を行った後、リードフレーム２１を裏返し、一括封止体９をステージＳＴＧの吸着ブロックＫＢＣ（図１１および図１２参照）と対向させてリードフレーム２１をステージＳＴＧに載置する。この時、各々のデバイス領域２１Ｋ（図３４中では一点鎖線で囲まれた平面矩形の領域に相当）がそれぞれ対応する吸着ブロックＫＢＣ上に配置され、隣り合うデバイス領域２１Ｋ間の分割線（図３４中の一点鎖線（Ｄ−Ｄ線を除く））が集塵溝ＳＪＭ（図１１および図１２参照）上に配置されるようにする。次いで、吸着穴ＫＴＡ（図１１および図１２参照）から真空吸引し、一括封止体９（リードフレーム２１）を吸着ブロックＫＢＣに吸着する。次いで、レーザー照射時におけるリードフレーム２１のステージＳＴＧ上での位置ずれを防ぐために、クランプＫＲＰ（図１４および図１５参照）をリードフレーム２１上に乗せる。次いで、リードフレーム２１とレーザー照射器ＬＳＫとの相対的な位置および傾きを合わせるために、ステージＳＴＧを動作および回転させる。前記実施の形態１でも図１６および図１７を用いて説明したＸ方向、Ｙ方向およびθ方向での位置合わせは、ステージＳＴＧ上に配置されたカメラＣＭＲ（図１７参照）によってリードフレーム２１の下面（一括封止体９が形成された面とは反対側）の画像を取得し、その画像に写る複数のターゲットポイントＴＰの座標を解析することによって必要なステージＳＴＧの動作量および回転量を求め、求めた動作量および回転量に基づいて行うことができる。また、ステージＳＴＧのＺ方向（図１７参照）の動作量は、リードフレーム２１および一括封止体９の材質および厚さに基づいて、レーザー焦点が最適となるように設定するものである。
次に、リードフレーム２１の下面に対しレーザー照射器ＬＳＫから上記分割線（図３４中の一点鎖線）に沿ってレーザーＬＳ１を照射し、リードフレーム２１および一括封止体９を切断することによって、個々の半導体パッケージＨＰＫＧ２へ分割する。本実施の形態２においては、１枚のリードフレーム２１上に形成された２つの一括封止体９とその下方のリードフレーム２１とに対してまず切断処理が施され、他方はバッファとなる。すなわち、図３４および図３５に示す領域ＲＡ、ＲＢの一方に対しての切断処理が完了した後に他方の切断処理を行うものである。本実施の形態２においてもレーザーＬＳ１はＹＡＧレーザーであるが、リードフレーム２１を切断する際には基本波のＹＡＧレーザーを用い、一括封止体９を切断する際には第二高調波のＹＡＧレーザーを用いる。また、本実施の形態２において、レーザー照射器ＬＳＫは、異なる波長のＹＡＧレーザーの発振を行うことのできるレーザー発振器を備えているか、もしくは基本波のＹＡＧレーザーを発振する第１のレーザー発振器および第二高調波のＹＡＧレーザーを発振する第２のレーザー発振器の２つのレーザー発振器を備えたものである。前記実施の形態１と同様に、レーザー照射器ＬＳＫは設置位置が固定されており、ステージＳＴＧが水平移動することによってレーザーＬＳ１が２つのターゲットポイントＴＰを結ぶ１本の分割線（図３４参照）に沿って照射されるようになっている。
本実施の形態２においても、レーザーＬＳ１は、切断する基板母体１および一括封止体９にレーザーＬＳ１の熱による影響を及ぼさない条件で照射するものである。すなわち、リードフレーム２１から一括封止体９までの全体の厚さが約０．８ｍｍであり、１つのデバイス領域２１Ｋ（図３４中では一点鎖線に囲まれた領域）が平面で一辺が約３ｍｍの矩形になる場合において、その条件として次の条件を例示することができる。ＹＡＧレーザーは、出力を６７Ｗ程度として１つの分割線に沿って１０回（５往復）トレースさせ、３往復分をリードフレーム２１の切断に用い、残りの２往復分で一括封止体９の切断に用いる。その際、ＹＡＧレーザーのトレース速度となるステージＳＴＧの水平移動速度については、リードフレーム２１の切断時には約６０ｍｍ（ステージＳＴＧの平面一辺の長さに相当）を約０．１秒で移動する速度とし、一括封止体９の切断時には約６０ｍｍを約０．３秒で移動する速度とする。それにより、リードフレーム２１中の複数のリード２１Ａが溶けて短絡してしまう等の不具合を防ぐことができる。
また、本実施の形態２においても、前記実施の形態１と同様に、レーザーＬＳ１によるリードフレーム２１および一括封止体９の切断中には、ステージＳＴＧに設けられた集塵溝ＳＪＭおよび集塵口ＳＪＫによる真空吸引により、切断作業中に発生したリードフレーム２１および一括封止体９の塵が吸引される。それにより、切断後のリードフレーム２１および一括封止体９にその塵が付着して半導体パッケージの歩留まりを低下させてしまうことを防ぐことができる。
また、本実施の形態２においても、前記実施の形態１と同様に、レーザー照射器ＬＳＫは、レーザーＬＳ１と共にドライエアーＤＡ１も照射する（図２２参照）。このようなドライエアーＤＡ１の吹き付けにより、レーザーＬＳ１が照射されるリードフレーム２１（一括封止体９）の過熱を抑制し、リードフレーム２１中のリード２１Ａが溶けて短絡してしまう不具合をさらに効果的に防ぐことができる。
次に、前記実施の形態１と同様の工程により、個片化された半導体パッケージＨＰＫＧ２を吸着コレットＫＫＲ（図２３および図２４参照）によりピックアップしトレイ詰めを行う。
本実施の形態２においても、前記実施の形態１と同様に、ステージＳＴＧ、カメラＣＭＲ、レーザー照射器ＬＳＫおよび吸着コレットＫＫＲは、１台の装置（ユニット）としてまとめて形成されている。それにより、前述の記号ＫＧを付与する工程から半導体パッケージＨＰＫＧ２をピックアップしトレイ詰めを行う工程までを１台の装置で一貫工程として行うことができるので、本実施の形態２の半導体パッケージの製造のＴＡＴ（Turn Around Time）を大幅に短縮することができる。このような本実施の形態２によれば、たとえばダイサを用いてリードフレーム２１および一括封止体９を切断し、個々の半導体パッケージＨＰＫＧ２へ分割された後で記号ＫＧを付与する工程とした場合に比べて、半導体パッケージの製造のＴＡＴを約１／６に短縮することができる。
次いで、トレイ詰めされた複数個の半導体パッケージＨＰＫＧ２に対しては、外観検査等の検査によって選別処理が行われる。その後、良品と判定された半導体パッケージＨＰＫＧ２が出荷される。
ここで、図３７はリード２１Ａが露出する半導体パッケージＨＰＫＧ２の下面の平面図であり、図３８は半導体パッケージＨＰＫＧ２の側面図である。タブ２１Ｅおよびリード２１上には封止体９Ａが成型されており、この封止体９Ａにより上記チップ６やボンディングワイヤ７が封止されている。この封止体９Ａは、上記一括封止体９を切断することで得られた部材である。
（実施の形態３）
次に、本実施の形態３の半導体装置の製造方法について説明する。
図３９は本実施の形態３の半導体パッケージ（半導体装置）の製造に用いられる銅または銅合金からなるリードフレーム（実装基体）３１の構造の一例を示す平面図であり、図４０は図３９中のＥ−Ｅ線に沿った位置での断面図である。本実施の形態３の半導体パッケージは、図３９および図４０に示すような多数個取りのリードフレーム３１を用いて組み立てられるものである。リードフレーム３１において、個々の半導体パッケージとなる各領域には、複数のリード３１Ａが形成されており、これら複数のリード３１Ａを含む個々の半導体パッケージとなる複数の領域は、外枠部３１Ｈによって囲まれている。
上記のような本実施の形態３のリードフレーム３１を用い、まず図４１および図４２に示すように、たとえば半導体パッケージとなる各領域の複数のリード３１Ａとチップ６とを接着テープを用いて接着する。続いて、複数のチップ６のそれぞれのパッドと、これに対応するリードフレーム３１における複数の電極部分であるリード３１Ａとのそれぞれを、複数のボンディングワイヤ７を介して電気的に接続するワイヤボンディングを行う。
次に、半導体パッケージとなる領域毎にチップ６、複数のボンディングワイヤ７および複数のリード３１Ａを封止樹脂によって封止するモールドを行う。これによって、チップ６、複数のボンディングワイヤ７および複数のリード３１Ａを樹脂封止した封止体９Ａが形成される。
次に、図４３に示すように、前記実施の形態１において図１１〜図１５を用いて説明した工程と同様の工程、すなわちレーザー照射によって各封止体９Ａに製品名および使用等を表す記号ＫＧを付与する。
次に、図４４および図４５に示すように、搬送レールＨＲおよびレーザー照射ユニットＬＳＵを用い、レーザー照射によって複数のリード３１Ａを外枠部３１Ｈから切り離す。なお、図４５に示す搬送レールは、図４４中のＦ−Ｆ線に対応する断面である。
レーザー照射ユニットＬＳＵは、レーザーをリード３１Ａの切断位置へ照射する複数（図４５中では４本）のファイバ光学系ＦＫ１〜ＦＫ４を備え、これらファイバ光学系ＦＫ１〜ＦＫ４は、各々から照射されるレーザー（第１のレーザー）ＬＳ１〜ＬＳ４がそれぞれ対応するリード３１Ａの正確な位置に照射されるように搬送レールＨＲ上にて配備されている。また、本実施の形態３において、ファイバ光学系ＦＫ１〜ＦＫ４から照射されるレーザーは、基本波のＹＡＧレーザーである。レーザー照射ユニットＬＳＵ中には、そのレーザーを発振する発振ヘッドおよび発振ヘッドから発振されたレーザーをファイバ光学系ＦＫ１〜ＦＫ４へ分岐する分岐ユニットが備えられている。
搬送レールＨＲは、搬送レールＨＲの延在方向（リードフレーム３１の搬送方向）ＦＷ（図４４参照）に沿って延在する突起ＴＫ１〜ＴＫ３を備え、両端の突起ＴＫ１と突起ＴＫ３との間は、搬送レールＨＲ上を搬送されるリードフレーム３１の幅に合わせて離間されている。また、搬送レールＨＲは、リードフレーム３１が突起ＴＫ１〜ＴＫ３上を搬送される構造となっており、外枠部３１Ｈから切り離された構造物を収容することのできる収容穴ＳＹＡが設けられている。
本実施の形態３においては、搬送レールＨＲ上にてリードフレーム３１を搬送しつつ、ファイバ光学系ＦＫ１〜ＦＫ４から複数のリード３１Ａに向かってレーザーを照射することによって複数のリード３１Ａを外枠部３１Ｈから切り離す。リードフレーム３１を搬送しつつレーザーを照射することから、リード３１Ａへの一度のレーザー走査でリード３１Ａを切断することになる。外枠部３１Ｈから切り離されたリード３１Ａ、封止体９Ａ、チップ６およびボンディングワイヤ７等からなる構造体は、搬送レールＨＲの収容穴ＳＹＡに落下し収容される。本発明者が行った実験によれば、このようなレーザーを用いたリード３１Ａの切断手段を適用した場合には、金型を用いてリード３１Ａを切断する場合に比べて、リード３１Ａの切断工程に要する時間を約６０％〜７０％に短縮することができた。それにより、本実施の形態３の半導体パッケージの製造のＴＡＴを短縮することが可能となる。また、金型を用いた場合には、定期的に金型の構成部品の保守および管理が必要となり、半導体パッケージの製造コストを上昇させてしまう不具合を招くが、本実施の形態３によれば、このような構成部品の保守および管理は省略もしくは大幅に省略できるので、半導体パッケージの製造コストを低減することができる。また、金型を用いた場合には、金型内で発生するトラブルによって半導体パッケージの歩留まりを低下させてしまう懸念があるが、本実施の形態３によればそのような懸念は解消できるので、半導体パッケージの歩留まりを向上することができる。
本実施の形態３では、たとえば図４６に示すように、平面でリード３１Ａが封止体９Ａの左右方向にのみ引き出される場合には、上記レーザーによる複数のリード３１Ａの切断工程の際に、封止体９Ａの右側と左側とで切断後のリード３１Ａの長さが異なるように切断処理を実施する。この時、常に同じ位置のリード３１Ａが長くなる（短くなる）ので、この長さの違いを利用して半導体パッケージの特定の端子の目印とすることによって、電気的特性検査等による半導体パッケージの良品選別を容易に実施することが可能となる。
その後、図４７に示すように、複数のリード３１Ａを切断して適当な長さで揃え、さらに整形することによって本実施の形態３の半導体パッケージＨＰＫＧ３を製造する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態１では、チップを実装する基板母体として樹脂製の基板母体を用いる場合について説明したが、樹脂製の基板母体の代わりにセラミック製の基板母体を用いてもよく、その場合でも基板母体を切断するレーザーとしては、第二高調波のＹＡＧレーザーを用いる。
また、前記実施の形態では、基板母体、リードフレームおよび封止樹脂からなる封止体を切断する際にＹＡＧレーザーを用いる場合について説明したが、ＹＡＧレーザーの代わりにＣＯ２レーザーを用いてもよい。ＣＯ２レーザーを用いた場合でも、ＣＯ２レーザーの出力条件は、基板母体もしくはリードフレームに熱影響を及ぼさない条件とすることはいうまでもない。
本発明の半導体装置の製造方法は、たとえば半導体パッケージの製造工程において配線基板（もしくはリードフレーム）および封止体を切断し、個々の半導体パッケージへ分割する工程に適用することができる。
本発明の実施の形態１である半導体装置の製造工程を説明するフローチャートである。 本発明の実施の形態１である半導体装置の製造方法で用いる配線基板母体の部品搭載面の全体平面図である。 図２の側面図である。 本発明の実施の形態１である半導体装置の製造方法で用いる配線基板母体の裏面の全体平面図である。 図２のＸ１−Ｘ１線の拡大断面図である。 本発明の実施の形態１である半導体装置の製造工程を説明する要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の平面図である。 図７中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１である半導体装置の製造工程中の平面図である。 図９中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１である半導体装置の製造工程において基板母体へのレーザー照射を行う際に基板母体を載置するステージの平面図である。 図１１中のＢ−Ｂ線に沿った断面図である。 図１１中のＣ−Ｃ線に沿った断面図である。 本発明の実施の形態１である半導体装置の製造工程中の平面図である。 図１４中のＢ−Ｂ線に沿った断面図である。 本発明の実施の形態１である半導体装置の製造工程中の平面図である。 図１６中のＢ−Ｂ線に沿った断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程にて用いる吸着コレットの要部断面図である。 本発明の実施の形態１である半導体装置の斜視図である。 図２５の半導体装置の一部を破断して示した側面図である。 本発明の実施の形態２である半導体装置の製造方法を説明する平面図である。 図２７中のＤ−Ｄ線に沿った断面図である。 図２７に続く半導体装置の製造工程中の平面図である。 図２８に続く半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の平面図である。 図３０に続く半導体装置の製造工程中の断面図である。 図３１に続く半導体装置の製造工程中の平面図である。 本発明の実施の形態２である半導体装置の製造工程中の平面図である。 図３４中のＤ−Ｄ線に沿った断面図である。 図３５に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態２である半導体装置の下面の平面図である。 本発明の実施の形態２である半導体装置の側面図である。 本発明の実施の形態３である半導体装置の製造方法を説明する平面図である。 図３９中のＥ−Ｅ線に沿った断面図である。 図３９に続く半導体装置の製造工程中の平面図である。 図４０に続く半導体装置の製造工程中の断面図である。 図４１に続く半導体装置の製造工程中の平面図である。 本発明の実施の形態３である半導体装置の製造工程中にてリードフレームの搬送に用いる搬送レールの要部平面図である。 図４４中のＦ−Ｆ線に沿った断面図である。 本発明の実施の形態３である半導体装置の製造造工程中の平面図である。 本発明の実施の形態３である半導体装置の製造造工程中の断面図である。
符号の説明
１ 配線基板母体（基板母体（実装基体））
１Ａ 配線基板
２ 絶縁基材（コア材）
３ 配線層
３Ａ〜３Ｅ 導体パターン
４ ソルダレジスト
４Ａ 開口部
６ チップ
７ ボンディングワイヤ
９ 一括封止体
９Ａ 封止体
１２ バンプ電極
１７ 接着剤
２１ リードフレーム（実装基体）
２１Ａ リード
２１Ｅ タブ
２１Ｇ 吊りリード
２１Ｈ 外枠部
２１Ｊ 内枠部
２１Ｋ デバイス領域（装置領域（チップ搭載領域））
３１ リードフレーム（実装基体）
３１Ａ リード
３１Ｈ 外枠部
ＢＰ ボンディングパッド
ＣＭＲ カメラ
ＤＡ１ ドライエアー
ＤＲ 製品領域（チップ搭載領域）
ＦＫ１〜ＦＫ４ ファイバ光学系
ＧＨ ガイドホール
ＨＰＫＧ、ＨＰＫＧ２、ＨＰＫＧ３ 半導体パッケージ
ＨＲ 搬送レール
ＪＫＲ 樹脂コレット
ＫＢＣ 吸着ブロック
ＫＧ 記号（第２のマーク）
ＫＫＲ 吸着コレット
ＫＲＰ クランプ
ＫＴ１ 筐体
ＫＴＡ 吸着穴
ＬＳ１〜ＬＳ４ レーザー（第１のレーザー）
ＬＳＫ レーザー照射器
ＬＳＵ レーザー照射ユニット
ＮＳＢ 先端部
ＮＺＲ ノズル
Ｐ１〜Ｐ８、Ｐ３Ａ 工程
ＲＡ、ＲＢ 領域
ＳＪＫ 集塵口（第１の集塵口）
ＳＪＭ 集塵溝（第２の集塵口）
ＳＫＲ１、ＳＫＲ２ 真空路
ＳＮＫ 挿入口
ＳＴＧ ステージ（第１のステージ）
ＳＹＡ 収容穴
ＴＨ スルーホール
ＴＫ１〜ＴＫ３ 突起
ＴＰ ターゲットポイント（第１のマーク）

Claims (16)

  1. （ａ）複数の半導体チップを用意する工程、
    （ｂ）分割線によって複数のチップ搭載領域に区画された実装基体を用意する工程、
    （ｃ）前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
    （ｄ）前記実装基体の前記複数のチップ搭載領域および前記複数の半導体チップを樹脂で封止する工程、
    （ｅ）前記分割線に沿って第１のレーザーを複数回走査および照射することにより、前記実装基体および前記分割線上の前記樹脂を切断し、複数の半導体装置に個片化する工程、
    を含むことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記実装基体は金属を主成分とし、
    前記（ｅ）工程において、前記実装基体を切断する時の前記第１のレーザーは基本波レーザーであり、前記樹脂を切断する時の前記第１のレーザーは第二高調波レーザーであることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記基本波レーザーおよび前記第二高調波レーザーを照射するレーザー照射手段は、異なる波長のレーザー発振を行うレーザー発振器を有することを特徴とする半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記基本波レーザーおよび前記第二高調波レーザーを照射するレーザー照射手段は、前記基本波レーザーを発振する第１のレーザー発振器と、前記第二高調波レーザーを発振する第２のレーザー発振器とを有することを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記実装基体は樹脂基体またはセラミック基体であり、
    前記（ｅ）工程において用いる前記第１のレーザーは第二高調波レーザーであることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第１のレーザーは、前記実装基体および前記樹脂に熱影響を及ぼさない走査速度および照射強度で走査および照射することを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第１のレーザーの照射部にドライエアーを吹き付けることを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記実装基体を第１のステージ上に載置し、前記第１のステージの載置面に前記実装基体を吸着した状況下で行い、
    前記第１のステージには、前記載置面および前記実装基体を取り囲む第１の集塵口が設けられ、
    前記第１のステージの前記載置面には、前記実装基体の前記分割線下にて第２の集塵口が設けられ、
    前記（ｅ）工程は、前記（ｅ）工程時に生じる塵を前記第１の集塵口および前記第２の集塵口から真空吸引しつつ行うことを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記実装基体を第１のステージ上に載置し、前記第１のステージの載置面に前記実装基体を吸着した状況下で行い、
    前記実装基体は、前記分割線の端部に付与された複数の第１のマークを含み、
    前記（ｅ）工程は、前記第１のレーザーの照射前に前記第１のステージ上の前記実装基体の画像を取得し、前記画像から前記複数の第１のマークが配置されている第１の位置を認識し、前記第１のステージの位置ずれおよび傾きを補正した後に実施することを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第１のレーザーは、ＹＡＧレーザーであることを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    さらに、
    （ｆ）前記複数のチップ搭載領域の各々の上部の前記樹脂に第２のレーザーを照射することにより第２のマークを付与する工程、
    （ｇ）個片化された前記半導体装置の各々をピックアップする工程、
    を含み、
    前記（ｅ）工程、前記（ｆ）工程および前記（ｇ）工程は、前記第１のレーザーを照射する第１のレーザー発振器と、前記第２のレーザーを照射する第３のレーザー発振器と、前記半導体装置の各々をピックアップする吸着コレットとを有する複合装置を用いて行うことを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記（ｅ）工程の前に行うことを特徴とする半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    さらに、
    （ｆ）前記複数のチップ搭載領域の各々の上部の前記樹脂に第２のレーザーを照射することにより第２のマークを付与する工程、
    （ｇ）個片化された前記半導体装置の各々をピックアップする工程、
    を含み、
    前記（ｅ）工程、前記（ｆ）工程および前記（ｇ）工程は、前記第１のレーザーおよび前記第２のレーザーを照射する第１のレーザー発振器と、前記半導体装置の各々をピックアップする吸着コレットとを有する複合装置を用いて行うことを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記（ｅ）工程の前に行うことを特徴とする半導体装置の製造方法。
  15. （ａ）複数の半導体チップを用意する工程、
    （ｂ）分割線によって複数のチップ搭載領域に区画された金属を主成分とするリードフレームを用意する工程、
    （ｃ）前記複数のチップ搭載領域の各々に前記半導体チップを搭載する工程、
    （ｄ）前記複数の半導体チップの各々を樹脂で封止する工程、
    （ｅ）前記分割線に沿って第１のレーザーを走査および照射することにより、前記リードフレームを切断し、長さの異なる複数の端子を有する複数の半導体装置に個片化する工程、
    （ｆ）前記（ｅ）工程後、個片化された前記半導体装置の各々に対して良品判定を行う工程、
    （ｇ）前記（ｆ）工程において良品と判定された前記半導体装置の前記複数のリードを長さをそろえるように切断および成型する工程、
    を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記複数の端子の長さの違いをもとに前記半導体装置の前記端子を識別することを特徴とする半導体装置の製造方法。
JP2006323035A 2006-11-30 2006-11-30 半導体装置の製造方法 Pending JP2008137016A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006323035A JP2008137016A (ja) 2006-11-30 2006-11-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006323035A JP2008137016A (ja) 2006-11-30 2006-11-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2008137016A true JP2008137016A (ja) 2008-06-19

Family

ID=39599024

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006323035A Pending JP2008137016A (ja) 2006-11-30 2006-11-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2008137016A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101222615B1 (ko) 2010-06-14 2013-01-21 (주)엔에스 롤 필름 절단 시스템의 절단 부산물 제거장치
JP2013111644A (ja) * 2011-12-01 2013-06-10 Tdk Corp シート体保持装置、シート体加工装置、シート体保持方法、シート体加工方法および表示器用部品製造方法
JP2013121598A (ja) * 2011-12-09 2013-06-20 Disco Corp 被加工物の切断方法及びレーザ加工装置
WO2013100149A1 (ja) * 2011-12-28 2013-07-04 古河電気工業株式会社 基板切断用治具、加工装置および基板切断方法
JP2014113626A (ja) * 2012-12-11 2014-06-26 Disco Abrasive Syst Ltd レーザー加工装置
JP2014140855A (ja) * 2013-01-22 2014-08-07 Disco Abrasive Syst Ltd レーザー加工装置
JP2014151347A (ja) * 2013-02-08 2014-08-25 Disco Abrasive Syst Ltd レーザー加工装置
JP2016111282A (ja) * 2014-12-10 2016-06-20 株式会社ディスコ 切削装置
US10239161B2 (en) 2015-10-29 2019-03-26 Samsung Display Co., Ltd. Stage for cutting substrate and substrate-cutting apparatus
JP2019076934A (ja) * 2017-10-25 2019-05-23 大日本印刷株式会社 台、切断装置および切断方法
CN111822869A (zh) * 2019-04-18 2020-10-27 三星显示有限公司 基板切割台及包括基板切割台的基板切割设备
WO2021137122A1 (ru) * 2019-12-29 2021-07-08 Дмитрий ЧУХЛАНЦЕВ Способ и система очистки оптических элементов от пыли

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101222615B1 (ko) 2010-06-14 2013-01-21 (주)엔에스 롤 필름 절단 시스템의 절단 부산물 제거장치
JP2013111644A (ja) * 2011-12-01 2013-06-10 Tdk Corp シート体保持装置、シート体加工装置、シート体保持方法、シート体加工方法および表示器用部品製造方法
JP2013121598A (ja) * 2011-12-09 2013-06-20 Disco Corp 被加工物の切断方法及びレーザ加工装置
JPWO2013100149A1 (ja) * 2011-12-28 2015-05-11 古河電気工業株式会社 基板切断用治具、加工装置および基板切断方法
WO2013100149A1 (ja) * 2011-12-28 2013-07-04 古河電気工業株式会社 基板切断用治具、加工装置および基板切断方法
JP2014113626A (ja) * 2012-12-11 2014-06-26 Disco Abrasive Syst Ltd レーザー加工装置
JP2014140855A (ja) * 2013-01-22 2014-08-07 Disco Abrasive Syst Ltd レーザー加工装置
JP2014151347A (ja) * 2013-02-08 2014-08-25 Disco Abrasive Syst Ltd レーザー加工装置
JP2016111282A (ja) * 2014-12-10 2016-06-20 株式会社ディスコ 切削装置
US10239161B2 (en) 2015-10-29 2019-03-26 Samsung Display Co., Ltd. Stage for cutting substrate and substrate-cutting apparatus
JP2019076934A (ja) * 2017-10-25 2019-05-23 大日本印刷株式会社 台、切断装置および切断方法
CN111822869A (zh) * 2019-04-18 2020-10-27 三星显示有限公司 基板切割台及包括基板切割台的基板切割设备
WO2021137122A1 (ru) * 2019-12-29 2021-07-08 Дмитрий ЧУХЛАНЦЕВ Способ и система очистки оптических элементов от пыли

Similar Documents

Publication Publication Date Title
JP2008137016A (ja) 半導体装置の製造方法
JP5419235B2 (ja) 半導体装置の製造方法
US7960841B2 (en) Through-hole via on saw streets
US20070275543A1 (en) Manufacturing method of a semiconductor device
JP2011040602A (ja) 電子装置およびその製造方法
JP5149881B2 (ja) 半導体装置の製造方法
JP2005032910A (ja) 半導体装置の製造方法およびそれに用いられる半導体製造装置
JP2011035302A (ja) 半導体装置の製造方法
JP2010010187A (ja) 半導体集積回路装置の製造方法
JP2008229682A (ja) パッケージ部品の製造方法
JP5732356B2 (ja) 半導体装置の製造方法
JP6193665B2 (ja) 半導体装置の製造方法
CN113035722A (zh) 具有选择性模制的用于镀覆的封装工艺
JP3569386B2 (ja) 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器
JP2012028513A (ja) 半導体装置及びその製造方法
JP2017183511A (ja) 半導体装置の製造方法
JP2009224529A (ja) 半導体装置およびその製造方法
JP2004214430A (ja) 回路基板、これを使用して製造した成形品、及び成形品製造方法
JP2011165793A (ja) 半導体装置及びその製造方法、並びに電子装置
KR100444163B1 (ko) 솔더조인트 강성 보강장치
JP2002305266A (ja) 半導体装置の製造方法
JP5894209B2 (ja) 半導体装置
JP5261637B2 (ja) 回路装置の製造方法
US9252124B2 (en) Circuit module having a substrate, semiconductor chip, and molding material formed by dicing
TW202314876A (zh) 半導體裝置以及其製造方法