JP2008135609A - 半導体膜及び薄膜トランジスタ - Google Patents
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Abstract
【課題】 様々な結晶粒径を有する多結晶半導体膜を用いて薄膜トランジスタを形成する場合において、薄膜トランジスタ特性を向上させつつ、キャリア移動度など、その特性のばらつきの増加を抑制すること。
【解決手段】 絶縁基板上に形成された非晶質半導体膜をレーザー光を照射して加熱することにより作成する多結晶半導体膜において、レーザー光の波長をλとすると、単一結晶を構成する結晶粒界の当該レーザー光スキャン方向及びこれに垂直な方向の間隔がλ/2の整数倍からなり、これら2方向における間隔が異なる結晶粒界を含む半導体膜、及びこの半導体膜を用いて薄膜トランジスタを作成する。
【選択図】 図3
【解決手段】 絶縁基板上に形成された非晶質半導体膜をレーザー光を照射して加熱することにより作成する多結晶半導体膜において、レーザー光の波長をλとすると、単一結晶を構成する結晶粒界の当該レーザー光スキャン方向及びこれに垂直な方向の間隔がλ/2の整数倍からなり、これら2方向における間隔が異なる結晶粒界を含む半導体膜、及びこの半導体膜を用いて薄膜トランジスタを作成する。
【選択図】 図3
Description
本発明は、絶縁基板上に形成した非晶質シリコン膜にレーザー光を照射して多結晶シリコン膜を作成するレーザアニールの技術に関するものである。
従来からの一般的な薄型パネルのひとつである液晶表示装置(LCD)は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータのモニタや携帯情報端末機器のモニタなどに広く用いられている。また近年ではTV用途としても広く用いられ、従来のブラウン管にとってかわろうとしている。さらに、液晶表示装置で問題となる視野角やコントラストの制限や、動画対応の高速応答への追従が困難といった問題点をクリアした自発光型で広視野角、高コントラスト、高速応答等、LCDにはない特徴を活かしたEL(Electro Luminescence)素子のような発光体を画素表示部に用いた電界発光型EL表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。
このような表示装置に用いられるTFT(Thin Film Transistor)としては、半導体膜を用いたMOS(Metal-Oxide Semiconductor)構造が多用される。TFTには、逆スタガ型やトップゲート型といった種類があり、半導体膜にも非晶質半導体膜や多結晶半導体膜があるが、それらは表示装置の用途や性能により適宜選択される。5インチ以下の小型のパネルにおいては、表示領域の開口率を上げることが可能であるという点で、TFTの小型化が可能な多結晶半導体膜を使用することが多い。多結晶半導体膜の作成方法としては、まず下地膜として形成された酸化珪素膜等の上層に非晶質半導体膜を形成した後にレーザー光を照射することにより半導体膜を多結晶化する方法が知られている(例えば特許文献1参照)。
また、このような多結晶半導体膜を作成した後にTFTを製造する方法も知られている。具体的には、まず多結晶半導体膜上に酸化珪素等からなるゲート絶縁膜を形成し、その上にゲート電極を形成後、ゲート絶縁膜を介して多結晶半導体膜にリンやボロン等の不純物を導入することによりソース・ドレイン領域を形成する。その後、ゲート電極とゲート絶縁膜とを覆うように層間絶縁膜を形成した後、ソース・ドレイン領域に到達するコンタクト孔を層間絶縁膜とゲート絶縁膜とに開口する。上記の層間絶縁膜上に金属膜を形成し、多結晶半導体膜に形成されたソース・ドレイン領域に接続するようにパターニングしてソース・ドレイン電極を形成する。その後は、ドレイン電極に接続されるように画素電極や自発光素子を形成することによりTFTが形成される(例えば特許文献1参照)。
多結晶膜の結晶粒界には結晶欠陥が局在しており、これが薄膜トランジスタの能動層のキャリア移動を阻害することが一般に知られている。このため、薄膜トランジスタの特性はキャリアが横断する結晶粒界の数に依存する。結晶粒界が少ない程、すなわち結晶粒が大きい程、キャリア移動は容易になり、薄膜トランジスタの特性は向上する。他方、結晶粒がチャネルの長さに比較して大きいとキャリアが横断する結晶粒界の数が少なくなり、粒界の数の変動による特性のばらつきが大きくなると考えられる。
非晶質半導体膜への公知のレーザー光照射方法によって形成される多結晶半導体膜では、当該半導体膜は、約0.2〜1.0μm程度のランダムな大きさを有する結晶が配列した構造をとる。このような様々な結晶粒径を有する多結晶半導体膜を用いて、薄膜トランジスタを形成する場合、薄膜トランジスタを配置する場所によってチャネル内に存在する結晶粒のサイズや数が異なるために、トランジスタ特性が左右され、キャリア移動度などの特性のばらつきを発生させる要因となっていた。このような特性のばらつきを有するトランジスタを画素内や周辺駆動回路に使用した場合、各画素に書き込む電圧や電流にばらつきが発生し、これが表示ムラとなって視認されることとなり、表示特性を低下させる。
これに対して、レーザー光の波長をλとすると、結晶粒分布がサイズλ/2の格子状になる多結晶半導体膜を作ることができる。この様な多結晶半導体膜では、従来のランダムな結晶粒分布からなる半導体膜に比較して、薄膜トランジスタの特性のばらつきは小さくすることができる。しかし、例えばλ=532nmのグリーンレーザーの場合にはλ/2=266nmであり、結晶の大きさは従来の1μm以下で分布する多結晶膜に比べて小さくなり、移動度は小さくなり、しきい値電圧は大きくなる。薄膜トランジスタの特性としては、ばらつきは減少するもののこれらの特性は従来の半導体膜に比較して劣ることになる。
本発明は上記の問題を解決するためになされたものであり、薄膜トランジスタの特性を向上させながら、その特性のばらつきの増加を抑制することを目的になされたものである。
本発明にかかる半導体膜と薄膜トランジスタは、絶縁基板上に形成された非晶質半導体膜をレーザー光を照射して加熱することにより作成する多結晶半導体膜において、
前記レーザー光の波長をλとすると、単一結晶を構成する結晶粒界の当該レーザー光スキャン方向及び該方向に垂直な方向の間隔がλ/2の整数倍からなり、かつ当該2方向における前記2つの間隔が異なる結晶粒界を含むことを特徴とする半導体膜であり、この半導体膜を用いて作成した薄膜トランジスタである。
前記レーザー光の波長をλとすると、単一結晶を構成する結晶粒界の当該レーザー光スキャン方向及び該方向に垂直な方向の間隔がλ/2の整数倍からなり、かつ当該2方向における前記2つの間隔が異なる結晶粒界を含むことを特徴とする半導体膜であり、この半導体膜を用いて作成した薄膜トランジスタである。
更に上記の半導体膜において、その平均表面粗さRaが3nm以下であることを特徴とする半導体膜及びそれを用いて作成した薄膜トランジスタである。
後述する適切なレーザーの照射エネルギー密度を選択することにより、前記レーザー光の波長をλとすると、半導体膜の結晶粒が、単一結晶を構成する結晶粒界の当該レーザー光のスキャン方向及び該方向に垂直な方向の間隔がλ/2の整数倍からなり、かつ当該2方向における前記2つの間隔が異なる結晶粒界を含むものからなる形状に分布するため、平均の結晶粒のサイズを大きくすることができると共に、最小の結晶粒のサイズがλ/2以上となることで、その半導体膜を用いて作成した薄膜トランジスタにおいて、移動度、閾値電圧等の特性が良好なものが得られ、かつ、これらの特性のばらつきを小さく抑えることができる。
実施の形態1.
図1は本実施の形態1による半導体膜の製造方法を示すものである。ガラス基板、石英基板などからなる絶縁性基板1に半導体膜の下地絶縁膜2を形成する。ここでは例えば20〜60nmの窒化珪素膜と200〜600nmの酸化珪素膜から成る2層膜をCVD(Chemical Vapor Deposition)法により形成している。これら下地絶縁膜は、主にはガラス基板からNaイオンなどの可動イオンが半導体膜へ拡散することを防止する目的で設けたものであり、上記の膜厚に限るものではない。
図1は本実施の形態1による半導体膜の製造方法を示すものである。ガラス基板、石英基板などからなる絶縁性基板1に半導体膜の下地絶縁膜2を形成する。ここでは例えば20〜60nmの窒化珪素膜と200〜600nmの酸化珪素膜から成る2層膜をCVD(Chemical Vapor Deposition)法により形成している。これら下地絶縁膜は、主にはガラス基板からNaイオンなどの可動イオンが半導体膜へ拡散することを防止する目的で設けたものであり、上記の膜厚に限るものではない。
次いで、下地絶縁膜の上に非晶質半導体膜3をCVD法により形成する。本実施の形態では、非晶質半導体膜としてシリコン膜を用いた。また、当該シリコン膜は、30〜100nm、好ましくは60〜80nmの膜厚に成膜する。CVD法にて成膜した非晶質半導体膜は膜中に水素が多量に含有されているため、この水素を低減するための処理として、450℃以上の高温中でアニールしておくことが好ましい。本実施の形態では窒素雰囲気で保持したチャンバ内を480℃程度に加熱し、非晶質半導体膜を成膜した基板を45分間保持した。このような処理を行っておくことにより、非晶質膜を結晶化する際の温度上昇に伴う水素の急激な脱離により、半導体膜表面に水素離脱の跡が残ることによる荒れを抑制することが可能となる。
これら下地絶縁膜および非晶質半導体膜は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましく、このように処理することで、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。
次に、図1(b)において、非晶質半導体膜表面に形成された図示されていない自然酸化膜を除去するために、フッ酸などでエッチング除去した後、非晶質半導体膜3に対して窒素などのガスを吹き付けながらレーザー光4を照射する。この際、レーザー光は所定の光学系(特開2003−287703号公報の実施の形態3参照。例えば、図12に示す光学系)を通して線状のビーム形状に変換された後、当該ビームのラインと垂直方向に一定速度で走査することにより、非晶質半導体膜に照射される。ここでは、吹きつけるガスは、不純物としての酸素の濃度が100ppm以下である窒素ガスを用いた。このときのレーザー光4はQスイッチを用いたパルスYAGレーザーの第2高調波(波長532nm)を用いた。
上記のQスイッチを用いたパルスYAGレーザーの第2高調波は、シリコンに吸収されるが、例えば50mJ程度の高いパルスエネルギーが得られ、パワーも同様に大きいことから、その生産設備化が可能であり、エキシマレーザーと比較すると、消耗部品が少なく維持コストを安くできるメリットがある。ビームスポットの強度分布形状は、スキャン方向は半値幅60μm以上の擬似ガウス分布形状、スキャン方向に垂直な方向はトップ幅100mmのトップフラット分布形状とした。ビームの走査速度はパルスが2μm間隔で照射されるように選択した。
このときのトップフラット部分での照射エネルギー密度を370mJ/cm2とすると、図1(c)に示すように、等しいピッチで結晶粒界6が形成された多結晶半導体膜5が生成される。多結晶半導体膜5は、図2に示すように正方格子状の結晶から構成される。当該正方格子状の結晶ができる値より10mJ/cm2だけ照射エネルギー密度を上げると、正方格子状の結晶は部分的に結合し、図3に示すように粒界のピッチはλ/2とλが混在した膜が得られる。
更に照射エネルギー密度を370mJ/cm2より30mJ/cm2だけ上げると、λ/2×λ/2の格子状の結晶が多数結合して矩形格子状となる結晶が混在する多結晶半導体膜が得られる(例えばλ/2×3λ/2、λ×3λ/2とかの矩形格子状の結晶が混在する)。
結晶粒界部には図1(c)に示すような突起が形成されるが、この高さは図2、3いずれの場合も30nm以下であり、平均表面粗さRaは3nm以下になる。この場合には、上記半導体膜の表面を平坦化処理しなくとも、この半導体膜を用いて薄膜トランジスタを作成した場合、ゲート絶縁膜の耐電圧の低下は見られない。
結晶粒界部には図1(c)に示すような突起が形成されるが、この高さは図2、3いずれの場合も30nm以下であり、平均表面粗さRaは3nm以下になる。この場合には、上記半導体膜の表面を平坦化処理しなくとも、この半導体膜を用いて薄膜トランジスタを作成した場合、ゲート絶縁膜の耐電圧の低下は見られない。
なお、図2に示すような正方格子状の結晶ができるのは以下のような理由と考えられる。すなわち、結晶は溶融したシリコンが固化する際に成長するが、成長した結晶粒は粒界の部分でぶつかり成長が止まる。このとき溶融したシリコン膜は固体に比較して密度が高く、固化する際に膨張する。粒界部は最後に固化する部分であるが、ここにそれまで溶融していたシリコンが集められ、密度の違いに応じで固化の際に***する。この***により、***した部分は次のレーザパルス照射の際に散乱体になり、この結果、散乱光と照射光が干渉することにより、***部からピッチλで照射エネルギー密度が他の部分より強い部分ができる。この部分は固化が最後になるため、粒界になりやすくなる。このような理由で複数回の照射後はピッチλで結晶粒界ができる。このメカニズムについては、例えば非特許文献の「AM-LCD2000」(2000 INTERNATIONAL WORK−SHOP ON ACTIVE−MATRIX LIQUID−CRYSTAL DI−SPLAYS、July12−14、2000、DIGEST OF TECHNIC−AL PAPERS、pp.265-268)に述べられている。
一方、結晶の成長速度と膜の構成(材質と膜厚)で決定される冷却時間の関係から、本実施の形態の条件下では、結晶0.3μm近辺のものができやすいので、λ=532nmのレーザー光においては、λのピッチの中にはもう一個粒界が生成され、λ/2ピッチで結晶が形成される。これが図2で見られる格子状結晶になると推定される。照射エネルギー密度を上述の10〜30mJ/cm2だけ上げると上記ガウス分布のビームの中央から外れた部分で格子状結晶ができるようになり、これが上記ビームの中央部を通過する際に再溶融され、部分的に融合して1つの結晶として成長する。これが、λ/2の整数倍の結晶粒界の間隔になる。
ビームの中央から外れた部分で格子状結晶ができたときに粒界の部分に突起が形成されるため、ビームのピークで結晶が融合しても、この突起の部分が粒界になりやすい。このため、格子状の結晶が融合した形状の結晶ができる。このようにして粒界のピッチが図3に示すようなλ/2の整数倍のサイズになる。このような多結晶膜では、構成する結晶粒の平均粒径はλ/2で等ピッチの格子状結晶の場合より大きくなるが、粒界のピッチの下限はλ/2になる(上述の非特許文献「AM-LCD2000」、pp.265-268を参照)。
実施の形態2.
本発明における実施の形態2では、具体的な薄膜トランジスタの製造方法について説明する。図4は、この発明の実施の形態2における薄膜トランジスタの製造方法を示す図である。これらの図において示される薄膜トランジスタの構造は、絶縁性基板1上に形成された下地絶縁膜2であるSiN膜やSiO2膜上層にあって不純物を含んだ導電性領域であるソース領域45とドレイン領域46、および前記導電性領域に挟まれるようにして形成されるチャネル領域44とを有し、その端部がテーパ−形状に加工された多結晶半導体膜5(本実施の形態ではポリシリコン)と、さらにそれらを覆うようにして多結晶半導体膜に接して広がって形成される絶縁層であるゲート絶縁膜41と、前記チャネル領域と対向してゲート絶縁膜の上に形成されるゲート電極42と、それらを覆うようにして形成される層間絶縁膜47と、当該層間絶縁膜47にあって層間絶縁膜47とゲート絶縁膜41とに設けられたコンタクトホール48と、を介してそれぞれソース領域とドレイン領域と接続するように設けられたソース電極49とドレイン電極50とからなるものである。
本発明における実施の形態2では、具体的な薄膜トランジスタの製造方法について説明する。図4は、この発明の実施の形態2における薄膜トランジスタの製造方法を示す図である。これらの図において示される薄膜トランジスタの構造は、絶縁性基板1上に形成された下地絶縁膜2であるSiN膜やSiO2膜上層にあって不純物を含んだ導電性領域であるソース領域45とドレイン領域46、および前記導電性領域に挟まれるようにして形成されるチャネル領域44とを有し、その端部がテーパ−形状に加工された多結晶半導体膜5(本実施の形態ではポリシリコン)と、さらにそれらを覆うようにして多結晶半導体膜に接して広がって形成される絶縁層であるゲート絶縁膜41と、前記チャネル領域と対向してゲート絶縁膜の上に形成されるゲート電極42と、それらを覆うようにして形成される層間絶縁膜47と、当該層間絶縁膜47にあって層間絶縁膜47とゲート絶縁膜41とに設けられたコンタクトホール48と、を介してそれぞれソース領域とドレイン領域と接続するように設けられたソース電極49とドレイン電極50とからなるものである。
ここで、多結晶半導体膜の端部にはテーパー形状を形成して、ゲート絶縁膜が良好に被覆できるように構成しているので、絶縁破壊等の不良を十分抑制することができ、薄膜トランジスタの信頼性の向上に寄与している。
また、図示しないが、薄膜トランジスタの上部に、ドレイン電極上を(上記コンタクトホール48と同様に)開口した絶縁膜と、ドレイン電極と接続するようにして絶縁膜上に形成される画素電極とを備えた液晶表示装置をなすことも可能である。あるいは、薄膜トランジスタの上部に、ドレイン電極上を開口した平坦化膜と、ドレイン電極と接続するようにして平坦化膜上に形成されるアノード電極と、アノード電極上に形成されるEL層とカソード電極とを備えた有機電界効果型表示装置となすことも可能である。
以下、図4の(a)、(b)、(c)、(d)、(e)、(f)について、順に詳しく説明する。ここで、(a)、(b)、(c)、(d)、(e)、(f)は、薄膜トランジスタの製造方法を段階に分けて表示した図であり、この順に製造される。
まず、図4(a)に示したように、実施の形態1で示した方法によりガラス基板である絶縁性基板1上に下地絶縁膜2および多結晶半導体膜5を形成する。形成した多結晶半導体膜を公知の写真製版法を用いて所望の形状にパターニングして、島状の多結晶半導体膜を形成する。
ここで、上記写真製版法を実施する場合には、多結晶半導体膜5のエッチングによって行うが、このエッチングにはCF4とO2とを混合したガスを用いたドライエッチング法を用いる。当該混合したガスはO2を含有しているために、写真製版で形成したレジストを後退させながらエッチングすることが可能となり、多結晶半導体膜の段差部はテーパー形状を有する構造とすることができる。図4(a)は、この段階を示す図である。
次に、図4(b)に示すように、ゲート絶縁膜41を基板表面全体を覆うように成膜する。ここで、ゲート絶縁膜はCVD法を用いて成膜し、シリコン酸化膜を50〜100nm程度の膜厚として形成する。多結晶半導体膜の結晶界面にある突起高さは5nm以下としており、さらにパターンの端部をテーパー形状としているので、ゲート絶縁膜の被覆性が高く、初期故障を大幅に低減することが可能となる。
次に、図4(c)に示すように、ゲート電極および配線を形成するため、ゲート電極膜42を成膜する。この電極膜は導電性のあるMo、Cr、W、Al、Taやこれらを主成分とする合金膜であればよい。本実施の形態2では、Moを膜厚200〜400nmとして、DCマグネトロンを用いたスパッタリング法により形成する。
次に、図4(d)に示すように、上記成膜したゲート電極膜を公知の写真製版法を用いて所望の形状にパターニングして、ゲート電極43および図示しない配線を形成する。ここで、ゲート電極は、ほぼ等間隔の格子状に整列した多結晶半導体薄膜の結晶粒の整列方向に沿うように形成する。また、ゲート電極のエッチングはリン酸系のエッチング液を用いたウェットエッチング法により行うが、SF6とO2を混合したガスを用いたドライエッチング法により行うことも可能である。
次に、形成した上記ゲート電極をマスクとして多結晶半導体膜のソース領域45及びドレイン領域46に不純物元素を導入する。ここで導入する不純物元素としては、P(リン)やB(ボロン)を用いることができ、Pを導入すればn型のトランジスタを形成することができ、Bを導入すればp型のトランジスタを形成することができる。また、ゲート電極の加工をn型トランジスタ用ゲート電極とp型トランジスタ用ゲート電極の2回に分けて行えば、n型とp型のトランジスタを同一基板上に作り分けることができる。ここで、PやBの不純物元素の導入には、イオンドーピング法を用いて行う。
次に、層間絶縁膜47を基板表面全体を覆うように成膜する。層間絶縁膜はCVD法を用いて成膜し、シリコン酸化膜を500〜1000nm程度の膜厚として形成する。さらに、多結晶半導体膜のソース・ドレイン領域に導入した不純物元素を活性化させる目的で、窒素雰囲気中で450℃に加熱したアニール炉に1時間程度保持する。
次に、図4(e)に示すように、形成したゲート絶縁膜41および層間絶縁膜47を公知の写真製版法を用いて所望の形状にパターニングして、多結晶半導体薄膜のソース領域45及びドレイン領域46に到達するコンタクトホール48を形成する。本実施の形態2では、コンタクトホールのエッチングはCHF3、O2とArの混合ガスを用いたドライエッチング法により行う。
次に、ソース電極49及びドレイン電極50および図示しない配線を形成するための導電膜を成膜する。導電膜はMo、Cr、W、Al、Taやこれらを主成分とする合金膜であればよく、これらを積層させた多層構造としてもよい。本実施の形態2では、Mo/Al/Moを積層させた構造とし、膜厚はAl膜が200〜400nm、Al下層のMo膜および上層のMo膜が50〜150nmとして、DCマグネトロンを用いたスパッタリング法により形成する。
次に、図4(f)に示すように、形成した導電膜を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極49及びドレイン電極50および図示しない配線を形成する。ここで、ソース電極49及びドレイン電極50および図示しない配線を形成するためのエッチングはSF6とO2の混合ガスおよびCl2とArの混合ガスを用いたドライエッチング法により行う。
このようにして、n型薄膜トランジスタ、p型薄膜トランジスタが形成される。
以上により、結晶粒界のピッチがλ/2の整数倍となる多結晶半導体からなる薄膜トランジスタが作成される。この薄膜トランジスタの移動度、閾値電圧等の特性は図2に示すような正方格子状の場合に比較して、これが部分的に融合した図3や、更に大部分が融合した膜の方が良好な値が得られる。またこれらの特性の相対ばらつきについて言えば、チャネル長が例えば5μmの場合には、図3に示すように結晶粒が部分的に融合した場合、融合が更に進んだ場合においても、図2に示した正方格子状の結晶に比較して、移動度、閾値電圧の標準偏差/平均値に有意な増加がみられず、λ/2で配列した結晶粒からなる多結晶膜の薄膜トランジスタと同等のものが得られる効果がある。
1 絶縁性基板、2 下地絶縁膜、3 非晶質半導体膜、4 レーザー光、5 多結晶半導体膜、6 結晶粒界部突起、21 結晶粒、31 結晶粒。
Claims (8)
- 絶縁基板上に形成された非晶質半導体膜を、レーザー光を照射して加熱することにより作成する多結晶半導体膜において、
前記レーザー光の波長をλとすると、単一結晶を構成する結晶粒界の当該レーザー光のスキャン方向及び該方向に垂直な方向の間隔がλ/2の整数倍からなり、かつ当該2方向における前記2つの間隔が異なる結晶粒界を含むことを特徴とする半導体膜。 - レーザー光がYAGレーザーの第2高調波から構成されることを特徴とする請求項1に記載の半導体膜。
- 平均表面粗さRaが3nm以下であることを特徴とする請求項1あるいは2に記載の半導体膜。
- 半導体膜はシリコンであることを特徴とする請求項1〜3のいずれか1項に記載の半導体膜。
- 絶縁基板上に形成された非晶質半導体膜を、レーザー光を照射して加熱することにより作成する多結晶半導体膜において、
前記レーザー光の波長をλとすると、単一結晶を構成する結晶粒界の当該レーザー光のスキャン方向及び該方向に垂直な方向の間隔がλ/2の整数倍からなり、当該2方向における前記2つの間隔が異なる結晶粒界を含むことを特徴とする半導体膜を用いて作成した薄膜トランジスタ。 - レーザー光がYAGレーザーの第2高調波から構成されることを特徴とする請求項1に記載の半導体膜を用いて作成した薄膜トランジスタ。
- 平均表面粗さRaが3nm以下であることを特徴とする請求項1あるいは2に記載の半導体膜を用いて作成した薄膜トランジスタ。
- 半導体膜はシリコンであることを特徴とする請求項1〜3のいずれか1項に記載の半導体膜を用いて作成した薄膜トランジスタ。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1174198A (ja) * | 1997-08-29 | 1999-03-16 | Sharp Corp | 半導体薄膜およびその製造方法および薄膜半導体装置 |
JP2000260731A (ja) * | 1999-03-10 | 2000-09-22 | Mitsubishi Electric Corp | レーザ熱処理方法、レーザ熱処理装置および半導体デバイス |
JP2004207298A (ja) * | 2002-12-24 | 2004-07-22 | Sharp Corp | 半導体装置およびその製造方法 |
JP2005064487A (ja) * | 2003-07-31 | 2005-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2005166768A (ja) * | 2003-12-01 | 2005-06-23 | Advanced Display Inc | レーザーアニール装置及び薄膜トランジスタ製造方法 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1174198A (ja) * | 1997-08-29 | 1999-03-16 | Sharp Corp | 半導体薄膜およびその製造方法および薄膜半導体装置 |
JP2000260731A (ja) * | 1999-03-10 | 2000-09-22 | Mitsubishi Electric Corp | レーザ熱処理方法、レーザ熱処理装置および半導体デバイス |
JP2004207298A (ja) * | 2002-12-24 | 2004-07-22 | Sharp Corp | 半導体装置およびその製造方法 |
JP2005064487A (ja) * | 2003-07-31 | 2005-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2005166768A (ja) * | 2003-12-01 | 2005-06-23 | Advanced Display Inc | レーザーアニール装置及び薄膜トランジスタ製造方法 |
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