JP2008125191A - 電気接続箱 - Google Patents

Abstract

【課題】部品点数抑制及び小型化を実現しつつ適切にサージ対策を講じうる構成を提供する。
【解決手段】電気接続箱１００には、基板１０４と、オルタネータ２００に電気的に接続されるバスバー１０２を有する電源ライン１１１が設けられている。電源ライン１１１には、複数の分岐ライン１１２が接続されており、各分岐ライン１１２にはヒューズ装置１０がそれぞれ設けられている。ヒューズ装置１０は、各電装品に対する電力供給及び非供給を切り換え可能な半導体スイッチと、分岐ライン１１２の所定の異常電流状態を検出する状態検出手段と、状態検出手段によって所定の異常電流状態が検出された場合に半導体スイッチを遮断動作させる制御手段とを備えている。このような構成において、電源ライン１１１には、当該電力供給ライン１１１にて発生するサージを吸収するサージ吸収素子が接続されている。
【選択図】図３

Description

本発明は、電気接続箱に関する。

従来より、車両用電気部品の分野では、各種サージ対策が講じられている。特に、オルタネータからの電力供給系では、オルタネータに接続されたバッテリや電気負荷が急に解放されて無負荷に近い状態となった場合に発電動作の継続によりロードダンプサージとも称される異常高電圧が発生するため、このようなサージによって各種電装品が破損しないように適切な対策が求められている。サージ対策に関する技術としては例えば特許文献１のようなものがある。
特開昭６０−２００７２８号公報

上記特許文献１の技術では、オルタネータ内にサージ吸収用のダイオードペアを複数設けてオルタネータから発生するサージを抑制している。しかしながら、この構成では、複数のダイオードペアを設けるため、部品点数やコストが大きくなりやすい。また、オルタネータ内にサージ吸収用素子の配置スペースを確保する必要があるため、オルタネータの大型化、部品点数増大を招く懸念がある。

本発明は上記のような事情に基づいて完成されたものであって、部品点数抑制及び小型化を実現しつつ適切にサージ対策を講じうる構成を提供することを目的とする。

上記の目的を達成するための手段として、請求項１の発明にかかる電気接続箱は、
基板と、
オルタネータからの電力供給を受けるバスバーが前記基板に装着されてなる電源ラインと、
前記基板において前記電源ラインから分岐する形態で配され、それぞれ電装品に対して電力供給する複数の分岐ラインと、
前記複数の分岐ラインにそれぞれ配される複数のヒューズ装置と、
を備え、
前記ヒューズ装置は、
前記電装品に対する電力供給及び非供給を切り換えるように前記分岐ラインに接続される半導体スイッチと、
前記分岐ラインの所定の異常電流状態を検出する状態検出手段と、
前記状態検出手段によって前記所定の異常電流状態が検出された場合に前記半導体スイッチを遮断動作させる制御手段と、
を有し、
さらに、前記電源ラインのサージを吸収するサージ吸収素子が、前記電源ラインに接続されかつ前記基板に実装される形態で設けられていることを特徴とする。

請求項２の発明は、請求項１に記載の電気接続箱において、
前記サージ吸収素子は、一端が前記電力供給ラインに電気的に接続され、他端が接地ラインに電気的に接続されるツェナーダイオードを有してなることを特徴とする。

＜請求項１の発明＞
請求項１の発明によれば、電源ラインのサージを吸収するサージ吸収素子を、電気接続箱内の基板に実装する形態で設けているため、オルタネータ内に特別なサージ吸収素子を設けずとも半導体スイッチや電装品を効果的に保護することができる。また、各半導体スイッチの上流側（オルタネータ側）に設けられる共通の電源ラインにサージ吸収素子を接続する構成としたため、電装品への各経路毎にサージ吸収素子を設ける必要がなく、部品点数削減及び小型化を効果的に図ることができる。

＜請求項２の発明＞
請求項２の発明によれば、複雑な構成を用いることなく簡易かつ好適に電源ラインのサージを吸収できる。

本発明の一実施形態を図１ないし図９を参照しつつ説明する。
（１）全体構成
図１は、本発明の実施形態１に係る電気接続箱の一例について一部を省略して示す平面図である。図２は、図１の電気接続箱をＡ−Ａ位置で切断した断面図である。図３は、図１の電気接続箱の電気的構成を概略的に例示するブロック図である。

本実施形態の電気接続箱１００は、図１及び図２に示すように、回路構成体１０１と、この回路構成体１０１を収容するケース１２０とを備えている。このケース１２０は、第１ケース体１２１と第２ケース体１２２とからなり、これらによって回路構成体１０１を構成する基板１０４及び各種電子部品が包囲されている。

回路構成体１０１は、基板１０４と、この基板１０４に装着されるバスバー１０２と、基板１０４に実装される各種電子部品（後述）を有してなる。このうち、基板１０４は、略長方形状に形成されており、一方の板面側が第２ケース体１２２に支持された状態でこの第２ケース体１２２にねじ部材１１５によって固定されている。また、この基板１０４の表裏両面には所定のパターンで導電路（詳細には図示せず）が形成されている。

バスバー２０は、導電性に優れた金属板を打ち抜いて形成され、所定の導電路を構成すると共に、基板１０４に形成されたパターンに電気的に接続されている。このバスバー２０は、基板１０４の実装面側において板面に対してほぼ直交する方向に突出する第１突出部１０２Ａと、基板１０４の板面に対してほぼ直交する方向かつ第１突出部１０２とは同じ側（基板１０４の実装面側）に突出する複数（図１では６つ）の第２突出部１０２Ｂを備えており、これら第１突出部１０２Ａと複数の第２突出部１０２Ｂは、これらの突出側に対して基板１０４を挟んだ反対側（実装面とは反対側）で接続され一体的に形成されている。第１突出部１０２はオルタネータ２００（図３）に電気的に接続された図示しない外部導電路に接続されている。また、第２突出部１０２Ｂはそれぞれ後述のヒューズ装置１０に電気的に接続されている。

なお、回路構成体１０１の一端側にはコネクタ１３０が設けられている。このコネクタ１３０は、コネクタハウジング１３３と、一端が基板１０４に取り付けられ他端がコネクタハウジング１３３内に配される端子１３１とが設けられている。

次に、電気接続箱１００の電気的構成について説明する。上述したように、電気接続箱１００には、オルタネータ２００からの電力供給を受けるバスバー１０２が設けられ、このバスバー１０２の一部によって電源ライン１１１が構成されている。具体的には、図１ないし図３のように、バスバー１０２の第１突出部１０２Ａの一端部によって構成される端子１１８と、バスバー１０２における複数の第２突出部１０２Ｂの基端部に設けられた分岐部１１７との間が電源ライン１１１として構成されている。なお、図１の例では、バスバー１０２における基板１０４の実装面とは反対側に設けられた長手状部分が分岐部１１７に相当しており、図３では、この分岐部１１７を回路上の分岐点として示している。

また、図３に示すように、基板１０４において電源ライン１１１から分岐する形態で複数（図３では６つ）の分岐ライン１１２が配されている。分岐ライン１１２は、バスバー１０２の第２突出部１０２Ｂと、各第２突出部１０２Ｂとヒューズ装置１０とを導通させるようにそれぞれ基板１０４に形成された配線パターン（図１で図示略）とによって構成されており、それぞれ負荷５０（負荷５０は電装品の一例に相当する）に対して電力供給するラインとして構成されている。

複数の分岐ライン１１２にはそれぞれヒューズ装置１０が接続されている。各ヒューズ装置１０は、負荷５０（電装品）に対する電力供給及び非供給を切り換えるように分岐ライン１１２に接続されるパワーＭＯＳＦＥＴ１５（図４：後述）（パワーＭＯＳＦＥＴ１５は、半導体スイッチの一例に相当する）と、分岐ライン１１２の所定の異常電流状態を検出する状態検出手段と、状態検出手段によって所定の異常電流状態が検出された場合にパワーＭＯＳＦＥＴ１５（半導体スイッチ）を遮断動作させる制御手段とを有している。なお、状態検出手段及び制御手段の具体的構成は後述する。

本発明では、このような構成において、電源ライン１１１のサージを吸収するサージ吸収素子１０８が、ダイオード１０６を介して電源ライン１１１に接続されかつ基板１０４に実装される形態で設けられている。このサージ吸収素子１０８は、一端がダイオード１０６を介して電力供給ライン１１３に電気的に接続され、他端が接地ラインに電気的に接続されるツェナーダイオードによって構成されている。

より具体的には、バスバー１０２における外部導電路との接続部（即ち端子１１８）と分岐部１１７との間の位置１１９からサージ吸収用の導電路１１３が分岐しており、この導電路１１３にダイオード１０６のアノードが接続されている。またダイオード１０６のカソードにはサージ吸収素子（即ちツェナーダイオード）１０８のカソードが接続され、このサージ吸収素子１０８のアノードは接地されている。

この構成では、たとえば、オルタネータに接続されたバッテリや電気負荷が急に解放されてロードダンプサージが発生しても、サージ吸収素子１０８の作用により位置１１９の電圧レベルが一定レベル以上上昇しないようになる。従って、下流側のヒューズ装置１０や負荷５０（電装品）に異常高電圧が供給されず、各種電気部品を効果的に保護できる。

特に、本実施形態の構成では、電源ライン１１１のサージを吸収するサージ吸収素子１０８を、電気接続箱内の基板１０４に実装する形態で設けているため、オルタネータ２００内に特別なサージ吸収素子を設けずとも半導体スイッチや電装品を効果的に保護することができる。また、各半導体スイッチの上流側（オルタネータ側）に設けられる共通の電源ライン１１１にサージ吸収素子１０８を接続する構成としたため、電装品への各経路毎にサージ吸収素子を設ける必要がなく、部品点数削減及び小型化を効果的に図ることができる。

また、サージ吸収素子１０８をツェナーダイオードによって構成しているため、複雑な構成を用いることなく簡易かつ好適に電源ラインのサージを吸収できる。

（２）ヒューズ装置の構成
図４は、実施形態１の電気接続箱１００に用いられるヒューズ装置１０を主として示すブロック図である。同図に示すように、ヒューズ装置１０は、定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を直接又は間接的にパワーＭＯＳＦＥＴ１５の制御入力端子（ゲート端子Ｇ）に与えることで、このパワーＭＯＳＦＥＴ１５の出力側に連なる車両用電源６０（以下、単に電源６０とも称する）から負荷５０への電力供給を制御するように構成されている。なお、本実施形態では、ヒューズ装置１０は図示しない車両に搭載され、負荷５０として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの電装品を駆動制御するために使用される。このヒューズ装置１０は、入力端子Ｐ１において、操作スイッチ５２及び抵抗（図５：図３、図４では図示略）が接続される構成をなし、操作スイッチ５２がＯＮとなることで動作するようになっている。

図４に示すように、信号Ｓ１は入力端子Ｐ１に接続された入力インターフェース４５に入力されるようになっており、このＳ１の入力に応じてＦＥＴ４７がオン状態となり、保護用論理回路４０が通電される構成をなしている。保護用論理回路４０にはチャージポンプ回路４１とターンオフ回路４２がそれぞれ接続されており、さらに過電流検知回路１３、過温度検出回路４８もそれぞれ接続されている。

チャージポンプ回路４１は、パワーＭＯＳＦＥＴ１５に接続されており、チャージポンプ回路４１とパワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間には、過電流検出回路１３からのライン（具体的には、後述するセンスＭＯＳＦＥＴ１６のゲート端子Ｇからのライン（図５参照））が接続されている。また、チャージポンプ回路４１とパワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間のラインにおける過電流検知回路１３との接続点と、パワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間には、ターンオフ回路４２からのラインが接続されている。また、ターンオフ回路４２は、パワーＭＯＳＦＥＴ１５のドレイン電源端子Ｄとソース端子Ｓにもそれぞれ接続されている。なお、図４において図示は省略しているが、図５のように半導体スイッチ部１１の出力端子Ｐ３と外部端子Ｐ４の間には外付け抵抗１２が接続され、外部端子Ｐ４と入力端子Ｐ１の間には第２外付け抵抗１４が接続されている。なお、これらの端子の詳細については後述する。

次に、過電流検知回路１３について説明する。図５は、ヒューズ装置１０の過電流検知回路１３を主として示す回路図である。なお、図５では、図４の一部構成を省略している。同図に示すように、ヒューズ装置１０は、パワーＭＯＳＦＥＴ１５（パワーＭＯＳＦＥＴ１５は、半導体スイッチの一例に相当する）と、パワーＭＯＳＦＥＴ１５の電流量に応じたセンス電流が流れるセンスＭＯＳＦＥＴ１６と、パワーＭＯＳＦＥＴ１５に流れる電流の異常検出を行う後述の過電流検知回路１３とがワンチップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容された形態にて半導体スイッチ部１１が構成されている。

パワーＭＯＳＦＥＴ１５は、ドレイン端子Ｄが電源端子Ｐ２に接続され、ソース端子Ｓが出力端子Ｐ３に接続されている。センスＭＯＳＦＥＴ１６は、ゲート端子Ｇ及びドレイン端子ＤがパワーＭＯＳＦＥＴ１５のゲート端子Ｇ及びドレイン端子Ｄと共通接続されている。また、パワーＭＯＳＦＥＴ１５のソース端子Ｓ及びセンスＭＯＳＦＥＴ１６のソース端子Ｓは、オペアンプ１８の各入力端子にそれぞれ接続されており、互いに同電位に保たれるように構成されている。オペアンプ１８の出力側には、ＦＥＴ２０のゲート端子が接続されている。これらパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、スイッチ５２がＯＮとなって入力端子Ｐ１から入力信号Ｓ１が入力されることを条件としてＯＮするように構成されている。

半導体スイッチ部１１の外部には、外付け抵抗１２が設けられており、この外付け抵抗１２は、一端が半導体スイッチ部１１の出力端子Ｐ３（パワーＭＯＳＦＥＴ１５のソース端子Ｓが接続される端子）に接続され、他端が、半導体スイッチ部１１の外部端子Ｐ４と接続されている。外付け抵抗１２は、一端の接続点（即ち、パワーＭＯＳＦＥＴのソース端子Ｓ）の電圧レベルＶｓに応じた電流を、外部端子Ｐ４を通して流すように構成されている。

また、半導体スイッチ部１１の外部には、後述の定電圧手段と外部端子Ｐ４との間に接続される第２外付け抵抗１４が設けられており、定電圧手段の電圧レベルに応じて第２外付け抵抗１４を電流Ｉｒｂが流れるようになっている。この電流Ｉｒｂと外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒに応じて、過電流検知回路１３で閾値電流Ｉａ、Ｉｂ（後述）が生成されるようになっている。

半導体スイッチ部１１の内部には、入力端子Ｐ１と接続されるツェナーダイオード３８が設けられている。このツェナーダイオード３８は、図４に示す入力インターフェース４５の一部を構成している。本実施形態では、入力の論理は正論理とされており、入力端子Ｐ１は、入力信号Ｓ１がアクティブのときに一定電圧に保たれるように構成されている。即ち、本実施形態では、電源と抵抗５４とツェナーダイオード３８によって定電圧手段が構成されている。第２外付け抵抗１４は、このように一定電圧に設定される入力端子Ｐ１に一端が接続され、他端が外部端子Ｐ４に接続されており、この第２外付け抵抗１４を、一定電流Ｉｒｂが流れるようになっている。つまり、外部端子Ｐ４には、一定電流Ｉｒｂと外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒが流れることとなる。

一方、過電流検知回路１３は、外部端子Ｐ４に接続されており、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧レベルＶｓに応じて外付け抵抗１２を通して流れる電流Ｉｒｓと、外付け抵抗１２とは異なる経路からの定電流（即ち、電流Ｉｒｂ）との加算電流Ｉｒに基づいて閾値電流Ｉａ、Ｉｂ（後述）を設定し、この閾値電流Ｉａ、Ｉｂをセンス電流Ｉｓと比較することに基づいて異常信号ＯＣ、ＳＣ（後述）を出力することとなる。なお、電流Ｉｒｓは、外付け抵抗１２の抵抗値Ｒｓに対するパワーＭＯＳＦＥＴ１５のソース端子レベルＶｓの割合Ｖｓ／Ｒｓに応じて定まる値であり、ソース端子レベルＶｓが増加するとＩｒｓも増加し、Ｖｓが減少するとＩｒｓも減少するようになっている（即ち、ソース端子レベルＶｓの増減に応じてＩｒｓも増減するようになっている）。

過電流検知回路１３においては、ＦＥＴ２４、ＦＥＴ２６によって電流検出回路の一例に相当するカレントミラー回路が構成されるため、センス電流Ｉｓと同レベルのミラー電流Ｉｓ’が流れ、ＦＥＴ２８、ＦＥＴ３０、及びＦＥＴ３４により同じく電流検出回路の一例に相当するカレントミラー回路が構成され、ミラー電流Ｉｓ’と同レベルのミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れるように構成されている。即ち、センス電流Ｉｓと同レベルのミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れることとなる。そして、これらミラー電流Ｉｓ”を後述する閾値電流Ｉａ、Ｉｂと比較することによって異常検出を行う。

また、過電流検知回路１３は、外部端子Ｐ４に接続されており、外部端子Ｐ４を通して流れる電流Ｉｒに応じた閾値電流Ｉａ、Ｉｂと、センス電流Ｉｓ（詳しくは、センス電流Ｉｓのミラー電流Ｉｓ”）とを比較することに基づき異常信号を出力する構成をなしている。具体的には、ＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６によりカレントミラー回路が構成されており、外部端子Ｐ４を通して流れる電流Ｉｒと同レベル、又は、電流Ｉｒと比例するレベルの第１閾値電流Ｉａ及び第２閾値電流ＩｂがＦＥＴ３２、ＦＥＴ３６にそれぞれ流れるように構成されている。ＦＥＴ３２とＦＥＴ３６は、互いにチャネル幅が異なるように設定されており、一定比率の電流が流れるように構成されている。本実施形態では、外部端子Ｉｒを流れる電流と同じレベルの第２閾値電流Ｉｂが流れ、第２閾値電流Ｉｂに対して一定割合（例えばＩｂの５／８程度）の第１閾値電流Ｉａが流れるようにＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６が構成されている。なお、ＩｂとＩａの比率は一定であればよく、構成や環境に応じて適切に定めることができる。

過電流検知回路１３は、第１異常状態を検出する第１異常検出部（即ち、ＦＥＴ３０、ＦＥＴ３２、検出ライン３１によって構成される部分）と、第２異常状態を検出する第２異常検出部（即ち、ＦＥＴ３４、ＦＥＴ３６、検出ライン３５によって構成される部分）とを有している。なお、これら第１異常検出部及び第２異常検出部と、ＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６によって構成されるカレントミラー回路が異常検出回路の一例に相当している。

第１異常検出部では、電流Ｉｒｓと電流Ｉｒｂとの加算電流Ｉｒに比例した第１閾値電流Ｉａが設定され、、この第１閾値電流Ｉａとセンス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）と比較し、センス電流Ｉｓが第１閾値電流Ｉａを上回る場合（即ち、ミラー電流Ｉｓ”が第１閾値電流Ｉａを超える場合）に、検出ライン３１から第１異常信号ＯＣを出力する。この第１異常信号ＯＣは、過電流状態を示す信号として用いられる。

第２異常検出部では、電流Ｉｒｓと電流Ｉｒｂとの加算電流Ｉｒと同レベルの閾値電流Ｉｂが設定され、この第２閾値電流Ｉｂとセンス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）とを比較し、センス電流Ｉｓが第２閾値電流Ｉｂを上回る場合（即ち、ミラー電流Ｉｓ”が第２閾値電流Ｉｂを超える場合）に、検出ライン３５から第２異常信号ＳＣを出力する。この第２異常信号ＳＣは、短絡状態を示す信号（換言すれば、第１異常状態よりも大きな電流が流れた状態を示す信号）として用いられる。

なお、上述の第１異常信号ＯＣ及び第２異常信号ＳＣは保護用論理回路４０に並列に入力されるように構成されており、後述の保護動作がなされるようになっている。また、これら第１異常信号ＯＣ及び第２異常信号ＳＣはＯＲ回路４９にも入力されるようになっており、これら第１異常信号ＯＣ及び第２異常信号ＳＣ、或いは過温度検知回路からの温度異常を示す第３異常信号ＯＴのいずれかの信号が入力された場合には、ＦＥＴ４６がオンされ、プルアップ抵抗５４を利用して外部回路（例えば警告ランプ等）に異常を示す信号が出力される。

（３）閾値設定
次に、閾値電流の設定について説明する。
図６は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓと、センスＭＯＳＦＥＴ１６に流れるセンス電流Ｉｓとの関係、及び閾値電流Ｉｂを示す図である。横軸は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、そのドレイン−ソース間電圧Ｖｄｓに応じてセンスＭＯＳＦＥＴ１６を流れるセンス電流Ｉｓを示している。

負荷が正常状態の場合パワーＭＯＳＦＥＴ１５がオンした際の、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの安定点は、負荷線Ｌ１とオン抵抗線Ｌ２との交点Ａとなる。即ち、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの値は、パワーＭＯＳＦＥＴ１５のオン状態が維持されるのに伴って、点Ｂ（Ｖｓ（パワーＭＯＳＦＥＴ１５のソース電圧）＝０、Ｉｄ（パワーＭＯＳＦＥＴ１５のドレイン電流）＝０の状態）から、負荷線Ｌ１に沿って変化し、安定点（交点Ａ）に到達した時点で安定するのが理想的である。

しかしながら、負荷が短絡しているなどの異常事態が発生している場合、起動時に点Ｂから出発しても、その負荷５０での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓはほとんど上昇しない。即ち、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧があまり変化しない状態で、パワーＭＯＳＦＥＴ１５を流れる電流Ｉｄが急激に上昇してしまい、対応して、線Ｌ３に示すようにセンス電流Ｉｓが点Ｂから出発して急激に上昇することとなる。

即ち、ソース電圧Ｖｓが低く、ドレイン−ソース間電圧Ｖｄｓが高いときに電流Ｉｄが急上昇してしまうこととなるが、本実施形態に係るヒューズ装置１０では、このような電流Ｉｄの異常上昇を速やかに防止するため、電流Ｉｄに対し一定比率で流れるセンス電流Ｉｓを閾値電流Ｉａ、Ｉｂと比較して異常検出を行う構成とし、さらに、ソース電圧Ｖｓが低いときには、それに応じて閾値電流Ｉａ、Ｉｂを低く設定するようにして閾値設定の適正化を図っている。そして、Ｉｓが閾値電流Ｉａ、Ｉｂを上回ることを条件として保護回路４０にて遮断動作を行うようにしている。なお、保護回路４０による遮断動作については後述する。

閾値電流Ｉａ、Ｉｂは、上述したように、第２外付け抵抗１４を流れる定電流Ｉｒｂと、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓに応じて外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒに応じて、ＦＥＴ２２，ＦＥＴ３２、ＦＥＴ３６によるカレントミラー回路により生成される。このうち、第２閾値電流Ｉｂが、電流Ｉｒと同レベルの電流となるように、ＦＥＴ２２、ＦＥＴ３６が構成されており、電流Ｉｒ（即ち、第２閾値電流Ｉｂ）とドレイン−ソース間電圧Ｖｄｓとの関係は図６の線Ｌ４のように示される。図６に示すように、電流Ｉｒとドレイン−ソース間電圧Ｖｄｓとの関係を示す線Ｌ４は、所定領域においてＬ１の勾配と同勾配とされている。

第２閾値電流Ｉｂは、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減する電流とされている。即ち、ソース端子Ｓの電圧Ｖｓのレベルが低い状態ではそれに応じた低い閾値電流Ｉｂが設定され、Ｖｓが高い場合には、それに応じた高い閾値電流が設定されるようになっている。したがって、閾値電流を一定値とする場合と比較して閾値電流を最適化できる。即ち、Ｖｄｓが大きくなるに従って閾値電流に達するまでの時間が短くなり、迅速かつパワーＭＯＳＦＥＴ１５での電力損失が小さい状態での遮断が可能となる。

本実施形態では、最大負荷時におけるセンス電流Ｉｓの通常時（異常状態が発生していない場合）の負荷線Ｌ１を、Ｉｓ＝ｍ・Ｖｄｓ＋ｎ（ただし、ｍ、ｎは定数）で表した場合、第２閾値電流Ｉｂは、領域Ｃにおいて、Ｉｂ＝ｍ・Ｖｄｓ＋ｓ（ただし、ｓは定数）と設定される。領域ＤにおいてＩｂ＝ｓ（ただしｓは定数）と設定される。また、Ｉｂの勾配は、Ｖｓ／Ｒｓで定められるため、外付け抵抗１２の抵抗値Ｒｓを調整することにより、負荷線Ｌ１の勾配と閾値電流のラインＬ４の勾配を領域Ｃにおいて同一とすることができる。また、バイアス電流Ｉｒｂは、第２外付け抵抗１４の抵抗値Ｒｂを調整することにより設定できる。

大部分の領域Ｃにおいて勾配がほぼ同一とされ、領域Ｄにおいて適切な閾値電流が定められることで、短絡が生じたとしても、センス電流Ｉｓは、時間を要することなく即座に閾値電流Ｉｂに達することとなり、効果的な保護が図られることとなる。即ち、仮に閾値電流を一定レベルに設定する場合、短絡発生からセンス電流Ｉｓが閾値電流に達するまでに時間がかかるため、その間、保護が図られず、悪影響が懸念されるが、本実施形態では、状態に応じた閾値電流が設定されるため、迅速で適切な保護が図られることとなる。

なお、図６では、第２閾値電流Ｉｂの設定方法について詳細に説明したが、第１閾値電流Ｉａも同様に設定されることとなる。なお、第１閾値電流Ｉａは第２閾値電流Ｉｂに対して所定割合となる電流であるため、第１閾値電流Ｉａを示すラインはそのようなラインとなる。

本実施形態では、閾値設定用の抵抗が半導体スイッチ部１１の内部ではなく、半導体スイッチ部１１の外部に外付け抵抗１２、１４として設けられるため、図６の破線Ｌ４にてばらつき幅が例示されるように、製造過程に起因する抵抗値のばらつきが抑えられ、閾値電流Ｉａ、Ｉｂを精度高く設定でき、ひいては、異常検出を高精度に行うことができる。また、このように閾値電流Ｉａ、Ｉｂが精度高く設定される一方で、カレントミラー回路によってセンス電流Ｉｓを精度高く反映したばらつきの少ないミラー電流Ｉｓ”が生成され（破線Ｌ１にて示されるばらつき幅を参照）、これが閾値電流Ｉａ、Ｉｂと比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。そして、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減するように閾値電流Ｉａ、Ｉｂを設定できるため（より詳しくは、大部分の領域において、閾値電流のラインＬ４が負荷線Ｌ１の勾配とほぼ同勾配となるように設定され、それ以外の領域についても、適切な閾値電流が定められるため）、全ての領域において一律に一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。

（４）保護用論理回路
図７には、前述の制御信号Ｓ１を受けることで起動する保護用論理回路４０の構成が示されている。この保護用論理回路４０は、正常時には、チャージポンプ回路４１を駆動させ、このチャージポンプ回路４１は昇圧した電圧をパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路４０は、上記第１異常信号ＯＣ、第２異常信号ＳＣを受けた異常検出時には、チャージポンプ回路４１をオフさせるとともに、ターンオフ回路４２を駆動させる制御信号Ｓ４を出力し、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を放電し、遮断動作させるように動作する。

保護用論理回路４０は、オシュレータ７２（ＯＳＣ）、Ｎｂｉｔカウンタ回路７０、Ｍｂｉｔカウンタ回路７１、ＮＯＲ回路７６及びＡＮＤ回路７７等を含んで構成されている。このうち、ＮＯＲ回路７６には、第１異常信号ＯＣ、第２異常信号ＳＣが入力される。そして、このＮＯＲ回路７６からの信号Ｓ５と、Ｎｂｉｔカウンタ回路７０からそのカウンタが初期値（Ｎ＝０）のときに出力される信号Ｓ６とがＡＮＤ回路７７に入力され、このＡＮＤ回路７７からのリセット信号ＲＳＴ３がオシュレータ７２及びＮｂｉｔカウンタ回路７０に与えられて初期化されるようになっている。

このような構成により、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ又は第２異常信号ＳＣを受ける前は、リセット状態で待機する。そして、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、第１異常信号ＯＣ又は第２異常信号ＳＣを受けたときにリセット状態が解除され、Ｎｂｉｔカウンタ回路７０がオシュレータ７２の発振周波数に応じたタイミングでＮｂｉｔ分の時間（本実施形態では例えば１０ｍｓ）のカウントを開始し、Ｎｂｉｔ分カウントした後にリセットされ再びＮｂｉｔ分のカウントを開始する。また、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ及び第２異常信号ＳＣのいずれも受けておらず、かつ、Ｎｂｉｔカウンタ回路７０のカウンタがゼロになっているときにリセットされるようになっている。従って、Ｎｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ又は第２異常信号ＳＣを一旦受けると、その後、再度第１異常信号ＯＣ又は第２異常信号ＳＣを受けるかどうかにかかわらず、Ｎｂｉｔ分カウントアップするまでカウントを継続する。

また、Ｎｂｉｔカウンタ回路７０は、ｋ（＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば５００μｓ）したときに出力信号Ｓ８を出力する。そして、ＡＮＤ回路７９は、この出力信号Ｓ８と、第２異常信号ＳＣとが与えられるようになっている。要するに、ＡＮＤ回路７９は、保護用論理回路４０に第２異常信号ＳＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｋ（＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ９を出力するのである。
更に、Ｎｂｉｔカウンタ回路７０は、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば２ｍｓ）したときに出力信号Ｓ２を出力する。そして、ＡＮＤ回路７８は、この出力信号Ｓ２と、第１異常信号ＯＣとが与えられるようになっている。要するに、ＡＮＤ回路７８は、保護用論理回路４０に第１異常信号ＯＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ７を出力するのである。

Ｍｂｉｔカウンタ回路７１は、Ｎｂｉｔカウンタ回路７０がオーバフロー（Ｎｂｉｔ分カウントアップ）した回数をＭｂｉｔ分カウントするものである。そして、Ｍｂｉｔカウンタ回路７１は、例えば、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）にリセット信号ＲＳＴ２を受けてカウンタがリセットされ、常にはローレベルの出力信号Ｓ３を出力し、オーバフロー（Ｍｂｉｔ分カウントアップ）したときに反転したハイレベルの出力信号Ｓ３を出力するように動作する。つまり、Ｍｂｉｔカウンタ回路７１は、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）のリセット信号ＲＳＴ２を受けたときのみカウンタがリセットされるようになっている。

また、保護用論理回路４０は、チャージポンプ回路４１、ターンオフ回路４２に制御信号Ｓ４を与えてオンオフ動作させる、ラッチ回路としてのＲＳ−ＦＦ７４（ＲＳフリップフロップ）を有している。このＲＳ−ＦＦ７４は、セット端子ＳにＯＲ回路７３からのセット信号ＳＥＴが入力され、リセット端子Ｒにリセット信号ＲＳＴ１が入力され、出力端子Ｑにチャージポンプ回路４１及びターンオフ回路４２のそれぞれ入力端子が接続されている。

ＲＳ−ＦＦ７４は、リセット状態で出力端子Ｑからローレベルの制御信号Ｓ４を出力してチャージポンプ回路４１をオンしターンオフ回路４２をオフすることにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、チャージポンプ回路４１からの昇圧された電圧信号を受けて通電状態となる。そして、このリセット状態でセット信号ＳＥＴが入力されることでチャージポンプ回路４１がオフしターンオフ回路４２がオンし、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、各ゲートーソース間の電荷が放電され遮断動作に切り替わり、オフする。

ＯＲ回路７３は、上記ＡＮＤ回路７８からの出力信号Ｓ７が入力されるとともに、ＡＮＤ回路７９からの出力信号Ｓ９が入力される。従って、ＯＲ回路７３は、過電流状態の検出（第１異常信号ＯＣ出力）時から２ｍｓ経過後、又は、短絡状態の検出（第２異常信号ＳＣ出力）時から５００μｓ経過後に、ＲＳ−ＦＦ７４にセット信号ＳＥＴを与える。

また、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からの出力信号Ｓ３を反転した信号が入力されるとともに、リセット信号ＲＳＴ１が入力される。つまり、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からローレベルの出力信号を受けているときは、リセット信号ＲＳＴ１を有効化させてＲＳ−ＦＦ７４のリセット端子Ｒに与える一方で、Ｍｂｉｔカウンタ回路７１からハイレベルの出力信号を受けたときには、リセット信号ＲＳＴ１を無効化させてＲＳ−ＦＦ７４のリセット端子Ｒにリセット信号ＲＳＴ１を与えないようにする有効化手段として機能する。

次に、リセット信号ＲＳＴ１は、制御信号Ｓ１が入力端子に入力された時、又は、Ｎｂｉｔカウンタ回路７０のカウンタが初期値（Ｎ＝０）の時に出力される。

（動作）
＜短絡異常の発生時＞
以上の構成により、保護用論理回路４０は、制御信号Ｓ１が入力端子に入力された時にＲＳ−ＦＦ７４によってパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオンして通電状態とし、例えば、第２異常信号ＳＣを受けたときに、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｋカウントし、かつ、短絡状態が継続したとき（５００μｓ後）にＲＳ−ＦＦ７４がセット状態となりパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオフして強制的に遮断動作をさせる。

このときの遮断動作は、「自己復帰可能な１次遮断動作」に相当する。即ち、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、このリセット信号ＲＳＴ１は、ＡＮＤ回路７５において有効化される。従って、これによりＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させることができるのである。

そして、この通電状態に復帰したときに、未だ短絡状態となっており、保護用論理回路４０が第２異常信号ＳＣを受けたときには、再び上記１次遮断動作を実行する。従って、短絡状態が解消されない限り、ＲＳ−ＦＦ７４は、図８（Ａ）に示すように、５００μｓの時間幅（パルス幅）のハイレベル信号（パワーＭＯＳＦＥＴ１５等をオンして通電状態とする信号）を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比５％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。

そして、Ｍｂｉｔカウンタ回路７１は、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、ハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる。つまり、このときの遮断動作が「自己復帰不能な２次遮断動作」に相当する。

＜過電流異常の発生時＞
一方、保護用論理回路４０は、第１異常信号ＯＣを受けたとき、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｈカウントし、かつ、過電流状態が継続したとき（２ｍｓ後）に、上記１次遮断動作を実行する。その後、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、ＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させる。続いて、この通電状態に復帰したときに、未だ過電流状態となっており、保護用論理回路４０が第１異常信号ＯＣを受けたときには、再び上記１次遮断動作を実行する。従って、過電流状態が解消されない限り、ＲＳ−ＦＦ７４は、図８（Ｂ）に示すように、２ｍｓの時間幅（パルス幅）のハイレベル信号を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比２０％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。

そして、やはり、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、Ｍｂｉｔカウンタ回路７１はハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる上記２次遮断動作を実行する。

＜閾値電流値と、デューティ比の定め方＞
次に、過電流異常時における第１閾値電流値Ｉａ及び強制オンオフ動作の第１デューティ比Ｄ（Ｄａ）、短絡異常時における第２閾値電流値Ｉｂ及び強制オンオフ動作の第２デューティ比Ｄ（Ｄｂ）の定め方について説明する。

図９は、本実施形態のヒューズ装置１０に接続され得る外部回路、例えば電線（例えば電線被覆材）の発煙特性について、電流レベルと通電時間（溶断時間）との関係を示したグラフである。つまり、任意の一定電流（ワンショット電流）を電線に流したときに、当該電線の被覆材の焼損が発生するまでの時間を示している。なお、同グラフは、ヒューズ装置１０に接続される電線の発煙特性を示している。なお、ヒューズ装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、次述する方法によって定まる閾値電流値もそれに対応して異なってくるが、この調整は、前述した外付け抵抗１２、１４の抵抗値を変更することにより容易に行うことができる。

同グラフ中、Ｉstdは定格電流であり、Ｉoは電線における発熱と放熱のバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉoよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。本実施形態のように、電流異常検出時に強制オンオフ制御してパワーＭＯＳＦＥＴ１５等をデューティ比制御する場合には、上記熱平衡状態における平衡時限界電流Ｉoを基準に、各閾値電流値及びデューディ比を考える必要がある。

ここで、一定の平衡時限界電流Ｉoを与えて電線が溶断するまでの時間ｔ１の総発熱量は、平衡時限界電流Ｉoの２乗に比例し、デューティ比Ｄの電流を与えた場合の最大許容電流レベルＩmaxは、次の式１から求めることができる。

Ｉmax＝Ｉo／√Ｄ・・・式１
従って、第１閾値電流値Ｉａ及び第２閾値電流値Ｉｂは、この最大許容電流レベルＩmax以下のレベルに設定する必要がある。また、例えば制御信号Ｓ１が入力端子に入力された時には定格電流の約１０倍（負荷がランプの場合）の突入電流がパワーＭＯＳＦＥＴ１５等に流れるため、この突入電流値よりも大きい値に設定することが望ましい。少なくとも第２閾値電流値Ｉｂは突入電流値よりも大きい値にすべきである。この点を考慮して、本実施形態では、過電流異常について第１デューティ比Ｄａを２０％とし、第１閾値電流値Ｉａの最大値は上記数式１から導出されるＩmax以下の値に設定されている。また、短絡異常について第２デューティ比Ｄｂを５％とし、第２閾値電流値Ｉｂの最大値は上記数式１から導出されるＩmax以下の値に設定されている。

しかも、過電流異常時と短絡異常時とで強制オンオフ動作の１周期時間を同じ１０ｍｓとし、かつ、第１閾値電流値Ｉａ２に第１デューティ比Ｄａを乗じた値と、第２閾値電流値Ｉｂ２に第２デューティ比Ｄｂを乗じた値とが等量になるように、第１閾値電流値Ｉａと第２閾値電流値Ｉｂとが調整されている。なお、各デューティ比の調整は、前述のＮｂｉｔカウンタ回路７０が出力信号Ｓ２，Ｓ８を出力するカウント数ｋ、ｈを変更することにより行うことができる。

そして、Ｍｂｉｔカウンタ回路７１のカウント数Ｍ（回数閾値）は、平衡時限界電流Ｉo（定電流）の溶断時間ｔ１と、上記１回の強制オンオフ動作時の強制オンオフ時間（オン時間及びオフ時間の合計時間）との除算によって求めることができる。つまり、強制オンオフ動作が繰り返し行われた場合の積算オン時間が、上記平衡時限界電流Ｉo（定電流）の溶断時間ｔ１を超えない範囲でカウント数Ｍを定めればよいのである。

このように、過電流異常時と短絡異常時とで、同一周期で、かつ、各電流異常毎の閾値電流値（Ｉａ，Ｉｂ）に応じたデューティ比（Ｄａ，Ｄｂ）で強制オンオフ動作を実行することで、いずれの電流異常が発生しても、共通のＭｂｉｔカウンタ回路７１のカウンタ数に基づいて２次遮断動作を実行できるのである。即ち、本実施形態に係るヒューズ装置１０は、電流異常を検出して自己復帰可能な１次遮断動作を行う自己保護機能を有するとともに、その電流異常によって電線等に熱量が蓄積されて焼損する前に自己復帰不能な２次遮断動作を行うヒューズ機能（外部回路保護機能）を有するのである。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、半導体スイッチとしてパワーＭＯＳＦＥＴ１５を例示したがこれ以外の半導体素子であってもよい。例えば、バイポーラトランジスタなどであってもよい。

上記実施形態では、制御手段を、保護用論理回路４０によって実現していたが、状態検出手段（過電流検出回路１３等）によって所定の異常電流状態が検出された場合に半導体スイッチ（パワーＭＯＳＦＥＴ１５等）を遮断動作させうるものであればこれ以外の構成であってもよい。例えばマイクロコンピュータなどによって実現してもよい。

本発明の電気接続箱の一例について一部を省略して示す平面図 図１の電気接続箱をＡ−Ａ位置で切断した断面図 図１の電気接続箱の電気的構成を概略的に例示するブロック図 ヒューズ装置の全体構成を例示するブロック図 図４のヒューズ装置の過電流検知回路の構成を主として例示する回路図 パワーＭＯＳＦＥＴのドレイン−ソース間の電圧と、各電流との関係を示す図 保護用論理回路を概念的に例示するブロック図 制御信号Ｓ４について説明する説明図 発煙特性について説明する説明

符号の説明

１０…ヒューズ装置
１３…過電流検出回路（状態検出手段）
１５…パワーＭＯＳＦＥＴ（半導体スイッチ）
４０…保護用論理回路（制御手段、自己保護回路、負荷保護回路）
１００…電気接続箱
１０２…バスバー
１０４…基板
１０８…ツェナーダイオード（サージ吸収素子）
１１１…電源ライン
１１２…分岐ライン
２００…オルタネータ

Claims (2)

1. 基板と、
   オルタネータからの電力供給を受けるバスバーが前記基板に装着されてなる電源ラインと、
   前記基板において前記電源ラインから分岐する形態で配され、それぞれ電装品に対して電力供給する複数の分岐ラインと、
   前記複数の分岐ラインにそれぞれ配される複数のヒューズ装置と、
   を備え、
   前記ヒューズ装置は、
   前記電装品に対する電力供給及び非供給を切り換えるように前記分岐ラインに接続される半導体スイッチと、
   前記分岐ラインの所定の異常電流状態を検出する状態検出手段と、
   前記状態検出手段によって前記所定の異常電流状態が検出された場合に前記半導体スイッチを遮断動作させる制御手段と、
   を有し、
   さらに、前記電源ラインのサージを吸収するサージ吸収素子が、前記電源ラインに接続されかつ前記基板に実装される形態で設けられていることを特徴とする電気接続箱。
2. 前記サージ吸収素子は、一端が前記電力供給ラインに電気的に接続され、他端が接地ラインに電気的に接続されるツェナーダイオードを有してなることを特徴とする請求項１に記載の電気接続箱。

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