JP2001184304A - コマンドパケット自動受信シーケンス回路 - Google Patents
コマンドパケット自動受信シーケンス回路Info
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Abstract
クアップ時にも著しく低下しない、ATA/ATAPI
インターフェースにおけるコマンドパケット自動受信シ
ーケンス回路を提供する。 【解決手段】 ATA/ATAPIインターフェース回
路がスタンバイ状態又はスリープ状態であるときに、パ
ケットコマンドの入力をトリガとしてホストからクロッ
クが入力される前にATA/ATAPIレジスタ・ファ
イルに書き込まれる内容とローカルレジスタ・ファイル
に書き込まれる内容を基にコマンドパケット受信のため
のシーケンス信号を発生する。
Description
回路で用いられるシーケンス発生回路に関し、特にAT
A(AT attachment)/ATAPI(ATA packet interf
ace)インターフェース回路で用いられるコマンドパケ
ット自動受信シーケンス回路に関する。
ブに送信するある一定長のデータのことであり、このデ
ータはコマンドとそのパラメーターから成る。また、コ
マンドパケットは、このコマンドとパラメータに基づい
た動作をドライブに行わせるためのものであるが、この
コマンド・パケットによってドライブはウェイクアップ
するのが通常である。そのウェイクアップ動作を行うコ
マンドパケット自動受信シーケンス回路は、ホストとド
ライブを接続するインターフェースに位置し、特に、ノ
ートパソコンなどに、CD−ROMドライブ、DVD―
ROMドライブなどを内蔵する場合には、消費電力を削
減するためにスリープ中は前記ドライブのコントローラ
に供給しているクロックを完全に止めるために構成され
ている。
完全に止めようとすると、以下のような二つの問題点が
発生していた。
いるコマンドパケット自動受信シーケンス回路を設けて
いる回路構成のATA/ATAPIインターフェース回
路では、スタンバイ状態やスリープ状態である時に、ホ
ストのパケットコマンドの書き込みを検出した後、図6
のフローチャートに示すような手順に従ってレジスタの
設定をすることは、図8に示すような従来の同期式のコ
マンドパケット自動受信シーケンス回路では、クロック
が供給されずに行うことは不可能であるため、スタンバ
イやスリープ時に完全にクロックを止めることができな
かった。
ーケンス回路について簡単に説明する。505〜508
はフリップ・フロップであり、このシーケンサの状態を
出力する信号を生成するためのものであり、その役割
は、図1の101〜105のものと対応する。同じく5
01〜504の各論理は、図1の106〜110の論理
と対応する。従って、図8のコマンドパケット自動受信
シーケンス回路は、CLK信号が立ち上がる毎に501
〜504の論理の出力がラッチされ、図8のコマンドパ
ケット自動受信シーケンス回路の状態が遷移して行く。
このような同期式のコマンドパケット自動受信シーケン
ス回路では、クロックが供給されないと、図8の501
〜504の各論理が変化しても、シーケンス回路として
の状態は変化せず、他の回路を制御することはできない
ことになる。
構成しようとすると、パケットコマンドの書き込み(A
TA/ATAPI規格に準拠したコマンドレジスタに
「A0h」を書き込む動作)をトリガーとして、それ以
降に続くコマンドパケットの受信はATA/ATAPI
規格のシーケンスに従って行うものになるため、同期式
で、クロック入力が必要なコマンドパケット自動受信シ
ーケンス回路使用している場合に、クロックを完全に停
止させてしまうと、シーケンスに添ったレジスタのアク
セスなどが不可能になり、コマンドパケットの自動受信
が不可能となってしまう。従って、スタンバイやスリー
プ中にATA/ATAPIインターフェース回路のクロ
ックを完全停止させることはできないことになる。
ケットコマンドの書き込みがあってからクロックの供給
を開始する場合は、ホストによるパケットコマンドの書
き込みから、安定したクロックが供給されるまでの時間
が数m秒〜数10m秒かかり、その間ドライブはウェイ
クアップすることができずにいた。そのため、ウェイク
アップするまでの時間が長くなり、その間のドライブと
して動作速度が極端に遅くなっているように見え、使い
づらいものになっていた。なお、さらにウェイクアップ
するまでに時間がかかるという説明を加えると、上記ド
ライブコントローラとしてのATA/ATAPIインタ
ーフェース回路で使用しているクロックは、ドライブコ
ントローラ内部のクロックドライバーで生成されてい
て、多くはドライブコントローラ外部の水晶発振子など
から供給されるクロックをドライブコントローラ内部の
PLLなどで逓倍して出力し、使用している。このた
め、いったん、クロックドライバの動作を停止させ動作
を開始させるとPLLが安定した動作になるのを待って
クロックを供給しなければならない。
ような問題点を回避し、消費電力を削減しながらも動作
速度がウェイクアップ時にも著しく低下しない、ATA
/ATAPIインターフェースにおけるコマンドパケッ
ト自動受信シーケンス回路を提供することにある。
ケット自動受信シーケンス回路は、ATA/ATAPI
インターフェース回路がスタンバイ状態又はスリープ状
態であるときに、パケットコマンドの入力をトリガとし
てクロックが入力される前にATA/ATAPIレジス
タ・ファイルに書き込まれる内容とローカルレジスタ・
ファイルに書き込まれる内容を基にコマンドパケット受
信のためのシーケンス信号を発生することを特徴とす
る。
受信シーケンス回路は、上記のコマンドパケット自動受
信シーケンス回路において、FSET回路と、複数のF
LAG回路と、FRST回路と、前記FSET回路と1
の前記FLAG回路の間に挿入されコマンドパケット受
信シーケンスを反映した論理回路と、1の前記FLAG
回路と他の前記FLAG回路の間に挿入されコマンドパ
ケット受信シーケンスを反映した論理回路と、1の前記
FLAG回路と前記FRST回路の間に挿入されコマン
ドパケット受信シーケンスを反映した論理回路と、前記
FSET回路の出力及び前記複数のFLAG回路の出力
をデコードするデコード回路と、を備えることを特徴と
する。
フェース回路は、上記のコマンドパケット自動受信シー
ケンス回路を備えることを特徴とする。
回路と、複数のFLAG回路と、FRST回路と、前記
FSET回路と1の前記FLAG回路の間に挿入されコ
マンドパケット受信シーケンスを反映した論理回路と、
1の前記FLAG回路と他の前記FLAG回路の間に挿
入されコマンドパケット受信シーケンスを反映した論理
回路と、1の前記FLAG回路と前記FRST回路の間
に挿入されコマンドパケット受信シーケンスを反映した
論理回路と、前記FSET回路の出力及び前記複数のF
LAG回路の出力をデコードするデコード回路と、を備
えることを特徴とする。
記のシーケンス回路を備えることを特徴とする。
ーケンス発生方法は、ATA/ATAPIインターフェ
ース回路がスタンバイ状態又はスリープ状態であるとき
に、パケットコマンドの入力をトリガとしてクロックが
入力される前にATA/ATAPIレジスタ・ファイル
に書き込まれる内容とローカルレジスタ・ファイルに書
き込まれる内容を基にコマンドパケット受信のためのシ
ーケンス信号を発生することを特徴とする。
ブ、CD−ROMドライブ、DVD−ROMドライブな
ど(以下「ドライブ」という。)に内蔵されるドライブ
・コントローラなどにおいて、スタンバイまたはスリー
プなどの省電力動作モードから通常動作モードに復帰時
に必要となるシーケンスの制御をして、コマンドパケッ
トを自動受信するためのシーケンス回路に、クロックが
供給されなくても動作可能な回路を設けたことを特徴と
している。なお、ここで述べるコマンド・パケットと
は、所謂パソコンなどのホストがドライブに送信するあ
る一定長のデータのことであり、このデータはコマンド
とそのパラメーターから成り、このコマンドとパラメー
タに基づいた動作をドライブに行わせるためのものであ
る。
を自動受信するコマンドパケット自動受信シーケンスシ
ーケンス回路を示す。このコマンドパケット自動受信シ
ーケンス回路は、クロックが供給されなくとも動作可能
であるFSET回路101、FLAG回路102〜10
4、FRST回路105を備える。これらの回路は、A
0WR信号、論理回路106〜110からの出力される
信号により、自身が状態遷移し、コマンドパケットを自
動受信するための信号Q1〜Qnを、デコード回路11
1に対して出力する。デコード回路111はシーケンス
信号S1〜Snをコマンドパケット自動受信シーケンス
回路外部の回路を制御するための信号として出力する。
論理回路106〜110にはコマンドパケット自動受信
シーケンス回路のシーケンスを決定する元となる信号
が、コマンドパケット自動受信シーケンス回路外部から
入力されている。
も動作可能な回路を設けることによって、コマンドパケ
ット自動受信シーケンス回路に対するクロックを完全に
止めることが可能になるため、(1)スタンバイまたは
スリープなどの状態において、ドライブの消費電力を削
減できるとともに、(2)スタンバイ及びスリープ中に
クロックが供給されなくともコマンドパケット自動受信
処理が可能となるため、クロックが再供給されてからコ
マンドパケットの自動受信を行うドライブよりも、スタ
ンバイまたはスリープなどの状態から通常動作モードに
移行する動作(以下、「ウェイクアップ動作」とい
う。)の時間が短縮できるという二つの効果が得られ
る。
ンターフェース回路にコマンドパケット自動受信シーケ
ンス回路204を適用した実施形態が示されている。コ
マンドパケット自動受信シーケンス回路204は、コマ
ンド・パケットをクロックを入力することなく自動受信
するために設けられている。本実施形態のATA/AT
APIインターフェース回路は、ドライブがスタンバイ
状態又はスリープ状態になった場合は、CLK信号線か
らクロックが供給されなくなるが、コマンドパケット自
動受信シーケンス回路204もクロックが供給されてい
ないスタンバイやスリープ時でも動作しなければならな
いので、コマンドパケット自動受信シーケンス回路20
4にはクロック信号線は接続されていない。一方、図5
中でクロックの供給が必要なのは、通常動作時のデータ
転送用の同期式FIFO208、データ転送制御回路2
13メインシーケンス回路214、及び割り込み制御回
路215であり、これらの回路にはクロック信号線が接
続されている。
シーケンス回路204は、スタンバイ状態やスリープ状
態でもホストからのコマンド書き込みを検出してウェイ
クアップ動作するために、コマンドパケット自動受信シ
ーケンス回路204には、ATA/ATAPIレジスタ
ファイル202から出力されるA0WR信号100が入
力されている。A0WR信号100は、ホストがATA
/ATAPIレジスタファイル202にATA/ATA
PIバス201を介してパケットコマンドを書き込む時
のライト・パルス信号である。
ァイル202からATA/ATAPIドライブとしての
状態を示す信号群217が、ローカルレジスタ・ファイ
ル203からローカルCPU(不図示)が設定したモー
ド信号などの信号群219が、コマンドパケット自動受
信シーケンス回路204へ入力される。一方、コマンド
パケット自動受信シーケンス回路204は、ATA/A
TAPIレジスタ・ファイル202及びローカルレジス
タ・ファイル203に対して、シーケンスに基づいた制
御信号S1〜Snを出力する。なお、図5中の/DIO
R信号(「/」は反転を表す。),及び/DIOW信号
も、本来はATA/ATAPIバス201に含まれるも
のではあるが、/DIOW信号はA0WR信号100の
元となる信号であり、/DIOR信号もホストがATA
/ATAPIレジスタ・ファイル202をアクセスする
ために使用する信号であり、信号と同様に重要な信号で
あるため、特に図5中に掲げた。
ァイル202とローカルレジスタ・ファイル203の構
成について説明する。ATA/ATAPIレジスタ・フ
ァイル202は前記したように、ATA/ATAPIに
定められたレジスタ群であり、ホストおよびローカルC
PUからアクセスされる。ATA/ATAPIレジスタ
・ファイル202は、ホストがアクセスする場合は、A
TA/ATAPIバス201からアクセスされ、ローカ
ルCPUからアクセスされる場合は、ローカルCPUバ
ス207からアクセスされる。ATA/ATAPIレジ
スタ・ファイル202はホストがドライブに実行させた
いコマンドを書き込むコマンドレジスタ、そのコマンド
を実行させるのに必要なパラメータを設定するレジス
タ、実行させているコマンドの動作状態を監視できるス
テータス・レジスタなどで構成されている。ローカルレ
ジスタファイル203は、主にローカルCPUがアクセ
スするレジスタ群であり、ホストがATA/ATAPI
レジスタ・ファイル202に書き込んだコマンドとパラ
メータなどをローカルCPUが読み取るためのものであ
る。ローカルCPUは、ATA/ATAPIレジスタ2
02から読み取った値からドライブとしての動作を決定
し、ローカルレジスタ・ファイル203に、その動作モ
ード及びパラメータを設定し、動作を起動させるもので
ある。従って、ローカルレジスタ・ファイル203から
出力される信号は、メインシーケンス回路214、デー
タ転送制御回路213にも出力されている。このATA
/ATAPIレジスタ・ファイル202とローカルレジ
スタ・ファイル203からコマンドパケット自動受信シ
ーケンス回路204へ、ATA/ATAPI観測信号2
17、及び動作モード信号219が出力されている。こ
れらの信号は、コマンドパケット受信シーケンス回路2
04が状態遷移を行う場合に参照される信号である。ま
た、コマンドパケット自動受信シーケンス回路204は
ATA/ATAPIレジスタ・ファイル202とローカ
ルレジスタ・ファイル203へ、218で示されるS1
〜Snのシーケンス信号を出力している。これらの信号
により、ATA/ATAPIレジスタ・ファイル202
とローカルレジスタ・ファイル203に対する制御が行
われ、コマンドパケットの自動受信動作が実現される。
ターフェース回路が通常データの転送を行うための構成
について説明する。通常の転送を、ホストと、このAT
A/ATAPIインターフェース回路とで行う場合は、
ローカルCPUがローカルCPUバス207を介して、
ローカルレジスタファイル203に転送モード、転送方
向、転送バイト数、およびメモリ側との転送に必要な設
定などを行い、最後に転送起動をかける。転送が起動さ
れると、メインシーケンス回路214が動作を開始し、
データ転送制御回路213を動作させる。データ転送制
御回路213は、通常、外部に接続される外部DMAコ
ントローラ(不図示)などにデータ要求信号を出力し、
外部DMAコントローラはメモリバス209を介してデ
ータのやり取りをFIFOインターフェース206と行
う。FIFOインターフェース206は、通常のデータ
転送時には、データ転送用同期式FIFO208に接続
される。データ転送制御回路213は、また、ホストに
対してもデータ要求信号を出力する。この場合はATA
/ATAPIバス201を介して、データのやり取りを
行い、ATA/ATAPIバス201も、やはりデータ
転送用同期式FIFO208に接続される。以上、通常
転送の場合のデータの流れ方は転送方向によって、 (1) ホスト→ATA/ATAPIバス201→FI
FOインターフェース206→データ転送用同期式FI
FO208→FIFOインターフェース206→メモリ
バス209→外部のメモリ (2) 外部のメモリ→メモリバス209→FIFOイ
ンターフェース206→データ転送用同期式FIFO2
08→FIFOインターフェース206→ATA/AT
APIバス201→ホスト の2種類がある。転送が終了すると、メインシーケンス
回路214が割り込み制御回路215に、転送終了割り
込みをセットする。
4の内部構成は、前述したように図1のような回路構成
になっている。また、論理回路106〜110にはコマ
ンドパケット自動受信シーケンス回路のシーケンスを決
定する元となる信号と、ATA/ATAPIレジスタ・
ファイル202及びローカルレジスタ・ファイル203
から出力された信号(ATA/ATAPIコントローラ
としての動作や状態を示す信号)が入力される。図1の
中のFSET回路101は図3、FLAG回路102〜
104は図2、FRST回路105は図4に示す通りで
ある。これらの回路101〜105は、A0WR信号1
00、論理回路106〜110から出力される信号によ
り自身が状態遷移し、各回路の状態がアクティブになる
とFSET回路101は/Q信号をアクティブにし、1
02〜104はQ信号をアクティブにする。さらに、こ
れらの/Q信号及びQ信号は、図1に示すとおり論理回
路106〜110にも入力されていて、論理回路106
の論理はS1シーケンスからS2シーケンスに状態遷移
するための条件の論理であり、論理回路107、108
及び109の各々の論理も各シーケンスからその次のシ
ーケンスに状態遷移するための条件の論理であり、シー
ケンスを決める条件の一部となっている。ただし、論理
回路110の論理は、コマンドパケット自動受信シーケ
ンス回路204が動作を終えた後に、ローカルCPU
が、図5のローカルレジスタ・ファイル203に設けら
れている割り込みステータスを読んだ場合に状態遷移す
るための論理である。従って、FRST回路105に入
力されているRD信号は、図5のローカルレジスタ・フ
ァイル203に設けられている割り込みステータスのリ
ード信号である。上記の状態遷移において、シーケンス
S1からシーケンスS2に状態遷移する際に論理回路1
06が出力する信号がアクティブになり、その後FLA
G回路102のQ出力がアクティブになると、FSET
回路101の出力をインアクティブにするため、FLA
G回路102が出力しFSET回路101が入力するC
LRo信号線にパルスが発生する。この動作は、FLA
G回路102とFLAG回路103に関しても同様であ
り、以下同様にFLAG回路102とFLAG回路10
3、FLAG回路103と・・・、(中略)、・・・と
FLAG回路104、FLAG回路104とFRST回
路105の間で前段から出力される/Q出力またはQ信
号をインアクティブにするためのパルスが後段から前段
に出力される構成となっている。/Q信号及びQ信号
は、デコーダ回路111に信号Q1〜Qnとして入力さ
れる。そして、デコード回路111はステート信号S1
〜Snとして出力するが、これらの信号は図5のATA
/ATAPIレジスタ・ファイル202及びローカルレ
ジスタ・ファイル203を制御する信号として、これら
に入力される構成となっている。
ional Standard Institute inc.が認可する規格であ
り、本発明は「ATA/ATAPI−4 T13/11
53DRevision 16」(以下、「ATA/A
TAPI規格」という。)に準拠したものであるので、
「ATA/ATAPI規格」の文献を参照することと
し、ここではその説明は省略する。また、メモリバス2
09と接続されるDMAコントローラと、そのDMAコ
ントローラに接続されるメモリについては、本発明と直
接関係しないのでその説明も省略する。
プ状態になる場合を説明すると、ホストがATA/AT
APIインターフェースを介して、ドライブに対してス
タンバイ・コマンドやスリープ・コマンドを発行した場
合と、ATA/ATAPIインターフェースを介してホ
ストからのアクセスが一定時間になった時に、ドライブ
自身からスタンバイ状態になる場合がある。
ホストがATA/ATAPIインターフェース規格に従
ったハードウェア・リセット若しくはソフトウェア・リ
セットをかけた場合又はソフトウェア・コマンド若しく
はデバイス・リセット・コマンドの発行を行った場合に
生ずるが、これらの場合に加えて、スタンバイ状態から
は全てのコマンドの書き込みがウェイクアップ開始の契
機となければならない。
機となるもののうちで、本発明が扱うのは、ホストから
のコマンド書き込みによるものであり、ホストとドライ
ブが接続されたATA/ATAPIバス201を介して
ATA/ATAPIレジスタ202に書き込まれるコマ
ンドに対してのものである。ホストが書き込んでくるコ
マンドの中でも、短時間でウェイクアップして対応しな
ければならない「データ転送を行うためのコマンド」の
書き込みの場合について説明する。
要求するコマンドなどを発行する場合には、最初にAT
A/ATAPIバス201からコマンドレジスタ202
にパケットコマンドと呼ばれる「A0h」(以下「パケ
ットコマンド」という。)を書き込む。この書き込み動
作を行うときのA0WR信号100は、コマンドパケッ
ト自動受信シーケンス回路204に入力されている。A
TA/ATAPIインターフェースは、このA0WR信
号100がアクティブになったのをコマンドパケット自
動受信シーケンス回路204が検出すると、ローカルレ
ジスタ・ファイル203中の転送バイトレジスタの設
定、転送方向の設定などといった図6のフローチャート
に示すような動作を行い、ホストが書き込んでくるコマ
ンドパケットを自動的に受信し、最終的にはコマンドパ
ケット非同期式FIFO205にコマンドパケットが書
き込まれる。この時、ホストはATA/ATAPIバス
201を通じてコマンドパケット非同期式FIFO20
5のデータレジスタにコマンドパケットを書き込んで来
ている。
ば、ホストがデータ転送用同期式FIFO208のデー
タレジスタに書むデータは、FIFOインターフェース
回路206を通って、データ転送用同期式FIFO20
8に一時的に保持され、その後、データ転送制御回路2
13とメインシーケンス回路214によって、メモリバ
ス209を通じて、DMAコントローラの制御により、
外付けのメモリなどへ転送される。
転送ではないため、メインシーケンス回路214は動作
しておらず、コマンドパケット自動受信シーケンス回路
204がデータ転送制御回路213を制御し、12バイ
トのデータ(コマンドである第1バイトとパラメータで
ある第2乃至第12バイト)はATA/ATAPIバス
201からFIFOインターフェース206に入力さ
れ、コマンドパケット受信用非同期式FIFO205に
保持されることになる。この時、ローカルレジスタ・フ
ァイル203が出力するA0モード信号216がアクテ
ィブである。
ケットのバイト数はATA/ATAPI規格では12バ
イトであるので、データとしての12バイトよりなるコ
マンドパケットをコマンドパケット受信用非同期式FI
FO205が取り込んだら、コマンドパケット自動受信
シーケンス回路204は、ローカルレジスタファイル2
03に12バイト受信終了のステータスをセットし、ロ
ーカルレジスタファイル203は割り込み制御回路21
5にコマンドパケット受信終了割り込みをセットし、ロ
ーカルCPUにコマンドパケットの受信が終了したこと
を通知する。このコマンドパケット受信終了割り込みを
受けてローカルCPUはドライブのウェイクアップ動作
を開始し、CLK信号線212にクロックが供給され始
め、スタンバイ状態などから通常動作モードに復帰す
る。
ンス回路204の構成について説明すると、このシーケ
ンス回路204が、n個の状態を持ち、その状態を非同
期に遷移しながら、図5に示したATA/ATAPIレ
ジスタ・ファイル202、ローカルレジスタ・ファイル
203、FIFOインターフェース206、及び割り込
み制御回路215を制御する。
信シーケンス回路204の構成を参照すると、その初期
状態は、FSET回路101が出力するQ1信号がアク
ティブであるアイドル状態である。A0WR信号100
(パケットコマンド用ライトパルス)の立ち下がりエッ
ジをトリガーとして、コマンドパケット自動受信シーケ
ンス回路204は動作を始め、Q1信号がアクティブで
あるアイドル状態からS2状態へと遷移する。この時、
FSET回路101の内部においては図7に示すよう
に、P信号上にエッジ検出のパルスが出力される。な
お、P信号はFSET回路102の構成を示す図3中の
3入力ANDゲートの出力信号である。また、106は
S1状態からS2状態へ遷移するための条件の論理回路
である。S1ステートからS2ステートへと遷移し、F
LAG回路102のQ2信号がアクティブになるが、そ
れと同時にFLAG回路102から出力されるCLRo
信号がアクティブになり、FSET回路101が出力し
ているQ1信号が0にクリアされる。以下同じように状
態遷移を続け、図6のフローチャートに示されるような
動作を行い、FLAG回路104のQn信号がアクティ
ブになると、コマンドパケット自動受信動作が終了した
ことを示す。この状態遷移によってコマンドパケット受
信終了割り込みがセットされ、図5に示される割り込み
制御回路215から出力するINT信号をアクティブに
する。
とについて説明する。
示す信号なので、このQn信号がアクティブになると、
ATA/ATAPIインターフェース回路は、ローカル
CPUにコマンドパケット受信終了を知らせるために、
INT信号をアクティブにする。また、シーケンス回路
204からから割り込み制御回路215直接行く信号は
無い。しかし、ローカルレジスタ・ファイル203から
割込み制御回路215に接続された信号が、INT信号
をアクティブにするためのINT制御信号である。
て、一般的なものを説明をすると、ローカルCPUに接
続される周辺回路(I/Oコントローラなど)で、割り
込みを発生させる要因がおきると、周辺回路(I/Oコ
ントローラなど)が持っている自身の状態を示すための
ステータス・レジスタに割り込み要因をセットし、割り
込み(INT)端子をアクティブにして、その発生した
割り込み要因に対応した処理をローカルCPUに要求す
る。また、この時周辺回路(I/Oコントローラなど)
内部では、ある特定の割り込み要因に対しては、その割
り込み要因に対応した処理を行わないようにする必要が
ある場合がある。この場合には、周辺回路(I/Oコン
トローラなど)内部に持っている割り込み要因マスクレ
ジスタなどで、ある特定の割り込み要因が発生した時だ
けに、割り込み(INT)端子をアクティブにしないよ
うに設定する。ただし、割り込み要因マスクレジスタで
マスクしている時でも、その割り込み要因が発生すれ
ば、割り込み要因はステータス・レジスタにセットされ
る。この割り込み割り込み設定をするのはローカルCP
Uである。
シーケンス回路204、ローカルレジスタ・ファイル2
03、および割り込み制御回路215に当てはめてみる
と、12バイトのコマンドパケットをコマンドパケット
受信用非同期式FIFO205に受信し終えた時点で、
割り込み要因としてのコマンドパケット受信終了割り込
みがコマンドパケット自動受信シーケンス回路204で
発生し、その割り込み要因が、ローカルレジスタ・ファ
イル203内にある割り込み要因を示すステータス・レ
ジスタにセットされる。次に図6のフローチャートを参
照して、コマンドパケットの受信動作について説明す
る。図6に示すフローチャート中の300〜309で示
される各部分をコマンドパケット自動受信シーケンス回
路204に適用するために、ステートと論理に図6のス
テップ300〜309を割り付けると以下のようにな
る。300は301の条件分岐で「いいえ」の場合に留
まっている状態なので、A0WR信号がアクティブにな
っていないパケットコマンドが書き込まれていない状態
であるS1(図7参照)とする。301はS1ステート
からS2ステートに状態遷移する条件分岐の論理1(符
号106)とする。302はATA/ATAPI規格上
で定義され、図5のATA/ATAPIレジスタファイ
ル202中に存在するBSYビットを1にする動作を示
していて、この状態はS2ステート(図7参照)とす
る。303はS2ステートからS3ステートに状態遷移
するための条件分岐の論理2(符号107)とする。3
04はS3ステート(図7参照)とする。305はS4
ステート(図7参照)とする。306はS5ステートと
する。307はS6ステートとする。308はS6ステ
ートからS7ステートに状態遷移するための条件分岐の
論理6とする。309はS7ステートとする。
1に対応し、301は図1の論理回路1(符号106)
に対応し、302は図1のFLAG回路102に対応
し、303は図1の論理2(符号107)に対応し、3
04は図1のFLAG回路103に対応し、305は図
1中の点線部分になるが、FLAG回路に対応し、30
6も図1中の点線部分になるが、FLAG回路に対応
し、307も図1中の点線部分になるが、FLAG回路
に対応し、308は図1のの論理回路n−1(符号10
9)に対応し、309は図1のFLAG回路(符号10
4)に対応する。
グチャートではS1が「1」となっている部分である。
ティブになっていない間は、S1の状態であり、A0W
R信号がいったんアクティブになるとS1ステートから
S2ステートに状態遷移する。このタイミングは図7に
示すようにA0WRが「1」になるまで、「1」であっ
たS1が「0」になり、S2が「1」になる部分であ
る。
設定するためのステートであり、図5のATA/ATA
PIレジスタファイル202に出力されているS2信号
によって、BSYビットは「1」に設定される。図7の
タイミングチャートでは、S2が「1」の部分である。
準備ができた場合に、S3ステートに状態遷移し、S3
ステートに留まる。このタイミングは図7に示されるよ
うにS2が「1」から「0」になって、S3が「1」に
なっている部分である。
TA/ATAPI規格で定義されたC/Dビット及びI
/Oビットをそれぞれ「1」と「0」に設定するための
ステートであり、図5のATA/ATAPIレジスタフ
ァイル202に出力されているS3信号によって、C/
Dビット及びI/Oビットはそれぞれ「1」と「0」に
設定される。図7のタイミングチャートでは、S3が
「1」の部分である。
TA/ATAPI規格で定義されたDRQビットを
「1」に設定するためのステートである。図7のタイミ
ングチャートでは、S4が「1」の部分である。
ためのステートである。図7のタイミングチャートで
は、点線部分にあたるが、S5が「1」となる部分であ
る。
ートであり、図5のローカルレジスタファイル203に
S6信号を出力する。203のローカルレジスタファイ
ルは、このS6信号からコマンドパケット受信中という
状態を示す信号をデータ転送制御回路213に出力す
る。図7のタイミングチャートでは、Sn−1が「1」
となる部分である。
受信が終了した場合にS6ステートからS7ステートに
遷移する。転送が終了していない場合はS6ステートに
留まる。また、コマンドパケットの受信が終了したかど
うかは、図5のローカルレジスタファイル203中の転
送カウンタがカウントした受信データ数が規定の数に達
したかによって判断する。規定の数に達していれば、ロ
ーカルレジスタファイル203からコマンドパケット自
動受信シーケンス回路204に入力されている状態信号
によって、そのことが示される。図7のタイミングチャ
ートでは、Sn−1が「1」から「0」になりSnが
「1」になる部分である。
た後のステートであり、図5のローカルレジスタファイ
ル203に出力されるS7信号によって、前記ローカル
ステータスはコマンドパケット受信終了状態となる。ま
た、ローカルレジスタファイル203から出力される信
号によって、割り込み制御回路215が出力するINT
信号がアクティブとなる。図7のタイミングチャートで
は、S7(S4とSn−1の間)が「1」となる部分で
ある。その他に、状態遷移分岐として論理3、論理4、
論理5、論理6、論理7が存在するが、これらは各々の
条件が無条件となっているため、特に記述、説明を行わ
ない。
APIインターフェース回路に本発明のパケットコマン
ド自動受信シーケンス回路を適用した場合の例であり、
適用するインターフェースプロトコルによって図1に示
したFLAG回路102〜104の段数や論理回路10
6〜110の論理が決定されるものである。
スタンバイ及びスリープ中に完全にクロックを停止する
ことができるため、スタンバイ及びスリープ中の消費電
力を大幅に削減することができる。また、通常動作時で
あってもクロックで動作することはないので、スタンバ
イ及びスリープ時と同様に、通常動作時の消費電力を同
期式シーケンサをもつATA/ATAPIインターフェ
ース回路と比べて、削減することができる。
が書き込んでくるパケット・コマンドに応答し、自動的
にコマンドパケットを取り込めるため、ローカルCPU
が行うウェイクアップ処理にコマンドパケットの取り込
み待ちという状態がなくなり、スタンバイ及びスリープ
中にコマンドパケットを取り込めないATA/ATAP
Iインターフェースを備えたドライブよりも、ATA/
ATAPIインターフェース回路の部分だけに関して
も、数m〜数10m秒単位で速くウェイクアップでき
る。最近のディスク・ドライブでは通常動作速度(ディ
スクの回転速度、データの転送速度など)が高速化して
いるので、スタンバイやスリープからウェイクアップに
時間がかかるとその待ち時間が通常の反応時間よりも長
くなり、非常に使いづらいものとなる。例えば、スリー
プ状態のノートブックパソコンをマウスクリックやキー
ボードを使用することによってウェイクアップさせよう
としたときに、マウスの動きとカソールの動きが一致し
ないことやキーボードからの入力の取りこぼしなどの問
題が生じるが、本発明では、ウェイクアップ時間の短縮
することが可能なので、このような問題などを回避でき
る。
受信シーケンス回路の構成を示すブロック図である。
4の構成を示す回路図である。
路図である。
路図である。
ンターフェース回路の構成を示すブロック図である。
信シーケンスを示す図である。
ドパケット自動受信シーケンス回路の動作を示すタイミ
ング図である。
信シーケンス回路の構成を示すブロック図である。
Claims (6)
- 【請求項1】 ATA(AT attachment)/ATAPI
(ATA packet interface)インターフェース回路がスタ
ンバイ状態又はスリープ状態であるときに、パケットコ
マンドの入力をトリガとしてクロックが入力される前に
ATA/ATAPIレジスタ・ファイルに書き込まれる
内容とローカルレジスタ・ファイルに書き込まれる内容
を基にコマンドパケット受信のためのシーケンス信号を
発生することを特徴とするコマンドパケット自動受信シ
ーケンス回路。 - 【請求項2】 請求項1に記載のコマンドパケット自動
受信シーケンス回路において、 FSET回路と、 複数のFLAG回路と、 FRST回路と、 前記FSET回路と1の前記FLAG回路の間に挿入さ
れコマンドパケット受信シーケンスを反映した論理回路
と、 1の前記FLAG回路と他の前記FLAG回路の間に挿
入されコマンドパケット受信シーケンスを反映した論理
回路と、 1の前記FLAG回路と前記FRST回路の間に挿入さ
れコマンドパケット受信シーケンスを反映した論理回路
と、 前記FSET回路の出力及び前記複数のFLAG回路の
出力をデコードするデコード回路と、 を備えることを特徴とするコマンドパケット自動受信シ
ーケンス回路。 - 【請求項3】 請求項1又は2に記載のコマンドパケッ
ト自動受信シーケンス回路を備えることを特徴とするA
TA/ATAPIインターフェース回路。 - 【請求項4】 FSET回路と、 複数のFLAG回路と、 FRST回路と、 前記FSET回路と1の前記FLAG回路の間に挿入さ
れコマンドパケット受信シーケンスを反映した論理回路
と、 1の前記FLAG回路と他の前記FLAG回路の間に挿
入されコマンドパケット受信シーケンスを反映した論理
回路と、 1の前記FLAG回路と前記FRST回路の間に挿入さ
れコマンドパケット受信シーケンスを反映した論理回路
と、 前記FSET回路の出力及び前記複数のFLAG回路の
出力をデコードするデコード回路と、 を備えることを特徴とするシーケンス回路。 - 【請求項5】 請求項4に記載のシーケンス回路を備え
ることを特徴とするインターフェース回路。 - 【請求項6】 ATA/ATAPIインターフェース回
路がスタンバイ状態又はスリープ状態であるときに、パ
ケットコマンドの入力をトリガとしてクロックが入力さ
れる前にATA/ATAPIレジスタ・ファイルに書き
込まれる内容とローカルレジスタ・ファイルに書き込ま
れる内容を基にコマンドパケット受信のためのシーケン
ス信号を発生することを特徴とするコマンドパケット自
動受信シーケンス発生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37106299A JP3490037B2 (ja) | 1999-12-27 | 1999-12-27 | コマンドパケット自動受信シーケンス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2001184304A true JP2001184304A (ja) | 2001-07-06 |
JP3490037B2 JP3490037B2 (ja) | 2004-01-26 |
Family
ID=18498078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP37106299A Expired - Fee Related JP3490037B2 (ja) | 1999-12-27 | 1999-12-27 | コマンドパケット自動受信シーケンス回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3490037B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6990599B2 (en) | 2001-08-31 | 2006-01-24 | Kabushiki Kaisha Toshiba | Method and apparatus of clock control associated with read latency for a card device |
CN1296799C (zh) * | 2003-09-02 | 2007-01-24 | 株式会社东芝 | 串行at嵌入式接口电子设备及串行at嵌入式总线节能方法 |
US7984315B2 (en) | 2004-10-22 | 2011-07-19 | Panasonic Corporation | External storage device and power management method for the same |
-
1999
- 1999-12-27 JP JP37106299A patent/JP3490037B2/ja not_active Expired - Fee Related
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US7984315B2 (en) | 2004-10-22 | 2011-07-19 | Panasonic Corporation | External storage device and power management method for the same |
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