JP2008122497A - 表示パネルの駆動回路、表示装置および画素回路の駆動方法 - Google Patents
表示パネルの駆動回路、表示装置および画素回路の駆動方法 Download PDFInfo
- Publication number
- JP2008122497A JP2008122497A JP2006303772A JP2006303772A JP2008122497A JP 2008122497 A JP2008122497 A JP 2008122497A JP 2006303772 A JP2006303772 A JP 2006303772A JP 2006303772 A JP2006303772 A JP 2006303772A JP 2008122497 A JP2008122497 A JP 2008122497A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply line
- drive
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 16
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims description 23
- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 230000007704 transition Effects 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 32
- 230000000694 effects Effects 0.000 description 27
- MUCWDACENIACBH-UHFFFAOYSA-N 1h-pyrrolo[2,3-b]pyridine-3-carbonitrile Chemical compound C1=CC=C2C(C#N)=CNC2=N1 MUCWDACENIACBH-UHFFFAOYSA-N 0.000 description 19
- 101150070189 CIN3 gene Proteins 0.000 description 19
- 238000005070 sampling Methods 0.000 description 18
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 16
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 16
- 230000001629 suppression Effects 0.000 description 10
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 8
- 101150110971 CIN7 gene Proteins 0.000 description 8
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 8
- 101150110298 INV1 gene Proteins 0.000 description 8
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
【課題】クロストークを抑制して表示パネルの大型化、高精細化および低消費電力化を図る。
【解決手段】電流駆動される電気光学素子(OLED(i,j))を各々が含む画素回路3(i,j)がマトリクス状に配置されている表示パネル内で第1電源線32(i)に並列接続される画素回路群ごとに配置され、対応する画素回路群に接続する第1電源線と第2電源線との一方(電源線32(i))の電位を駆動レベル(VDDV2)と非駆動レベル(VSSV2)に交互に切り替えて、電気光学素子(OLED(i,j))に流す電流をAC駆動する複数の駆動ユニット42A(i)と、入力されるデータ電圧Vsigに応じて発光が制御される駆動対象の画素回路群に接続されてAC駆動される電源線(32(i))を含む、複数の第1電源線同士(32(i)と32(i+1))を短絡するスイッチ7(i)と、を有する。
【選択図】図6
【解決手段】電流駆動される電気光学素子(OLED(i,j))を各々が含む画素回路3(i,j)がマトリクス状に配置されている表示パネル内で第1電源線32(i)に並列接続される画素回路群ごとに配置され、対応する画素回路群に接続する第1電源線と第2電源線との一方(電源線32(i))の電位を駆動レベル(VDDV2)と非駆動レベル(VSSV2)に交互に切り替えて、電気光学素子(OLED(i,j))に流す電流をAC駆動する複数の駆動ユニット42A(i)と、入力されるデータ電圧Vsigに応じて発光が制御される駆動対象の画素回路群に接続されてAC駆動される電源線(32(i))を含む、複数の第1電源線同士(32(i)と32(i+1))を短絡するスイッチ7(i)と、を有する。
【選択図】図6
Description
本発明は、電流によって駆動される電気光学素子を各々に含む画素回路がマトリクス状に配置されている表示パネルの駆動回路、表示装置、ならびに、画素回路の駆動方法に関する。
電流駆動により画素を駆動する表示装置(ディスプレイ)としては、赤(R),緑(G),青(B)のLED部品を集積化している画素ユニットをマトリクス状に配置して、主に屋外ディスプレイに用いられるもの(以下、単に「LEDディスプレイ」という)の他に、いわゆる有機ELディスプレイが知られている。
有機ELディスプレイは、複数の画素回路をマトリクス状に配置する表示部と、その駆動部とを、1枚の基板に半導体プロセス技術を用いてTFT(thin film transistor)により形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。
有機ELディスプレイは、複数の画素回路をマトリクス状に配置する表示部と、その駆動部とを、1枚の基板に半導体プロセス技術を用いてTFT(thin film transistor)により形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。
有機ELディスプレイの画素回路は様々なものが提案されている(例えば、特許文献1、2参照)。
主なものでは4トランジスタ(4T)・1キャパシタ(1C)型や4T・2C型(上記特許文献1)、5T・1C型や3T・1C型(上記特許文献2)などが知られている。
主なものでは4トランジスタ(4T)・1キャパシタ(1C)型や4T・2C型(上記特許文献1)、5T・1C型や3T・1C型(上記特許文献2)などが知られている。
これらは何れもTFTの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティを向上させることを目的とする。とくに画素回路内で有機LEDを電源に接続するときに、入力する映像信号の画素データに応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的に有機LEDの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。さらには、閾値電圧補正を前提として、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分(一般には、移動度と称されている)を補正すると、より一層高いユニフォミティが得られる。
このような補正機能を画素回路ごとに持たせると、一般には、画素回路内のトランジスタ数やキャパシタ数が増加する。また、より高い補正精度にするには、さらに画素回路の素子数が増える傾向にある。
ところで、駆動部の構成も種々知られている。
前述した特許文献1および2に開示されているように、表示部はアクティブマトリックス駆動され、駆動部として、表示部の水平辺(画面の横方向)に沿って配置される水平駆動回路(Hスキャナ)と、垂直辺(画面の縦方向)に沿って配置される垂直駆動回路(Vスキャナ)とを備える有機ELディスプレイが一般的である。
前述した特許文献1および2に開示されているように、表示部はアクティブマトリックス駆動され、駆動部として、表示部の水平辺(画面の横方向)に沿って配置される水平駆動回路(Hスキャナ)と、垂直辺(画面の縦方向)に沿って配置される垂直駆動回路(Vスキャナ)とを備える有機ELディスプレイが一般的である。
ところが、特許文献1や2に開示されている画素回路は、発光時間の終点制御等の目的で設けられ、有機LEDの駆動電流経路の遮断を制御するためだけにトランジスタを有することから、その分、画素回路の面積が大きい。
電流遮断制御のトランジスタを画素回路から削除するためには、電源線をハイレベルとローレベルで電位変化させる、電源供給のAC駆動を行うとよい。
AC駆動のためには、スキャナが電源供給のAC駆動のために必要となる。ただし、電流遮断制御のトランジスタを画素回路ごとに有する上記特許文献1や2のディスプレイにおいても、電流遮断制御のトランジスタをオンまたはオフさせるスキャナが必要であるため、スキャナ数は変わらない。
よって、この電源供給のAC駆動の技術は、画素回路の内のトランジスタを減らし表示部の画素集積度を上げて高精細化しても、駆動部の回路規模は増大しないという利点がある。
特表2002−514320号公報
特開2005−345722号公報
AC駆動のためには、スキャナが電源供給のAC駆動のために必要となる。ただし、電流遮断制御のトランジスタを画素回路ごとに有する上記特許文献1や2のディスプレイにおいても、電流遮断制御のトランジスタをオンまたはオフさせるスキャナが必要であるため、スキャナ数は変わらない。
よって、この電源供給のAC駆動の技術は、画素回路の内のトランジスタを減らし表示部の画素集積度を上げて高精細化しても、駆動部の回路規模は増大しないという利点がある。
LEDディスプレイや有機ELディスプレイ等の電流駆動型の表示装置は、他のタイプの表示装置と同様に大画面化、高精細化の要求が強い。特に有機ELディスプレイは、上述したTFTに起因するトランジスタ特性バラツキ、有機(LED)薄膜の特性低下によって大画面化、高精細化が困難とされてきたが、近年、画素回路改良や有機薄膜の膜質の改善が進み、テレビジョン受像やビデオ再生に適した大画面化および高精細化への期待が高まっている。
前述した電源供給をAC駆動する画素回路は、トランジスタ数の削減により、この期待に応えるものであるが、その一方で、以下の欠点がある。
表示画面が大きくなり、あるいは高精細化すると、スキャナによりAC駆動する電源線の負荷が大きくなり、とくに配線抵抗により画素回路に印加する電源電圧の電圧降下が顕著になる。駆動回路が表示部のTFTと同じプロセスで同一基板に形成されている有機ELディスプレイの場合、その基板の多層配線構造内に電源線が形成される。また、有機ELディスプレイは電流駆動のため、配線抵抗が大きいと、その影響が電源電圧の電圧降下に顕著に現れる。この電源電圧の電圧降下を抑制するには、大画面化、高精細化の進展とともに電源線の配線抵抗を下げる必要があるが、基板に形成される多層配線構造では、その対策がとりにくい。
表示画面が大きくなり、あるいは高精細化すると、スキャナによりAC駆動する電源線の負荷が大きくなり、とくに配線抵抗により画素回路に印加する電源電圧の電圧降下が顕著になる。駆動回路が表示部のTFTと同じプロセスで同一基板に形成されている有機ELディスプレイの場合、その基板の多層配線構造内に電源線が形成される。また、有機ELディスプレイは電流駆動のため、配線抵抗が大きいと、その影響が電源電圧の電圧降下に顕著に現れる。この電源電圧の電圧降下を抑制するには、大画面化、高精細化の進展とともに電源線の配線抵抗を下げる必要があるが、基板に形成される多層配線構造では、その対策がとりにくい。
電源供給のAC駆動のためのスキャナを、Vスキャナの一つとして例えば表示部の水平方向の一方側に1つ配置すると、当該スキャナから距離が遠くなる表示部の他方端側ほど上記電源電圧の電圧降下が著しい。
なお、電源駆動以外の他のスキャナは、一般的に、映像信号(画素データ)のサンプリングや補正等のために画素回路内に設けられているMOSトランジスタの絶縁ゲートに接続されるため、駆動電流が余り流れない。つまり、上記電圧降下の不利益は、AC駆動される電源線に特有である。
なお、電源駆動以外の他のスキャナは、一般的に、映像信号(画素データ)のサンプリングや補正等のために画素回路内に設けられているMOSトランジスタの絶縁ゲートに接続されるため、駆動電流が余り流れない。つまり、上記電圧降下の不利益は、AC駆動される電源線に特有である。
この電源線の電圧降下が著しいと、スキャナに近い側と遠い側で、徐々に有機LED(画素)の輝度差が変化する。これはユニフォミティ低下現象の一種であり、一般に、シェーディングと称される画質低下の原因となる。
図1(A)および図1(B)はシェーディングの説明図である。
図1(A)に映像信号が持つ輝度を、表示配列に合わせて模式的に示す。また、図1(B)に、表示映像の画素の輝度を示す。ここで白抜きは輝度が高く、斜線は輝度が低いことを表している。
図1(B)に示すように、水平方向のアドレスrの画素カラムがスキャナに最も近い画素カラムであり、水平方向のアドレスlの画素カラムがスキャナに最も遠い。これらの2つの画素カラムは、表示前の映像信号の輝度差でみると差がない場合であっても(図1(A))、実際にパネルに表示させると、図1(B)に示すように、スキャナまでの距離が異なると輝度差が明確に生じる(シェーディング)。
図1(A)に映像信号が持つ輝度を、表示配列に合わせて模式的に示す。また、図1(B)に、表示映像の画素の輝度を示す。ここで白抜きは輝度が高く、斜線は輝度が低いことを表している。
図1(B)に示すように、水平方向のアドレスrの画素カラムがスキャナに最も近い画素カラムであり、水平方向のアドレスlの画素カラムがスキャナに最も遠い。これらの2つの画素カラムは、表示前の映像信号の輝度差でみると差がない場合であっても(図1(A))、実際にパネルに表示させると、図1(B)に示すように、スキャナまでの距離が異なると輝度差が明確に生じる(シェーディング)。
一方、シェーディングが生じない場合でも、ある行の画素回路群を駆動して当該行の映像を表示し、次に隣の行の画素回路群を駆動して当該行の映像を表示するときに、各行に供給される映像信号のデータ電圧が異なるため、電源線の駆動時負荷が異なり、よって電源線に流れる電流量が異なる。これは上記2つの行間で隣接する画素回路対で表示しようとするデータ輝度が異なるためである。そのデータ輝度差の1行分の総和が、おおよそ、駆動電流の差となって生じる。
このため、2行間で輝度差がある画素対では目立たないが、もともと同じ輝度差で表示しようとする画素対が表示映像では同じ輝度(明るさ)にならない現象が生じる。これはユニフォミティ低下現象の一種であり、映像信号差による表示画素干渉という意味で、一般に、クロストークと称される。
このため、2行間で輝度差がある画素対では目立たないが、もともと同じ輝度差で表示しようとする画素対が表示映像では同じ輝度(明るさ)にならない現象が生じる。これはユニフォミティ低下現象の一種であり、映像信号差による表示画素干渉という意味で、一般に、クロストークと称される。
図2(A)および図2(B)はクロストークの説明図である。
図1と同様、図2(A)に映像信号が持つ輝度を、表示配列に合わせて模式的に示す。また、図2(B)に、表示映像の画素の輝度を示す。ここで白抜きは輝度が高く、斜線は輝度が低いことを表している。また、網目は、輝度がさらに低いことを表している。
図2(B)に示すように、水平方向のアドレスrの画素カラムがスキャナに最も近く、水平方向のアドレスlの画素カラムがスキャナに最も遠い。これらの2つの画素カラムは、表示前の映像信号の輝度差でみると差がない場合であっても(図2(A))、実際にパネルに表示させると、図2(B)に示すように、画素行間で、映像信号に輝度差がない場合でも実際の表示画面では輝度差が生じることがある(クロストーク)。
図1と同様、図2(A)に映像信号が持つ輝度を、表示配列に合わせて模式的に示す。また、図2(B)に、表示映像の画素の輝度を示す。ここで白抜きは輝度が高く、斜線は輝度が低いことを表している。また、網目は、輝度がさらに低いことを表している。
図2(B)に示すように、水平方向のアドレスrの画素カラムがスキャナに最も近く、水平方向のアドレスlの画素カラムがスキャナに最も遠い。これらの2つの画素カラムは、表示前の映像信号の輝度差でみると差がない場合であっても(図2(A))、実際にパネルに表示させると、図2(B)に示すように、画素行間で、映像信号に輝度差がない場合でも実際の表示画面では輝度差が生じることがある(クロストーク)。
画素回路の構成によるが、低い輝度のデータ電圧が入力される場合に、より多くの駆動電流が有機発光ダイオードに流れる。この場合、図2に示す第(i+1)行の画素群で、多くの駆動電流を消費する低輝度表示の画素(網目部分)の割合が高いと、高輝度表示でかつ隣接画素と同じ輝度表示をさせようとする第(i+1)行,第l列の画素において、隣の画素との輝度ムラが生じることがある。この表示映像上の輝度ムラ(クロストーク)は、上述したシェーディングの原因である電源線の配線抵抗が大きいと増強されるため、スキャナから遠いほど生じやすい傾向がある。
クロストークは、上記シェーディングと共に、電流駆動の電気光学素子を自発光させるディスプレイの大画面化、高精細化の進展を阻害している。
クロストークは、上記シェーディングと共に、電流駆動の電気光学素子を自発光させるディスプレイの大画面化、高精細化の進展を阻害している。
クロストークの対策は、スキャナの駆動能力を大きくすることであるが、スキャナの駆動能力を大きくすると回路規模が増大し、これがコスト増の要因となる。また、クロストークは特定の条件で発生するため、この条件が揃わない多くの画面部分では、このような大きな駆動能力を一律に持たせることが能力の過剰(オーバーヘッド)となり無駄が多い。
本発明が解決しようとする課題は、表示行間で消費される駆動電流の大きさの違いに起因する隣接画素行間の輝度ムラ(クロストーク)を抑制して表示部の大型化、高精細化および低消費電力化が可能な表示装置を提供することである。
本発明に係る表示パネルの駆動回路は、電流によって駆動される電気光学素子を各々が含む画素回路がマトリクス状に配置されている表示パネルの駆動回路であって、前記表示パネル内で第1電源線と第2電源線との間に並列接続される画素回路群ごとに配置され、対応する画素回路群に接続する前記第1電源線と前記第2電源線との一方の電位を駆動レベルと非駆動レベルに交互に切り替えて、前記電気光学素子に流す電流をAC駆動する複数の駆動ユニットと、入力されるデータ電圧に応じて発光が制御される駆動対象の前記画素回路群に接続されて前記AC駆動される前記第1電源線あるいは前記第2電源線を含む、複数の第1電源線同士、または、複数の第2電源線同士を短絡するスイッチと、を有する。
本発明の一実施形態では好適に、前記動作対象の画素回路群に対応する前記駆動ユニットと、前記スイッチによって電源線が短絡される非動作対象の画素回路群に対応する一または複数の他の駆動ユニットを同時に動作させる。
本発明の一実施形態では好適に、前記駆動ユニットは出力段を有し、前記出力段の入力レベルが所定の閾値より高いか低いかに応じて、前記スイッチを制御する。
本発明の一実施形態では好適に、前記駆動ユニットは出力段を有し、前記出力段の入力レベルが所定の閾値より高いか低いかに応じて、前記スイッチを制御する。
他の実施形態としては、本発明は好適に、前記スイッチが、AC駆動される前記第1または第2電源線において、隣り合う2本の電源線間に接続され、前記隣り合う電源線を各々駆動する2つの前記駆動ユニットに対し、一方の駆動ユニット内に備える前記出力段の入力レベルと、他方の駆動ユニット内に備える前記出力段の入力レベルとに基づいて、前記スイッチを制御する。
他の実施形態として、本発明は好適に、前記スイッチは、前記AC駆動される前記第1または第2電源線である駆動対象の電源線に対し、前記駆動ユニットが接続される側と反対側に接続され、前記駆動対象の電源線にハイインピーダンスの結合回路が接続され、前記結合回路の出力に基づいて前記スイッチを制御する。
この実施形態において、好ましくは、前記スイッチは、前記AC駆動される前記第1または第2電源線である駆動対象の電源線に対し、前記駆動ユニットが接続される側と反対側で隣り合う2本の電源線間に接続されているPチャネル型の電界効果トランジスタであり、前記駆動対象の電源線ごとに前記結合回路としてインバータが接続され、前記隣り合う2本の電源線にそれぞれ設けられている2つの前記インバータの出力に基づいて前記スイッチを制御する。
また、好ましくは、前記インバータの出力と前記電界効果トランジスタのゲートとの間に、前記駆動対象の電源線が電位変化するより早く前記電界効果トランジスタのゲート制御論理を確定する論理回路が接続されている。
さらに好ましくは、前記論理回路は、前記2つのインバータの出力を入力する第1オアゲート回路と、前記第1オアゲート回路の出力を一方入力で受け、他方入力に前記動作対象の電源線がハイレベルからローレベルに遷移する前にローレベルからハイレベルに遷移する制御信号が入力可能であり、出力に前記電界効果トランジスタのゲートが接続されている第2オアゲート回路と、を含む。
また、好ましくは、前記駆動対象の電源線と前記ハイインピーダンスの結合回路の入力との間に、前記駆動対象の電源線の電圧を前記駆動ユニットから出力される電源電圧に近づける電圧補償回路が接続されている。
この実施形態において、好ましくは、前記スイッチは、前記AC駆動される前記第1または第2電源線である駆動対象の電源線に対し、前記駆動ユニットが接続される側と反対側で隣り合う2本の電源線間に接続されているPチャネル型の電界効果トランジスタであり、前記駆動対象の電源線ごとに前記結合回路としてインバータが接続され、前記隣り合う2本の電源線にそれぞれ設けられている2つの前記インバータの出力に基づいて前記スイッチを制御する。
また、好ましくは、前記インバータの出力と前記電界効果トランジスタのゲートとの間に、前記駆動対象の電源線が電位変化するより早く前記電界効果トランジスタのゲート制御論理を確定する論理回路が接続されている。
さらに好ましくは、前記論理回路は、前記2つのインバータの出力を入力する第1オアゲート回路と、前記第1オアゲート回路の出力を一方入力で受け、他方入力に前記動作対象の電源線がハイレベルからローレベルに遷移する前にローレベルからハイレベルに遷移する制御信号が入力可能であり、出力に前記電界効果トランジスタのゲートが接続されている第2オアゲート回路と、を含む。
また、好ましくは、前記駆動対象の電源線と前記ハイインピーダンスの結合回路の入力との間に、前記駆動対象の電源線の電圧を前記駆動ユニットから出力される電源電圧に近づける電圧補償回路が接続されている。
本発明に係る表示装置は、第1電源線および第2電源線の電位差により発生する電流によって駆動される電気光学素子を画素回路ごとに含む画素回路群を行表示の単位として有する表示部と、前記表示部を駆動する駆動部と、を備え、前記駆動部が、前記画素回路群ごとに設けられ、前記第1電源線と前記第2電源線の一方の電位を駆動レベルと非駆動レベルに交互に切り替えてAC駆動する複数の駆動ユニットと、入力されるデータ電圧に応じて発光が制御される駆動対象の前記画素回路群に接続されて前記AC駆動される前記第1電源線あるいは前記第2電源線を含む、複数の第1電源線同士、または、複数の第2電源線同士を短絡するスイッチと、を有する。
本発明に係る画素回路の駆動方法は、共通の電源線に並列に接続され、各々が電気光学素子を含む複数の画素回路を、前記電源線の印加電圧により電流駆動する画素回路の駆動方法であって、前記電源線の一方端側で印加電圧を駆動レベルと非駆動レベルに交互に切り替えるAC駆動のステップと、前記電源線の前記一方端側または他方端側で、前記AC駆動される前記電源線の電位変化に応答して、当該駆動対象の前記画素回路群に接続されて前記AC駆動される電源線を含む、複数の電源線同士を短絡する電源線短絡のステップと、を有する。
以上の構成によれば、ある画素行を駆動する際に、駆動対象の画素回路群が非駆動対象の画素回路群と電気的に接続される。このため、何も対策されない場合はクロストークが生じるような、同程度の輝度で発光する画素対で、電流駆動時の負荷のばらつきが抑制または低減される。
本発明によれば、いわゆるクロストークと呼ばれる画面の輝度ムラを抑制して表示部の大型化、高精細化および低消費電力な表示パネルの駆動回路、表示装置、および、画素回路の駆動方法を提供できる。
以下、本発明の実施形態を、有機発光ダイオード(有機LED)を電気光学素子として画素回路ごとに含む有機ELディスプレイを例として図面を参照して説明する。なお、本発明は有機ELディスプレイに限らず、たとえば個別部品のLEDを実装して画素ユニットを構成したLEDディスプレイ等、電流駆動の電気光学素子を画素回路に含む表示装置に広く適用できる。
図3に、実施形態に関わる有機ELディスプレイの主要な構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路(PIX.C.)3がマトリクス状に配置されている表示部2と、表示部2を動作する各種回路を含む周辺回路部とを有する。図3には、周辺回路部内の垂直駆動回路(Vスキャナ)4が示されている。
なお、図3に示す画素回路の符号「3(i,j)」は、当該画素回路が垂直方向(縦方向)のアドレスiと、水平方向(横方向)のアドレスjを持つことを意味する。これらのアドレスiとjは共に1以上の整数をとる。このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
図解する有機ELディスプレイ1は、複数の画素回路(PIX.C.)3がマトリクス状に配置されている表示部2と、表示部2を動作する各種回路を含む周辺回路部とを有する。図3には、周辺回路部内の垂直駆動回路(Vスキャナ)4が示されている。
なお、図3に示す画素回路の符号「3(i,j)」は、当該画素回路が垂直方向(縦方向)のアドレスiと、水平方向(横方向)のアドレスjを持つことを意味する。これらのアドレスiとjは共に1以上の整数をとる。このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
後述するように画素回路3(i,j)の構成に応じて、Vスキャナ4が走査して電圧供給すべき画素回路の制御ノード数は異なる。ここでは一例として、画素回路の制御ノード数は4であり、それに対応してVスキャナ4は4つのスキャナ、すなわち第1スキャナ(V.SCAN.1)41、第2スキャナ(V.SCAN.2)42、第3スキャナ(V.SCAN.3)43、および、第4スキャナ(V.SCAN.4)44を含む。
第1スキャナ41は、第1スキャン信号VSCAN1(1),VSCAN1(2),VSCAN1(3),…(以下、VSCAN1(i)と表記)を、例えばこの順で表示部2に供給する。同様に、第2スキャナ42は、第2スキャン信号VSCAN2(1),VSCAN2(2),VSCAN2(3),…(以下、VSCAN2(i)と表記)を、例えばこの順で表示部2に供給する。また、第3スキャナ43は、第3スキャン信号VSCAN3(1),VSCAN3(2),VSCAN3(3),…(以下、VSCAN3(i)と表記)を、例えばこの順で表示部2に供給する。
垂直アドレスi=1を持ち第1行に配列されている複数の画素回路3(1,j)に、第1スキャン信号VSCAN1(1)が第1スキャナ41から並列に入力され、第2スキャン信号VSCAN2(1)が第2スキャナ42から並列に入力され、第3スキャン信号VSCAN3(1)が第3スキャナ43から並列に入力され、第4スキャン信号VSCAN4(1)が第4スキャナ44から並列に入力されることが可能に、4本の走査線が接続されている。
このことは第2行の画素回路3(2,j)に入力される4本の走査線、さらには、第3行の画素回路3(3,j)に入力される4本の走査線についても同様である。
このことは第2行の画素回路3(2,j)に入力される4本の走査線、さらには、第3行の画素回路3(3,j)に入力される4本の走査線についても同様である。
第1列の画素回路3(i,1)は、その各信号入力ノードが第1信号線SIG(1)に共通接続されている。同様に、第2列の画素回路3(i,2)は、その各信号入力ノードが第2信号線SIG(2)に共通接続され、第3列の画素回路3(i,3)は、その各信号入力ノードが第3信号線SIG(3)に共通接続されている。
これらの信号線SIG(1),SIG(2),SIG(3),…(以下、信号入力線SIG(j)という)に対し、表示行(表示ラインともいう)を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の信号入力線SIG(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
なお、カラー表示の場合、赤(R),緑(G),青(B)ごとに画素回路が割り当てられ、その3色を1組として駆動を行う。
これらの信号線SIG(1),SIG(2),SIG(3),…(以下、信号入力線SIG(j)という)に対し、表示行(表示ラインともいう)を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の信号入力線SIG(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
なお、カラー表示の場合、赤(R),緑(G),青(B)ごとに画素回路が割り当てられ、その3色を1組として駆動を行う。
図4(A)と図4(B)に、概略的な画素回路の構成と、2つのAC駆動方法を示す。
図解する第i行,第j列の画素回路3(i,j)は、電気光学素子としての有機発光ダイオードOLED(i,j)、NMOSトランジスタからなるトランジスタTr1、PMOSトランジスタからなるトランジスタTr3、および、補正部31(i,j)を有する。
図解する第i行,第j列の画素回路3(i,j)は、電気光学素子としての有機発光ダイオードOLED(i,j)、NMOSトランジスタからなるトランジスタTr1、PMOSトランジスタからなるトランジスタTr3、および、補正部31(i,j)を有する。
有機発光ダイオードOLED(i,j)は、特に図示しないが、例えば、透明ガラス等からなる基板の上に、透明導電層などからなる第1電極(アノード電極)、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第2電極(カソード電極)を形成した構造を有する。アノード電極が正側の第1電源に接続され、カソード電極が負側の第2電源に接続される。これらの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードOLEDは、有機膜を構成する有機材料を適宜選択することで赤(R),緑(G),青(B)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にR,G,Bの発光が可能に配列することで、カラー表示が可能となる。
図4(A)および図4(B)において、有機発光ダイオードOLED(i,j)のカソードが第2電源電圧VSS1に接続されている。
トランジスタTr3は、有機発光ダイオードOLED(i,j)のアノードと第1電源電圧VDD1との間に接続されている。トランジスタTr3は、第1電源電圧VDD1と第2電源電圧VSS1との電位差に応じて流れる駆動電流量を制御することから、以下、“駆動トランジスタ”と称する。
トランジスタTr3は、有機発光ダイオードOLED(i,j)のアノードと第1電源電圧VDD1との間に接続されている。トランジスタTr3は、第1電源電圧VDD1と第2電源電圧VSS1との電位差に応じて流れる駆動電流量を制御することから、以下、“駆動トランジスタ”と称する。
駆動トランジスタTr3の特性、特に閾値電圧Vtは、有機発光ダイオードOLED(i,j)の駆動電流量に直接的に影響し、この閾値電圧Vtがばらつくと、有機発光ダイオードOLED(i,j)の発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。
補正部31(i,j)は、これらのバラツキ補正のために設けられ、本実施形態で、その構成は任意である。
補正部31(i,j)はトランジスタTr1のソースとドレインの一方と、駆動トランジスタTr3のゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードOLED(i,j)のアノードと駆動トランジスタTr3のゲート間等に接続される素子(キャパシタやトランジスタ等)が、この補正部31(i,j)に含まれる。なお、後述する画素回路例で、補正部の具体的構成を述べる。
補正部31(i,j)はトランジスタTr1のソースとドレインの一方と、駆動トランジスタTr3のゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードOLED(i,j)のアノードと駆動トランジスタTr3のゲート間等に接続される素子(キャパシタやトランジスタ等)が、この補正部31(i,j)に含まれる。なお、後述する画素回路例で、補正部の具体的構成を述べる。
トランジスタTr1のソースとドレインのもう片方は、信号入力線SIG(j)に接続されている。信号入力線SIG(j)に、不図示のHスキャナ等からデータ電圧Vsig(j)が印加される。トランジスタTr1は、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、データ電圧Vsig(j)を有効レベルとするデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
また、トランジスタTr1は、補正部31(i,j)内の、例えばオフセットレベル(初期レベル)を取り込むトランジスタと兼用されることがある。その場合、信号入力線SIG(j)に、このオフセットレベルとデータ電圧Vsig(j)を交互に印加する必要があり、その役目は不図示のHスキャナが担う。
また、トランジスタTr1は、補正部31(i,j)内の、例えばオフセットレベル(初期レベル)を取り込むトランジスタと兼用されることがある。その場合、信号入力線SIG(j)に、このオフセットレベルとデータ電圧Vsig(j)を交互に印加する必要があり、その役目は不図示のHスキャナが担う。
図4(A)では、第1電源電圧VDD1をAC駆動する。駆動トランジスタTr3のソースに、第1電源電圧VDD1として2値変化する第2スキャン信号(以下、電源スキャン信号という)VSCAN2(i)が印加される。この信号は、図2の第2スキャナ42から第1行の画素回路3(1,j)に並列に供給され、図4(A)に示すように、第2電源電圧VSS1と同等なローレベルVSSV2と、それより十分高いハイレベルVDDV2との何れかを持つ。電源スキャン信号VSCAN2(i)がハイレベルVDDV2を持つとき、有機発光ダイオードOLED(i,j)が発光可能である。このためVDDV2が駆動レベル、VSSV2が非駆動レベルである。
図4(B)では、第2電源電圧VSS1をAC駆動する。有機発光ダイオードOLED(i,j)のカソードに、第2電源電圧VSS1として2値変化するVSCAN2(i)が印加される。この信号は、図4(B)に示すように、図4(A)の電源パルスを反転した信号として、図2の第2スキャナ42から第1行の画素回路3(1,j)に並列に供給される。よって、駆動レベルと非駆動レベルの関係が、上記図4(A)の場合と逆になる。この場合、有機発光ダイオードOLED(i,j)のカソード電位を引き下げることで、当該LEDが発光可能である。
ここで駆動トランジスタTr3を通して供給される駆動電流は、駆動トランジスタTr3のゲート−ソース間電圧Vgsに依存して、その電流量が制御される。ゲート電位が上がるとゲート−ソース間電圧Vgsが小さくなって駆動トランジスタTr3の駆動電流量が減少する。逆に、ゲート電位が下がるとゲート−ソース間電圧Vgsが大きくなって駆動トランジスタTr3の駆動電流量が増加する。
概略的な動作を、閾値電圧Vt補正を行う場合で説明すると、以下の如くである。
駆動トランジスタTr3のゲートには、信号入力線SIG(j)からのデータ電圧Vsig(j)がサンプリング・トランジスタTr1でサンプリングされた後、補正部31(i,j)を通って印加される。
より詳しくは、サンプリングの前に、補正部31(i,j)内の保持キャパシタ(不図示)によって、駆動トランジスタTr3のゲート電位が、その閾値電圧Vtのレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Vsig(j)が加わるため、ゲート電位は“Vt+Vsig(j)”となって保持される。このときのデータ電圧Vsig(j)の大きさに応じて駆動トランジスタTr3がオンする。閾値電圧Vtが大きくオンし難い駆動トランジスタTr3の場合は“Vt+Vsig(j)”も大きい、逆に、閾値電圧Vtが小さくオンし易い駆動トランジスタTr3の場合は“Vt+Vsig(j)”も小さい。よって駆動電流から閾値電圧Vtのバラツキの影響が排除され、データ電圧Vsig(j)が一定ならば、駆動電流も一定となる。
この一定な電流値に駆動されて有機発光ダイオードOLED(i,j)が発光する。
駆動トランジスタTr3のゲートには、信号入力線SIG(j)からのデータ電圧Vsig(j)がサンプリング・トランジスタTr1でサンプリングされた後、補正部31(i,j)を通って印加される。
より詳しくは、サンプリングの前に、補正部31(i,j)内の保持キャパシタ(不図示)によって、駆動トランジスタTr3のゲート電位が、その閾値電圧Vtのレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Vsig(j)が加わるため、ゲート電位は“Vt+Vsig(j)”となって保持される。このときのデータ電圧Vsig(j)の大きさに応じて駆動トランジスタTr3がオンする。閾値電圧Vtが大きくオンし難い駆動トランジスタTr3の場合は“Vt+Vsig(j)”も大きい、逆に、閾値電圧Vtが小さくオンし易い駆動トランジスタTr3の場合は“Vt+Vsig(j)”も小さい。よって駆動電流から閾値電圧Vtのバラツキの影響が排除され、データ電圧Vsig(j)が一定ならば、駆動電流も一定となる。
この一定な電流値に駆動されて有機発光ダイオードOLED(i,j)が発光する。
図4(A)および図4(B)に示すAC駆動パルス波形における期間Tは、有機発光ダイオードOLED(i,j)に電流を流さない非駆動期間を規定するものであるが、この期間Tの間に補正部31(i,j)により補正動作の大部分が行われる。また、期間Tの前エッジは、その前の動作サイクルにおける有機発光ダイオードOLED(i,j)の発光時間の終点を制御する。期間Tの長さは、この補正と発光時間制御という2つの観点から決められる。
なお、トランジスタTr1をPMOSトランジスタ、駆動トランジスタTr3をNMOSトランジスタとすることもできる。
また、個別部品のLEDを発光させるLEDディスプレイでは、製品として駆動トランジスタTr3のバラツキが保証されている場合、補正部31(i,j)を省略可能である。
また、個別部品のLEDを発光させるLEDディスプレイでは、製品として駆動トランジスタTr3のバラツキが保証されている場合、補正部31(i,j)を省略可能である。
図5は、画素回路3(1,j)を行単位でAC電源駆動する際の不都合を説明するための図である。
表示部2は図4(A)に示す画素回路3(i,j)がマトリクス状に配置されている。表示部2の水平方向(横方向)の一方側に、電源線32(i)をAC駆動する第2スキャナ42が配置されている。ここで図5では、第2スキャナ42に最も近い第r列の画素回路3(i,r)と、第2スキャナ42から最も遠い第l列の画素回路3(i,l)のみ示す。
第2スキャナ42は、画素回路の行ごとに、第1電源電圧VDD1の電源線32(i)をAC駆動する駆動ユニット42A(i)を備える。駆動ユニット42A(i)は、その出力段にインバータINV1(バッファでも可)を有する。インバータINV1は、ハイレベルVDDV2の電源線とローレベルVSSV2の電源線との間に縦続接続されているPMOSトランジスタ45とNMOSトランジスタ46を有する。インバータINV1は、その出力が第1電源電圧VDD1の電源線32(i)に接続され、電源線32(i)を電源スキャン信号VSCAN2(i)でAC駆動する。
表示部2は図4(A)に示す画素回路3(i,j)がマトリクス状に配置されている。表示部2の水平方向(横方向)の一方側に、電源線32(i)をAC駆動する第2スキャナ42が配置されている。ここで図5では、第2スキャナ42に最も近い第r列の画素回路3(i,r)と、第2スキャナ42から最も遠い第l列の画素回路3(i,l)のみ示す。
第2スキャナ42は、画素回路の行ごとに、第1電源電圧VDD1の電源線32(i)をAC駆動する駆動ユニット42A(i)を備える。駆動ユニット42A(i)は、その出力段にインバータINV1(バッファでも可)を有する。インバータINV1は、ハイレベルVDDV2の電源線とローレベルVSSV2の電源線との間に縦続接続されているPMOSトランジスタ45とNMOSトランジスタ46を有する。インバータINV1は、その出力が第1電源電圧VDD1の電源線32(i)に接続され、電源線32(i)を電源スキャン信号VSCAN2(i)でAC駆動する。
ここで画素行と同じ数だけ駆動ユニット42A(i),42A(i+1),42A(i+3),…が設けられおり、どの駆動ユニットも構成が同じで、駆動能力も等しい。
ただし、入力される映像信号に応じて駆動時の負荷が異なり、したがって各駆動ユニット42A(i)が対応する電源線32(i)に流すトータルの駆動電流Ioled(total)が、異なる。
また、このとき電源線32(i)は配線抵抗を有するため電圧降下が生じる。したがって、第2スキャナ42に最も近い第r列の画素回路3(i,r)の電源供給ノードNDrに比べ、第2スキャナ42から最も遠い第l列の画素回路3(i,l)の電源供給ノードNDlでの電圧降下が著しく大きくなる。その間の他の列では、第2スキャナ42から遠くなるほど電圧降下も次第に大きくなる。
これにより、映像信号上のデータ電圧レベルが同じであるが、表示行が異なる2つの画素で、有機発光ダイオードOLED(i,j)の駆動電流Ioledが異なり、これがスキャナからの距離が遠いほど顕著になり、その結果、表示映像に前述したクロストークが生じる。
ただし、入力される映像信号に応じて駆動時の負荷が異なり、したがって各駆動ユニット42A(i)が対応する電源線32(i)に流すトータルの駆動電流Ioled(total)が、異なる。
また、このとき電源線32(i)は配線抵抗を有するため電圧降下が生じる。したがって、第2スキャナ42に最も近い第r列の画素回路3(i,r)の電源供給ノードNDrに比べ、第2スキャナ42から最も遠い第l列の画素回路3(i,l)の電源供給ノードNDlでの電圧降下が著しく大きくなる。その間の他の列では、第2スキャナ42から遠くなるほど電圧降下も次第に大きくなる。
これにより、映像信号上のデータ電圧レベルが同じであるが、表示行が異なる2つの画素で、有機発光ダイオードOLED(i,j)の駆動電流Ioledが異なり、これがスキャナからの距離が遠いほど顕著になり、その結果、表示映像に前述したクロストークが生じる。
以下、このクロストーク抑制の対処として、新たに設ける回路手段の実施形態を説明する。
なお、第2スキャナ42に近い側で対策を採るやり方と、遠い側で対策を採るやり方がある。前者は制御信号を第2スキャナ42から得やすく安定動作する利点があり、後者は、クロストークのみならずシェーディングも合わせて抑制できる利点がある。以下、近い側で対策を採るやり方と遠い側で対策を採るやり方の順で説明する。
なお、第2スキャナ42に近い側で対策を採るやり方と、遠い側で対策を採るやり方がある。前者は制御信号を第2スキャナ42から得やすく安定動作する利点があり、後者は、クロストークのみならずシェーディングも合わせて抑制できる利点がある。以下、近い側で対策を採るやり方と遠い側で対策を採るやり方の順で説明する。
《第1実施形態》
図6は、第1実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
本実施形態では、駆動ユニット42A(i)の出力に接続されている電源線32(i)と、その隣の駆動ユニット42A(i+1)の出力に接続されている電源線32(i+1)とを短絡するスイッチ7(i)を設けている。同様に、電源線32(i+1)と、その隣の他の電源線32(i+2)とを短絡するスイッチ7(i+1)を設けている。このような構成が他の隣り合う電源線間でも同様に採られている。
図6は、第1実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
本実施形態では、駆動ユニット42A(i)の出力に接続されている電源線32(i)と、その隣の駆動ユニット42A(i+1)の出力に接続されている電源線32(i+1)とを短絡するスイッチ7(i)を設けている。同様に、電源線32(i+1)と、その隣の他の電源線32(i+2)とを短絡するスイッチ7(i+1)を設けている。このような構成が他の隣り合う電源線間でも同様に採られている。
スイッチ7(i),7(i+1),…のそれぞれは、当該スイッチに接続されている電源線32(i),32(i+1),…に接続されている駆動ユニット42A(i),42A(i+1),…によるAC駆動に応答してオンとオフが制御される。以下、スイッチ7(i)で代表させる場合を説明するが、その動作はスイッチ7(i+1)でも同様である(他の実施形態においても同様)。
このスイッチ7(i)は、対応する駆動ユニット42A(i)および42A(i+1)が“H”レベル(ハイレベルVDDV2)を出力するとき、すなわち有機発光ダイオードOLED(i,j)およびOLED(i+1,j)に電流を流して発光可能とするときにオンし、それ以外でオフするように制御される。
これによって、パネル表示エリアの垂直方向に隣接する画素間で駆動電流の差を小さくすることができる。これは、以下の理由による。
従来は、1つの駆動ユニット42Aで1本の電源線32を駆動する。よって、駆動ユニット42A(i)の出力端での電圧は、その駆動ユニットの出力段に設けられているインバータINV1のPMOSトランジスタ45のインピーダンスの影響を受け、有機発光ダイオードOLED(i,j)(j=r〜l)の電流の総和によって影響を受ける。有機発光ダイオードOLED(i,j)(j=r〜l)の電流の総和と、隣の画素行の有機発光ダイオードOLED(i+1,j)(j=r〜l)の電流の総和とが異なる場合、駆動ユニット42A(i)の出力端での電圧と駆動ユニット42A(i+1)の出力端での電圧が異なり、これがクロストークの原因となる。
これに対し、本実施形態では、スイッチ7(i)によって、駆動ユニット42A(i)の出力端と駆動ユニット42A(i+1)の出力端が接続された場合、有機発光ダイオードOLED(i,j)(j=r〜l)の電流と、有機発光ダイオードOLED(i+1,j)(j=r〜l)の電流との総和を、駆動ユニット42A(i)と駆動ユニット42A(i+1)の並列接続で駆動する。したがって、駆動ユニット42A(i)の出力端での電圧と駆動ユニット42A(i+1)の出力端での電圧が同一になる。
以上の結果、表示パネル内で垂直方向に隣接する画素間の表示輝度差、すなわちクロストークが抑制できる。
従来は、1つの駆動ユニット42Aで1本の電源線32を駆動する。よって、駆動ユニット42A(i)の出力端での電圧は、その駆動ユニットの出力段に設けられているインバータINV1のPMOSトランジスタ45のインピーダンスの影響を受け、有機発光ダイオードOLED(i,j)(j=r〜l)の電流の総和によって影響を受ける。有機発光ダイオードOLED(i,j)(j=r〜l)の電流の総和と、隣の画素行の有機発光ダイオードOLED(i+1,j)(j=r〜l)の電流の総和とが異なる場合、駆動ユニット42A(i)の出力端での電圧と駆動ユニット42A(i+1)の出力端での電圧が異なり、これがクロストークの原因となる。
これに対し、本実施形態では、スイッチ7(i)によって、駆動ユニット42A(i)の出力端と駆動ユニット42A(i+1)の出力端が接続された場合、有機発光ダイオードOLED(i,j)(j=r〜l)の電流と、有機発光ダイオードOLED(i+1,j)(j=r〜l)の電流との総和を、駆動ユニット42A(i)と駆動ユニット42A(i+1)の並列接続で駆動する。したがって、駆動ユニット42A(i)の出力端での電圧と駆動ユニット42A(i+1)の出力端での電圧が同一になる。
以上の結果、表示パネル内で垂直方向に隣接する画素間の表示輝度差、すなわちクロストークが抑制できる。
なお、駆動対象の行の画素回路群に接続されている駆動ユニット42A(i)のほかに、隣接する駆動ユニット42A(i+1)も動作するとしたが、これは、駆動ユニット42(i+1)は常に電源供給を受けて動作待機状態にあり、出力変化があると駆動ユニット42A(i)と同様に動作するからである。
《第2実施形態》
図7は、第2実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図7においてスイッチ7(i)を有することは第1実施形態(図5)と共通する。
ただし、ここではスイッチ7(i)がPMOSトランジスタから構成されている。スイッチ7(i)がNMOSトランジスタでもよいが、PMOSトランジスタにすると、いわゆる“Vth落ち(Vth drop)”と呼ばれるトランジスタ自身による電圧降下が防止でき、その分、電源線32(i)と電源線32(i+1)の電位等化の効果が高いため好ましい。
図7は、第2実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図7においてスイッチ7(i)を有することは第1実施形態(図5)と共通する。
ただし、ここではスイッチ7(i)がPMOSトランジスタから構成されている。スイッチ7(i)がNMOSトランジスタでもよいが、PMOSトランジスタにすると、いわゆる“Vth落ち(Vth drop)”と呼ばれるトランジスタ自身による電圧降下が防止でき、その分、電源線32(i)と電源線32(i+1)の電位等化の効果が高いため好ましい。
スイッチ7(i)をPMOS構成としたことに関連して、その制御信号を駆動ユニット42Aの出力段に設けられているインバータINV1の入力から得ている。具体的には、駆動ユニット42A(i)のインバータINV1の入力に一方入力が接続され、その隣の駆動ユニット42A(i+1)のインバータINV1の入力に他方入力が接続されているオア回路OR2を設け、その出力をスイッチ7(i)を構成するPMOSトランジスタのゲートに接続している。これによって、駆動ユニット42A(i)と駆動ユニット42A(i+1)の双方が動作して出力端を“H”レベル(VDDV2レベル)に駆動するときに、その2つの駆動ユニットのインバータINV1の入力が共に“L”レベルになると、オア回路OR2の出力が“L”レベルとなってスイッチ7(i)がオンする。
なお、スイッチ7(i)をPMOSトランジスタとNMOSトランジスタとのソース同士、ドレイン同士を接続してトランスミッション・ゲートとしてもよい。この場合、NMOSトランジスタのゲートは不図示のインバータを介して制御され、PMOSトランジスタのゲートはオア回路OR2の出力により直接接続される。
なお、スイッチ7(i)をPMOSトランジスタとNMOSトランジスタとのソース同士、ドレイン同士を接続してトランスミッション・ゲートとしてもよい。この場合、NMOSトランジスタのゲートは不図示のインバータを介して制御され、PMOSトランジスタのゲートはオア回路OR2の出力により直接接続される。
本実施形態によれば、第1実施形態と同様にいわゆるクロストークの抑制効果が得られ、そのときスイッチ7(i)をPMOSトランジスタとしたことによる電源線間の高い電位等化効果が得られる。
以下の実施形態は、スキャナから遠い側で対策を採る場合である。
《第3実施形態》
図8は、第3実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
表示パネルの、表示部2以外のエリアのうち、画素回路アレイから見て第2スキャナ42と反対の側(図2のエリア5)に、隣り合う電源線32(i)と32(i+1)の接続と非接続を制御するスイッチ7(i)が設けられている。
図8は、第3実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
表示パネルの、表示部2以外のエリアのうち、画素回路アレイから見て第2スキャナ42と反対の側(図2のエリア5)に、隣り合う電源線32(i)と32(i+1)の接続と非接続を制御するスイッチ7(i)が設けられている。
このスイッチ7(i)は、第1実施形態と同様に、当該スイッチに接続されている電源線32(i),32(i+1),…に接続されている駆動ユニット42A(i),42A(i+1),…によるAC駆動に応答してオンとオフが制御される。このため、スイッチ7(i)は、対応する駆動ユニット42A(i)および42A(i+1)が“H”レベル(ハイレベルVDDV2)を出力するとき、すなわち有機発光ダイオードOLED(i,j)およびOLED(i+1,j)に電流を流して発光可能とするときにオンし、それ以外でオフするように制御される。
これにより、第1実施形態と同様に、いわゆるクロストークの抑制効果が得られる。これに加え、スイッチ7(i)により短絡された電源線32(i)と電源線32(i+1)が同電位となるため、これによって電源線32(i)の配線抵抗による電圧降下の影響が低減され、その結果、水平方向の画素位置に依存した輝度ムラ(シェーディング)が抑制される効果が得られる。このシェーディング抑制効果は、上記クロストーク抑制効果をアシストするもので、さらにクロストークの抑制が可能である。
《第4実施形態》
図9は、第3実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
第3実施形態のように第2スキャナ42から遠い側にスイッチ7(i)を設けると、その制御信号を第2スキャナ42から得るのは現実的でない。
そこで本実施形態では、電源線32(i)に、ハイインピーダンスの結合回路、例えばインバータINV4を設け、その出力から制御信号を得る。制御信号の用い方は、図7の第2実施形態と同様である。すなわち、電源線32(i)に入力が結合するインバータINV4の出力に一方入力が接続され、その隣の電源線32(i+1)に入力が結合する他のインバータINV4の出力に他方入力が接続されているオア回路OR2を設け、その出力を、スイッチ7(i)を構成するPMOSトランジスタのゲートに接続している。これによって、駆動ユニット42A(i)と42A(i+1)が動作し、その出力に接続されている2つのインバータINV4の出力が共に“L”レベルになると、オア回路OR2の出力が“L”レベルとなってスイッチ7(i)がオンする。
図9は、第3実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
第3実施形態のように第2スキャナ42から遠い側にスイッチ7(i)を設けると、その制御信号を第2スキャナ42から得るのは現実的でない。
そこで本実施形態では、電源線32(i)に、ハイインピーダンスの結合回路、例えばインバータINV4を設け、その出力から制御信号を得る。制御信号の用い方は、図7の第2実施形態と同様である。すなわち、電源線32(i)に入力が結合するインバータINV4の出力に一方入力が接続され、その隣の電源線32(i+1)に入力が結合する他のインバータINV4の出力に他方入力が接続されているオア回路OR2を設け、その出力を、スイッチ7(i)を構成するPMOSトランジスタのゲートに接続している。これによって、駆動ユニット42A(i)と42A(i+1)が動作し、その出力に接続されている2つのインバータINV4の出力が共に“L”レベルになると、オア回路OR2の出力が“L”レベルとなってスイッチ7(i)がオンする。
なお、スイッチ7(i)をPMOSトランジスタとNMOSトランジスタとのソース同士、ドレイン同士を接続してトランスミッション・ゲートとしてもよい。
本実施形態によれば、第1実施形態と同様なクロストークの抑制効果、第3実施形態と同様なシェーディング抑制効果に加え、第2実施形態と同様にスイッチ7(i)をPMOSトランジスタとしたことによる電源線間の高い電位等化効果が得られる。
《第5実施形態》
上記第4実施形態の回路(図9)では、2つの駆動ユニット42A(i)と42A(i+1)の出力が共に“H”レベルから“L”レベルに切り替わるとき、スイッチ7(i)がオンしている。このため、電源線32(i)または電源線32(i+1)に接続されている2つのインバータINV4の入力から見た場合、2本の電源線32(i)と32(i+1)が負荷として見える。したがって、2つのインバータINV4は、スイッチ7(i)をオフすべき電源線変化があっても、その電源線変化が電源線短絡によって小さくなる上、負荷が大きいため、その電源線変化に対応してインバータ出力を反転できない可能性がある。また、適切にインバータ出力を切り替えできるにしても、その動作が遅くなるという不都合がある。
上記第4実施形態の回路(図9)では、2つの駆動ユニット42A(i)と42A(i+1)の出力が共に“H”レベルから“L”レベルに切り替わるとき、スイッチ7(i)がオンしている。このため、電源線32(i)または電源線32(i+1)に接続されている2つのインバータINV4の入力から見た場合、2本の電源線32(i)と32(i+1)が負荷として見える。したがって、2つのインバータINV4は、スイッチ7(i)をオフすべき電源線変化があっても、その電源線変化が電源線短絡によって小さくなる上、負荷が大きいため、その電源線変化に対応してインバータ出力を反転できない可能性がある。また、適切にインバータ出力を切り替えできるにしても、その動作が遅くなるという不都合がある。
本実施形態は、この点を改善するものである。
図10は、第5実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図10において、第2スキャナ42と反対の側(図2のエリア5)に、スイッチ7(i)、インバータINV4およびオア回路OR2が設けられていることは第4実施形態(図9)と共通する。
図10は、第5実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図10において、第2スキャナ42と反対の側(図2のエリア5)に、スイッチ7(i)、インバータINV4およびオア回路OR2が設けられていることは第4実施形態(図9)と共通する。
ただし、本実施形態では、図10に示すように、オア回路OR3が新たに、オア回路OR2とスイッチ7(i)のゲートとの間に設けられている。オア回路OR3の一方入力にオア回路OR2の出力が接続されている。オア回路OR3の他方入力は、列(カラム)方向の複数のオア回路OR3で共通なイネーブル信号線51に接続されている。また、オア回路OR3の出力がスイッチ7(i)のゲートに接続されている。イネーブル信号線51には、インバータINV3を介してローアクティブのイネーブル信号VENB2が印加されている。なお、イネーブル信号VENB2がハイアクティブであればインバータINV3は不要である。
ここでイネーブル信号VENB2は電源線32(i)がハイレベルVDDV2からローレベルVSSV2に遷移するより若干前に、“L”レベルに遷移しスイッチのオフ動作を許可する信号である。よって、イネーブル信号VENB2が“L”レベルとなり、オア回路OR3の一方入力が“H”レベルとなると、オア回路OR3の出力が“H”レベルとなりスイッチ7(i)がオフし、その後、若干遅れて電源線32(i)がハイレベルVDDV2からローレベルVSSV2に遷移する。
このようにオア回路OR3を設けることによって、スイッチ7(i)がオンからオフするゲート制御論理がいち早く確定し、その後に、電源線32(i)と32(i+1)が電位低下するため、スイッチ7(i)を確実にオフすることが可能となる。
このようにオア回路OR3を設けることによって、スイッチ7(i)がオンからオフするゲート制御論理がいち早く確定し、その後に、電源線32(i)と32(i+1)が電位低下するため、スイッチ7(i)を確実にオフすることが可能となる。
図11(A)〜(F)に、この動作のタイミングを示す。
イネーブル信号VENB2のレベル遷移によりスイッチ7(i)のゲート制御論理が確定してから実際の接続と非接続のスイッチングが行われていることが分かる。なお、この場合、2本の電源線を短絡し、短絡する電源線の組み合わせが電源線1本ずつシフトするため、スイッチ7(i)の非接続期間は、図11(D)および図11(E)に示すように2行表示分、すなわち電源スキャン信号VSCAN2(i)のAC駆動解除期間(“L”レベル期間)の2倍になっている。
イネーブル信号VENB2のレベル遷移によりスイッチ7(i)のゲート制御論理が確定してから実際の接続と非接続のスイッチングが行われていることが分かる。なお、この場合、2本の電源線を短絡し、短絡する電源線の組み合わせが電源線1本ずつシフトするため、スイッチ7(i)の非接続期間は、図11(D)および図11(E)に示すように2行表示分、すなわち電源スキャン信号VSCAN2(i)のAC駆動解除期間(“L”レベル期間)の2倍になっている。
本実施形態によれば、第1実施形態と同様なクロストークの抑制効果、第2実施形態と同様にスイッチ7(i)をPMOSトランジスタとしたことによる電源線間の高い電位等化効果、第3実施形態と同様なシェーディング抑制効果に加え、スイッチ7(i)のスイッチ動作が確実に行えるという効果が得られる。
《第6実施形態》
上述した第4および第5実施形態では、さらに改善すべき点としてインバータINV4の貫通電流の発生がある。
インバータINV4は入力電位が十分高いとき、または、十分低いときは、出力をハイレベルVDDV2またはローレベルVSSV2に接続している。このときは、PMOSトランジスタ71とNMOSトランジスタ72の一方がオフしているため、これらを通してハイレベルVDDV2からローレベルVSSV2に貫通電流が流れない。ところが、本実施形態のように電圧降下が生じている電源線32(i)の電位を入力する場合、インバータINV4の入力がハイレベルとローレベルの中間の任意の電位を持つことになり、その場合、PMOSトランジスタ71とNMOSトランジスタ72が共に弱いオン状態となって、インバータINV4に貫通電流が流れる。よって、インバータINV4による大きな電力消費が生じる。この電力消費量は単一のインバータINV4では比較的小さい場合でも、表示パネル全体では大きい。
上述した第4および第5実施形態では、さらに改善すべき点としてインバータINV4の貫通電流の発生がある。
インバータINV4は入力電位が十分高いとき、または、十分低いときは、出力をハイレベルVDDV2またはローレベルVSSV2に接続している。このときは、PMOSトランジスタ71とNMOSトランジスタ72の一方がオフしているため、これらを通してハイレベルVDDV2からローレベルVSSV2に貫通電流が流れない。ところが、本実施形態のように電圧降下が生じている電源線32(i)の電位を入力する場合、インバータINV4の入力がハイレベルとローレベルの中間の任意の電位を持つことになり、その場合、PMOSトランジスタ71とNMOSトランジスタ72が共に弱いオン状態となって、インバータINV4に貫通電流が流れる。よって、インバータINV4による大きな電力消費が生じる。この電力消費量は単一のインバータINV4では比較的小さい場合でも、表示パネル全体では大きい。
本実施形態は、この点を改善するものである。
図12は、第4実施形態を、貫通電流防止の点において改善する表示部2およびその駆動部の一部を示す回路図である。
図12において、第2スキャナ42と反対の側(図2のエリア5)に、スイッチ7(i)、インバータINV4およびオア回路OR2が設けられていることは第4実施形態(図9)と共通する。
図12は、第4実施形態を、貫通電流防止の点において改善する表示部2およびその駆動部の一部を示す回路図である。
図12において、第2スキャナ42と反対の側(図2のエリア5)に、スイッチ7(i)、インバータINV4およびオア回路OR2が設けられていることは第4実施形態(図9)と共通する。
ただし、本実施形態では、図12に示すように、電源線32(i)とインバータINV4の入力の間に、電源線32(i)の電圧降下を補償して駆動ユニット42A(i)の出力レベルに戻す電圧補償回路(V.COMP)60が新たに設けられている。
図13(A)は電圧補償回路60の入出力接続関係を示すブロック図、図13(B)は具体例としての回路図である。
図13(A)に示す電圧補償回路60の入力(in)には電源スキャン信号VSCAN2(i)が印加されるため、その電位がハイレベルとローレベルに交互に変化する。電圧補償回路60の出力(out)はインバータINV4の入力に接続されている。電圧補償回路60には、図12の駆動ユニット42A(i)の駆動電圧、すなわちハイレベルVDDV2とローレベルVSSV2の電源電圧が供給されている。
図13(A)に示す電圧補償回路60の入力(in)には電源スキャン信号VSCAN2(i)が印加されるため、その電位がハイレベルとローレベルに交互に変化する。電圧補償回路60の出力(out)はインバータINV4の入力に接続されている。電圧補償回路60には、図12の駆動ユニット42A(i)の駆動電圧、すなわちハイレベルVDDV2とローレベルVSSV2の電源電圧が供給されている。
より詳細には、図13(B)に示すように、ハイレベルVDDV2とローレベルVSSV2の2電源間に、2つのCMOS対、すなわちPMOSトランジスタ61inとNMOSトランジスタ62inからなるCMOS対と、PMOSトランジスタ61outとNMOSトランジスタ62outからなるCMOS対が互いに並列に接続されている。
PMOSトランジスタ61inのゲートがPMOSトランジスタ61outとNMOSトランジスタ62outの接続点と結合し、PMOSトランジスタ61outのゲートがPMOSトランジスタ61inとNMOSトランジスタ62inの接続点と結合し、これにより4トランジスタによるラッチ回路が構成されている。PMOSトランジスタ61outとNMOSトランジスタ62outの接続点がインバータINV4に接続されて出力(out)(図13(A))を構成している。NMOSトランジスタ62outのゲートは当該電圧補償回路60の基準電圧として、電源振幅の半分の電位を与える電圧(VDDV2+VSSV2)/2が付与されている。
PMOSトランジスタ61inのゲートがPMOSトランジスタ61outとNMOSトランジスタ62outの接続点と結合し、PMOSトランジスタ61outのゲートがPMOSトランジスタ61inとNMOSトランジスタ62inの接続点と結合し、これにより4トランジスタによるラッチ回路が構成されている。PMOSトランジスタ61outとNMOSトランジスタ62outの接続点がインバータINV4に接続されて出力(out)(図13(A))を構成している。NMOSトランジスタ62outのゲートは当該電圧補償回路60の基準電圧として、電源振幅の半分の電位を与える電圧(VDDV2+VSSV2)/2が付与されている。
この回路構成では、入力論理が“H”レベルのときに出力も“H”レベルをとるが、入力が理想的なハイレベルVDDV2から下がっていても、当該ラッチ回路が反転動作する中間レベル(上記基準電圧)まで下がらなければ、出力を理想的なハイレベルVDDV2に引き上げる電圧補償を行う。入力論理が“L”レベルの場合は逆の動作となるが、本実施形態では電源スキャン信号VSCAN2(i)のハイレベルの電圧低下を防止する目的であるため、ハイレベル側の電圧補償効果に大きな意味がある。
なお、当該電圧補償回路60はノイズ吸収の機能もあり、その場合、ハイレベル側とローレベル側の電圧補償の双方が有効に働いて負または正のノイズを電源線32(i)から有効に除去する。
本実施形態によれば、第1実施形態と同様なクロストークの抑制効果、第2実施形態と同様にスイッチ7(i)をPMOSトランジスタとしたことによる電源線間の高い電位等化効果、第3実施形態と同様なシェーディング抑制効果に加え、電圧補償回路60の電圧補償効果によりインバータINV4の貫通電流発生を防止して消費電力の低減を図るという効果が得られる。
なお、本実施形態を第5実施形態に適用することも可能である。この場合、電圧補償回路60を図10の電源線32(i)とインバータINV4の間に接続すると、上述した電圧補償効果が同様に得られる。この場合、スイッチ7(i)のスイッチ動作を確実に行えるという第5実施形態の効果が、上述した効果に追加される。
電圧補償回路60の電圧補償効果は、ハイレベル側で電圧降下した電源線32(i)を短絡線73に接続するため、ハイレベルVDDV2の電源線を介して、2つの電源線32(i)と32(i+1)を電気的に短絡するというスイッチ7(i)の機能を同時に実行しているという見方ができる。よって、スイッチ7(i)をアシストする効果もある。
この点を考慮すると、電圧補償回路60をスイッチ7(i)の代わりに用いることができる。つまり、本発明ではスイッチ7(i)を介した電源線間の直接的な接続に限定されるものでなく、ハイレベルVDDV2の電源線を介した間接的(仮想的)な短絡を含むものである。
この点を考慮すると、電圧補償回路60をスイッチ7(i)の代わりに用いることができる。つまり、本発明ではスイッチ7(i)を介した電源線間の直接的な接続に限定されるものでなく、ハイレベルVDDV2の電源線を介した間接的(仮想的)な短絡を含むものである。
《第7実施形態》
図14は、第7実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
画素回路アレイから見て第2スキャナ42と反対の側(図2のエリア5)に、短絡線73が列(カラム)方向に配線されている。そして、第2スキャナ42と各電源線32(i)との接続と非接続を制御するスイッチ48(i)が設けられている。このスイッチは上述した他の実施形態におけるスイッチ7(i)と同じ機能を隣接する2つのスイッチ、たとえば48(i)と48(i+1)ならびに短絡線73によって実現するものである。
スイッチ48(i)は、当該スイッチに接続されている電源線32(i)の駆動ユニット42A(i)によるAC駆動に応答してオンとオフが制御される。このときスイッチ48(i)は隣接する他のスイッチ48(i+1)とペアでオンされ、次の画素回路の行を駆動するときは、スイッチの組み合わせを1つずらしてオンされる。
このスイッチ48(i)は、対応する駆動ユニット42A(i)が“H”レベル(ハイレベルVDDV2)を出力するとき、すなわち有機発光ダイオードOLED(i,j)に電流を流して発光可能とするときにオンし、それ以外でオフするように制御される。
図14は、第7実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
画素回路アレイから見て第2スキャナ42と反対の側(図2のエリア5)に、短絡線73が列(カラム)方向に配線されている。そして、第2スキャナ42と各電源線32(i)との接続と非接続を制御するスイッチ48(i)が設けられている。このスイッチは上述した他の実施形態におけるスイッチ7(i)と同じ機能を隣接する2つのスイッチ、たとえば48(i)と48(i+1)ならびに短絡線73によって実現するものである。
スイッチ48(i)は、当該スイッチに接続されている電源線32(i)の駆動ユニット42A(i)によるAC駆動に応答してオンとオフが制御される。このときスイッチ48(i)は隣接する他のスイッチ48(i+1)とペアでオンされ、次の画素回路の行を駆動するときは、スイッチの組み合わせを1つずらしてオンされる。
このスイッチ48(i)は、対応する駆動ユニット42A(i)が“H”レベル(ハイレベルVDDV2)を出力するとき、すなわち有機発光ダイオードOLED(i,j)に電流を流して発光可能とするときにオンし、それ以外でオフするように制御される。
これによって、図8に示す第3実施形態と同様な効果が得られる。
《第8実施形態》
図15は、第8実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図15において短絡線73およびスイッチ48(i)を有することは第7実施形態(図14)と共通する。
ただし、ここではスイッチ48(i)がPMOSトランジスタから構成されている。
図15は、第8実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図15において短絡線73およびスイッチ48(i)を有することは第7実施形態(図14)と共通する。
ただし、ここではスイッチ48(i)がPMOSトランジスタから構成されている。
スイッチ48(i)をPMOS構成としたことに関連して、電源線32(i)の電位論理を反転するインバータINV2が設けられている。
インバータINV2は、ハイレベルVDDV2の電源線とローレベルVSSV2の電源線との間に縦続接続されているPMOSトランジスタ49とNMOSトランジスタ50を有する。インバータINV2の入力が電源線32(i)に接続され、出力がスイッチ48(i)(PMOSトランジスタ)のゲートに接続されている。
なお、スイッチ48(i)をPMOSトランジスタとNMOSトランジスタとのソース同士、ドレイン同士を接続してトランスミッション・ゲートとしてもよい。この場合、PMOSトランジスタのゲートはインバータINV2を介して電源線32(i)に接続され、NMOSトランジスタのゲートは電源線32(i)に直接接続される。
インバータINV2は、ハイレベルVDDV2の電源線とローレベルVSSV2の電源線との間に縦続接続されているPMOSトランジスタ49とNMOSトランジスタ50を有する。インバータINV2の入力が電源線32(i)に接続され、出力がスイッチ48(i)(PMOSトランジスタ)のゲートに接続されている。
なお、スイッチ48(i)をPMOSトランジスタとNMOSトランジスタとのソース同士、ドレイン同士を接続してトランスミッション・ゲートとしてもよい。この場合、PMOSトランジスタのゲートはインバータINV2を介して電源線32(i)に接続され、NMOSトランジスタのゲートは電源線32(i)に直接接続される。
なお、スイッチ48(i)をNMOSトランジスタとする場合は、例えばインバータを2段接続するバッファ構成とするとよい。
本実施形態によれば、第4実施形態と同様な効果が得られる。
本実施形態によれば、第4実施形態と同様な効果が得られる。
《第9実施形態》
上記第8実施形態の回路(図15)では、スイッチ48(i)がオンしているとき、当該スイッチ自身で電源線32(i)の“H”レベルを支えていることから、つぎに電源線32(i)の電位が“L”レベルに遷移しようとすると、スイッチ自身が電圧降下を補償するため電荷を補おうとするフィードバックがかかり、さらにゲートを開く向きに制御される。したがって、スイッチ48(i)とインバータINV2のトランジスタサイズを最適化しないとスイッチ48(i)のオフ動作ができない、あるいは、できても時間がかかる。
上記第8実施形態の回路(図15)では、スイッチ48(i)がオンしているとき、当該スイッチ自身で電源線32(i)の“H”レベルを支えていることから、つぎに電源線32(i)の電位が“L”レベルに遷移しようとすると、スイッチ自身が電圧降下を補償するため電荷を補おうとするフィードバックがかかり、さらにゲートを開く向きに制御される。したがって、スイッチ48(i)とインバータINV2のトランジスタサイズを最適化しないとスイッチ48(i)のオフ動作ができない、あるいは、できても時間がかかる。
本実施形態は、この点を改善するものである。
図16は、第9実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図16において短絡線73およびスイッチ48(i)を有することは第7および第8実施形態(図14,図15)と共通する。また、スイッチ48(i)を制御するためのインバータINV2を有すること自体は第8実施形態(図15)と共通する。
図16は、第9実施形態に関わる表示部2およびその駆動部の一部を示す回路図である。
図16において短絡線73およびスイッチ48(i)を有することは第7および第8実施形態(図14,図15)と共通する。また、スイッチ48(i)を制御するためのインバータINV2を有すること自体は第8実施形態(図15)と共通する。
ただし、本実施形態では、図16に示すように、オア回路OR1が新たに設けられている。オア回路OR1の一方入力にインバータINV2の出力が接続されている。オア回路OR1の他方入力は、列(カラム)方向の複数のオア回路OR1で共通なイネーブル信号線51に接続されている。また、オア回路OR1の出力がスイッチ48(i)のゲートに接続されている。イネーブル信号線51には、インバータINV3を介してローアクティブのイネーブル信号VENB2が印加されている。なお、イネーブル信号VENB2がハイアクティブであればインバータINV3は不要である。
ここでイネーブル信号VENB2は電源線32(i)がハイレベルVDDV2からローレベルVSSV2に遷移するより若干前に、“L”レベルに遷移しスイッチ動作を許可する信号である。よって、イネーブル信号VENB2が“L”レベルとなり、オア回路OR1の一方入力が“H”レベルとなると、オア回路OR1の出力が“H”レベルとなりスイッチ48(i)がオフし、その後、若干遅れて電源線32(i)がハイレベルVDDV2からローレベルVSSV2に遷移する。
このようにオア回路OR1を設けることによって、スイッチ48(i)がオンからオフするゲート制御論理がいち早く確定し、その後に、電源線32(i)が電位低下するため、スイッチ48(i)を確実にオフすることが可能となる。
このようにオア回路OR1を設けることによって、スイッチ48(i)がオンからオフするゲート制御論理がいち早く確定し、その後に、電源線32(i)が電位低下するため、スイッチ48(i)を確実にオフすることが可能となる。
本実施形態によれば、第5実施形態と同様な効果が得られる。
つまり、イネーブル信号VENB2のレベル遷移によりスイッチ48(i)のゲート制御論理が確定してから実際の接続と非接続のスイッチングを行うことにより、第5実施形態(図10および図11(A)〜(F))で追加された効果、すなわちスイッチング動作が安定するという効果が得られる。
つまり、イネーブル信号VENB2のレベル遷移によりスイッチ48(i)のゲート制御論理が確定してから実際の接続と非接続のスイッチングを行うことにより、第5実施形態(図10および図11(A)〜(F))で追加された効果、すなわちスイッチング動作が安定するという効果が得られる。
《第10実施形態》
上述した第8および第9実施形態では、さらに改善すべき点としてインバータINV2の貫通電流の発生がある。
インバータINV2は入力電位が十分高いとき、または、十分低いときは、出力をハイレベルVDDV2またはローレベルVSSV2に接続している。このときは、PMOSトランジスタ49とNMOSトランジスタ50の一方がオフしているため、これらを通してハイレベルVDDV2からローレベルVSSV2に貫通電流が流れない。ところが、本実施形態のように電圧降下が生じている電源線32(i)の電位を入力する場合、インバータINV2の入力がハイレベルとローレベルの中間の任意の電位を持つことになり、その場合、PMOSトランジスタ49とNMOSトランジスタ50が共に弱いオン状態となって、インバータINV2に貫通電流が流れる。よって、インバータINV2による大きな電力消費が生じる。この電力消費量は単一のインバータINV2では比較的小さい場合でも、表示パネル全体では大きい。
上述した第8および第9実施形態では、さらに改善すべき点としてインバータINV2の貫通電流の発生がある。
インバータINV2は入力電位が十分高いとき、または、十分低いときは、出力をハイレベルVDDV2またはローレベルVSSV2に接続している。このときは、PMOSトランジスタ49とNMOSトランジスタ50の一方がオフしているため、これらを通してハイレベルVDDV2からローレベルVSSV2に貫通電流が流れない。ところが、本実施形態のように電圧降下が生じている電源線32(i)の電位を入力する場合、インバータINV2の入力がハイレベルとローレベルの中間の任意の電位を持つことになり、その場合、PMOSトランジスタ49とNMOSトランジスタ50が共に弱いオン状態となって、インバータINV2に貫通電流が流れる。よって、インバータINV2による大きな電力消費が生じる。この電力消費量は単一のインバータINV2では比較的小さい場合でも、表示パネル全体では大きい。
本実施形態は、この点を改善するものである。
図17は、第8実施形態を、貫通電流防止の点において改善する表示部2およびその駆動部の一部を示す回路図である。
図17において短絡線73およびスイッチ48(i)を有すること、スイッチ48(i)を制御するためのインバータINV2を有すること自体は第8実施形態(図15)と共通する。
図17は、第8実施形態を、貫通電流防止の点において改善する表示部2およびその駆動部の一部を示す回路図である。
図17において短絡線73およびスイッチ48(i)を有すること、スイッチ48(i)を制御するためのインバータINV2を有すること自体は第8実施形態(図15)と共通する。
ただし、本実施形態では、図17に示すように、電源線32(i)とインバータINV2の入力の間に、電源線32(i)の電圧降下を補償して駆動ユニット42A(i)の出力レベルに戻す電圧補償回路(V.COMP)60が新たに設けられている。
電圧補償回路60の回路構成および動作は図13を用いて既に説明した第6実施形態と共通するため、ここでの説明を省略する。
電圧補償回路60の回路構成および動作は図13を用いて既に説明した第6実施形態と共通するため、ここでの説明を省略する。
本実施形態によれば、第6実施形態と同様な効果が得られる。
なお、本実施形態を第9実施形態に適用することも可能である。この場合、電圧補償回路60を図16の電源線32(i)とインバータINV2の間に接続すると、上述した電圧補償効果が同様に得られる。この場合、スイッチ48(i)のスイッチ動作を確実に行えるという効果が、第9実施形態で述べた種々の効果に追加される。
なお、本実施形態を第9実施形態に適用することも可能である。この場合、電圧補償回路60を図16の電源線32(i)とインバータINV2の間に接続すると、上述した電圧補償効果が同様に得られる。この場合、スイッチ48(i)のスイッチ動作を確実に行えるという効果が、第9実施形態で述べた種々の効果に追加される。
電圧補償回路60の電圧補償効果は、ハイレベル側で電圧降下した電源線32(i)を短絡線73に接続するというスイッチ48(i)の機能を同時に実行しているという見方ができる。よって、スイッチ48(i)をアシストする効果もある。
この点を考慮すると、電圧補償回路60をスイッチ48(i)と短絡線73の代わりに用いることができる。つまり、特に図示しないが、スイッチ48(i)を電圧補償回路60で置き換え、短絡線73を省略し、電圧補償回路60の出力はオープンとする。これにより電圧補償回路60が持つ閾値レベルを基準として、それより高い電圧範囲内ならば電源線32(i)に電圧降下が生じても、当該電源線の電位をハイレベルVDDV2に速やかに引き上げることができる。その際、隣接する電源線32(i)と電源線32(i+1)はハイレベルVDDV2の電源線を介して間接的(仮想的)に短絡される。
この点を考慮すると、電圧補償回路60をスイッチ48(i)と短絡線73の代わりに用いることができる。つまり、特に図示しないが、スイッチ48(i)を電圧補償回路60で置き換え、短絡線73を省略し、電圧補償回路60の出力はオープンとする。これにより電圧補償回路60が持つ閾値レベルを基準として、それより高い電圧範囲内ならば電源線32(i)に電圧降下が生じても、当該電源線の電位をハイレベルVDDV2に速やかに引き上げることができる。その際、隣接する電源線32(i)と電源線32(i+1)はハイレベルVDDV2の電源線を介して間接的(仮想的)に短絡される。
上述した第1〜第10実施形態では、ハイレベルVDDV2をAC駆動したが、図3(B)に示すようにローレベルVSSV2をAC駆動してもよい。
つぎに、以上の第1〜第10実施形態に適用可能な画素回路例を、2例以下に説明する。
[画素回路例1]
図18に、PMOSドライブの画素回路を示す。
図解する画素回路3A(3(i,j)に相当)は、4つのトランジスタTr1,Tr3,Tr4,Tr5、2つのキャパシタCs,Cc、および、1つの有機発光ダイオードOLEDを有する。
駆動トランジスタTr3はPMOSトランジスタであり、そのソースが電源スキャン信号VSCAN2(i)によりAC駆動される第1電源電圧VDD1の供給線に接続されている。また、駆動トランジスタTr3のドレインが有機発光ダイオードOLEDのアノードに接続されている。有機発光ダイオードOLEDのカソードは一定な第2電源電圧VSS1の供給線に接続されている。
図18に、PMOSドライブの画素回路を示す。
図解する画素回路3A(3(i,j)に相当)は、4つのトランジスタTr1,Tr3,Tr4,Tr5、2つのキャパシタCs,Cc、および、1つの有機発光ダイオードOLEDを有する。
駆動トランジスタTr3はPMOSトランジスタであり、そのソースが電源スキャン信号VSCAN2(i)によりAC駆動される第1電源電圧VDD1の供給線に接続されている。また、駆動トランジスタTr3のドレインが有機発光ダイオードOLEDのアノードに接続されている。有機発光ダイオードOLEDのカソードは一定な第2電源電圧VSS1の供給線に接続されている。
駆動トランジスタTr3のゲートと信号入力線SIGとの間に結合キャパシタCcとサンプリング・トランジスタTr1が直列接続されている。駆動トランジスタTr3のゲートとドレイン間にシャント・トランジスタTR4が接続されている。
駆動トランジスタTr3のゲートとソース間に蓄積キャパシタCsが接続されている。また、結合キャパシタCcとサンプリング・トランジスタTr1の接続ノードとオフセット電圧Vofsの供給線との間に、オフセット・トランジスタTR5が接続されている。
駆動トランジスタTr3のゲートとソース間に蓄積キャパシタCsが接続されている。また、結合キャパシタCcとサンプリング・トランジスタTr1の接続ノードとオフセット電圧Vofsの供給線との間に、オフセット・トランジスタTR5が接続されている。
サンプリング・トランジスタTr1は第1スキャン信号VSCAN1(i)によりオンとオフが制御され、シャント・トランジスタTR4は第3スキャン信号VSCAN3(i)によりオンとオフが制御され、さらに、オフセット・トランジスタTR5は第4スキャン信号VSCAN4(i)によりオンとオフが制御される。これらの制御タイミングおよびAC電源駆動タイミングは、図3に示す4つの第1〜第4スキャナ41〜44により制御される。
図19(A)〜(G)に、図18の画素回路3Aの動作タイミングチャートを示す。
図19(E)に示すように時間T0でVth補正期間が開始されると、図19(B)に示すように第3スキャン信号(以下、“入力等化スキャン信号”という)VSCAN3(i)が“H”レベルに遷移して、駆動トランジスタTr3のゲートがドレインと接続される。また、図19(C)に示すように第4スキャン信号VSCAN4(i)が“H”レベルに遷移して、オフセット・トランジスタTR5がオンし、図19(E)に示すようにノードND1の電位(Vin)が、オフセット電圧Vofsに設定される。
一方、図12(B)に示すように電源スキャン信号VSCAN2(i)が“H”レベル(ハイレベルVDDV2)から“L”レベル(ローレベルVSSV2)に遷移する。ここで、ローレベルVSSV2は、駆動トランジスタTr3とOLEDの直列接続に微小な電流が流れるような電圧値を有する。十分な時間が経過すると、図12(F)に示すように、駆動トランジスタTr3の駆動トランジスタTr3のゲート電圧Vgは、ローレベルVSSV2から駆動トランジスタTr3のしきい値電圧Vth3だけ高い電圧(VSSV2+Vth3)に収束する。
図19(E)に示すように時間T0でVth補正期間が開始されると、図19(B)に示すように第3スキャン信号(以下、“入力等化スキャン信号”という)VSCAN3(i)が“H”レベルに遷移して、駆動トランジスタTr3のゲートがドレインと接続される。また、図19(C)に示すように第4スキャン信号VSCAN4(i)が“H”レベルに遷移して、オフセット・トランジスタTR5がオンし、図19(E)に示すようにノードND1の電位(Vin)が、オフセット電圧Vofsに設定される。
一方、図12(B)に示すように電源スキャン信号VSCAN2(i)が“H”レベル(ハイレベルVDDV2)から“L”レベル(ローレベルVSSV2)に遷移する。ここで、ローレベルVSSV2は、駆動トランジスタTr3とOLEDの直列接続に微小な電流が流れるような電圧値を有する。十分な時間が経過すると、図12(F)に示すように、駆動トランジスタTr3の駆動トランジスタTr3のゲート電圧Vgは、ローレベルVSSV2から駆動トランジスタTr3のしきい値電圧Vth3だけ高い電圧(VSSV2+Vth3)に収束する。
つぎに、図19(C)および(D)に示すように、時間T1にて第3スキャン信号VSCAN3(i)と第4スキャン信号VSCAN4(i)が共に“L”レベルになると、シャント・トランジスタTR4およびオフセット・トランジスタTR5がオフする。これにより、ノードND1がフローティングになるとともに、駆動トランジスタTr3のゲートとドレインが切り離され、図19(G)に示すようにVth補正期間が終了する。
この状態で、図19(A)に示すように、時間T2にて第1スキャン信号VSCAN1(i)が“H”レベルに遷移してデータ書き込み期間が開始される(図19(G))。
データ電圧Vsig(i)がサンプリング・トランジスタTr1によってサンプリングされ、図19(E)に示すように、ノードND1の電位が、オフセット電圧Vofsからサンプリングデータ値(−Vdata)だけ変動する。ここで、結合キャパシタCcが蓄積キャパシタCsより十分大きく“Cc>>Cs”を満たす場合、駆動トランジスタTr3のゲート電圧Vgは、結合キャパシタCcを介してノードND1と同様の値(−Vdata)だけ変動する。そのため、駆動トランジスタのTr3のゲート電圧Vg(ゲート−ソース間電圧Vgs)は、図19(F)に示すように“VSSV2−Vdata+Vth3”となる。この電圧(VSSV2−Vdata+Vth3)は蓄積キャパシタCsに保持される。
図19(A)に示すように、時間T3にて第1スキャン信号VSCAN1(i)が“L”レベルになると、データ書き込み期間が終了する(図19(G))。
データ電圧Vsig(i)がサンプリング・トランジスタTr1によってサンプリングされ、図19(E)に示すように、ノードND1の電位が、オフセット電圧Vofsからサンプリングデータ値(−Vdata)だけ変動する。ここで、結合キャパシタCcが蓄積キャパシタCsより十分大きく“Cc>>Cs”を満たす場合、駆動トランジスタTr3のゲート電圧Vgは、結合キャパシタCcを介してノードND1と同様の値(−Vdata)だけ変動する。そのため、駆動トランジスタのTr3のゲート電圧Vg(ゲート−ソース間電圧Vgs)は、図19(F)に示すように“VSSV2−Vdata+Vth3”となる。この電圧(VSSV2−Vdata+Vth3)は蓄積キャパシタCsに保持される。
図19(A)に示すように、時間T3にて第1スキャン信号VSCAN1(i)が“L”レベルになると、データ書き込み期間が終了する(図19(G))。
次に、図19(B)に示すように、時間T4にて、電源スキャン信号VSCAN2(i)を“L”レベルから“H”レベルに遷移させる。これにより発光期間が開始する(図19(G))。
ここでハイレベルVDDV2は、駆動トランジスタTr3が飽和動作に必要な電圧条件を満たしている。このとき、保持容量Csによって駆動トランジスタTr3のゲート−ソース間電圧Vgsは一定値に保たれ、有機発光ダイオードOLEDの発光が可能となる。また、駆動トランジスタTr3のゲート電圧Vgは、ハイレベルVDDV2とローレベルVSSV2の差電圧だけ上昇するため、駆動トランジスタTr3を流れる電流の増加分は、駆動トランジスタTr3のしきい値電圧Vth3に依存しない値を有する。ただし、駆動トランジスタTr3のゲート電圧Vgはサンプリングデータ値Vdataに依存しており、そのため、有機発光ダイオードOLEDはサンプリングデータ値Vdata(データ電圧Vsig(i))に応じた輝度で発光する。
ここでハイレベルVDDV2は、駆動トランジスタTr3が飽和動作に必要な電圧条件を満たしている。このとき、保持容量Csによって駆動トランジスタTr3のゲート−ソース間電圧Vgsは一定値に保たれ、有機発光ダイオードOLEDの発光が可能となる。また、駆動トランジスタTr3のゲート電圧Vgは、ハイレベルVDDV2とローレベルVSSV2の差電圧だけ上昇するため、駆動トランジスタTr3を流れる電流の増加分は、駆動トランジスタTr3のしきい値電圧Vth3に依存しない値を有する。ただし、駆動トランジスタTr3のゲート電圧Vgはサンプリングデータ値Vdataに依存しており、そのため、有機発光ダイオードOLEDはサンプリングデータ値Vdata(データ電圧Vsig(i))に応じた輝度で発光する。
[画素回路例2]
図20に、他の画素回路3Bの構成図を示す。
図解する画素回路3Bが図18と異なる点は、駆動トランジスタTr3がNMOS構成であること、および、オフセット電圧Vofsがローレベルに規定されていることである。
図20に、他の画素回路3Bの構成図を示す。
図解する画素回路3Bが図18と異なる点は、駆動トランジスタTr3がNMOS構成であること、および、オフセット電圧Vofsがローレベルに規定されていることである。
図21(A)〜(E)に動作タイミングチャートを示す。
図21(C)に示すように、時間T0にて第4スキャン信号VSCAN4(i)が“L”レベルから“H”レベルに立ち上がると、オフセット・トランジスタTR5がオンし準備期間が始まる(図21(E))。
すると、図21(D)に示すように、駆動トランジスタTr3のゲートにオフセット電圧Vofsが設定され(Vg=Vofs)、このとき電源スキャン信号VSCAN2(i)がローレベルVSSV2であるため(図21(B))、駆動トランジスタTr3を介して、そのソース電位VsがローレベルVSSV2をとる。
ここでオフセット電圧Vofsは、後述するしきい値補正後に駆動トランジスタTr3がオンしない値を有する。すなわち、有機発光ダイオードOLEDのしきい値電圧をVth(oled)、駆動トランジスタTr3のしきい値電圧をVth3とすると、オフセット電圧Vofsは次式(1)を満たす必要がある。
図21(C)に示すように、時間T0にて第4スキャン信号VSCAN4(i)が“L”レベルから“H”レベルに立ち上がると、オフセット・トランジスタTR5がオンし準備期間が始まる(図21(E))。
すると、図21(D)に示すように、駆動トランジスタTr3のゲートにオフセット電圧Vofsが設定され(Vg=Vofs)、このとき電源スキャン信号VSCAN2(i)がローレベルVSSV2であるため(図21(B))、駆動トランジスタTr3を介して、そのソース電位VsがローレベルVSSV2をとる。
ここでオフセット電圧Vofsは、後述するしきい値補正後に駆動トランジスタTr3がオンしない値を有する。すなわち、有機発光ダイオードOLEDのしきい値電圧をVth(oled)、駆動トランジスタTr3のしきい値電圧をVth3とすると、オフセット電圧Vofsは次式(1)を満たす必要がある。
[数1]
Vofs<VSS1+Vth(oled)+Vth3…(1)
Vofs<VSS1+Vth(oled)+Vth3…(1)
また、電源スキャン信号VSCAN2(i)のローレベルVSSV2は、駆動トランジスタTr3のゲート−ソース間電圧Vgsがしきい値電圧Vth3より大きくなるように、駆動トランジスタTr3のソースノードを下げる必要がある。すなわち、ローレベルVSSV2は次式(2)を満たす必要がある。
[数2]
VSSV2<Vofs−Vth3…(2)
VSSV2<Vofs−Vth3…(2)
図21(E)に示すように、この状態で時間T1にてVth補正期間が開始する。
電源スキャン信号VSCAN2(i)が時間T1にてハイレベルVDDV2に立ち上がると、駆動トランジスタTr3がオンしてそのドレイン電位Vdも持ち上がるが、ゲート−ソース間電圧Vgsがしきい値電圧Vth3と等しくなる(Vgs=Vth3)時点で駆動トランジスタTr3がオフする。よって、Vth補正期間の終点(時間T2)以降、図21(E)に示すように、駆動トランジスタTr3のソース電位Vsが“Vofs−Vth3”を維持し、しきい値電圧Vth3が蓄積キャパシタCsに保持される。このとき、有機発光ダイオードOLEDがオンしないことは、オフセット電圧Vofsの設定により保証されている。
電源スキャン信号VSCAN2(i)が時間T1にてハイレベルVDDV2に立ち上がると、駆動トランジスタTr3がオンしてそのドレイン電位Vdも持ち上がるが、ゲート−ソース間電圧Vgsがしきい値電圧Vth3と等しくなる(Vgs=Vth3)時点で駆動トランジスタTr3がオフする。よって、Vth補正期間の終点(時間T2)以降、図21(E)に示すように、駆動トランジスタTr3のソース電位Vsが“Vofs−Vth3”を維持し、しきい値電圧Vth3が蓄積キャパシタCsに保持される。このとき、有機発光ダイオードOLEDがオンしないことは、オフセット電圧Vofsの設定により保証されている。
図21(A)に示すように、時間T3で第1スキャン信号VSCAN1(i)がハイレベルVDDV2になると、信号書き込み期間が開始する(図21(E))。信号書き込み期間は、同時に、移動度(μ)の補正期間を兼ねる。
なお、信号入力線SIGからサンプリング・トランジスタTr1を介しての駆動トランジスタTr3のゲートへ信号を書き込む時の時定数は、後述する駆動トランジスタTr3のゲート−ソース間電圧Vgsの放電時の時定数よりも短く設定される。以下の説明では、駆動トランジスタTr3のゲートへの書き込み時定数は、駆動トランジスタTr3のゲート−ソース間電圧Vgsの放電時間の時定数に対して無視できるほど短いと仮定する。
なお、信号入力線SIGからサンプリング・トランジスタTr1を介しての駆動トランジスタTr3のゲートへ信号を書き込む時の時定数は、後述する駆動トランジスタTr3のゲート−ソース間電圧Vgsの放電時の時定数よりも短く設定される。以下の説明では、駆動トランジスタTr3のゲートへの書き込み時定数は、駆動トランジスタTr3のゲート−ソース間電圧Vgsの放電時間の時定数に対して無視できるほど短いと仮定する。
時間T3にてサンプリング・トランジスタTr1がオンすると、図21(D)に示すように、駆動トランジスタTr3のゲート電圧Vgが速やかに“Vofs+Vdata”に設定される。ここで、有機発光ダイオードOLEDの容量Coledが蓄積キャパシタCsより十分大きく、駆動トランジスタTr3のソース電位Vsは変動しないとする。
駆動トランジスタTr3のゲート電圧Vgの電位上昇分(Vdata)は、しきい値電圧Vth3を保持している蓄積キャパシタCsを介してソース電位Vsに伝達されようとするが、上記のようにソース電位Vsが変動しないため、駆動トランジスタTr3のゲート−ソース間電圧Vgsが“Vth3+Vdata”となる(蓄積キャパシタCsの保持電荷量がサンプリングデータ値Vdata分だけ増える)。このため、駆動トランジスタTr3に電流が流れ、駆動トランジスタTr3のゲート−ソース間電圧Vgs、すなわち蓄積キャパシタCsの両端の電圧が放電される。このときの放電速度は、駆動トランジスタTr3の駆動能力(移動度μに比例)によって決まる。すなわち、駆動トランジスタTr3の駆動能力が小さい場合、その放電量は小さく、駆動トランジスタTr3の駆動能力が大きい場合、その放電量は大きい。このため、サンプリングデータ値Vdataが同じならば、放電の終点(時間T4)における駆動トランジスタTr3のソース電位Vsは、駆動トランジスタTr3の駆動能力がばらついてもほぼ一定に保持され、結果として駆動能力、すなわち移動度μのバラツキが補正される。この移動度補正期間を兼ねる信号書き込み期間は、第1スキャン信号VSCAN1(i)がローレベルVSSV2になる時間T4で終了する(図21(A)および(E))。
駆動トランジスタTr3のゲート電圧Vgの電位上昇分(Vdata)は、しきい値電圧Vth3を保持している蓄積キャパシタCsを介してソース電位Vsに伝達されようとするが、上記のようにソース電位Vsが変動しないため、駆動トランジスタTr3のゲート−ソース間電圧Vgsが“Vth3+Vdata”となる(蓄積キャパシタCsの保持電荷量がサンプリングデータ値Vdata分だけ増える)。このため、駆動トランジスタTr3に電流が流れ、駆動トランジスタTr3のゲート−ソース間電圧Vgs、すなわち蓄積キャパシタCsの両端の電圧が放電される。このときの放電速度は、駆動トランジスタTr3の駆動能力(移動度μに比例)によって決まる。すなわち、駆動トランジスタTr3の駆動能力が小さい場合、その放電量は小さく、駆動トランジスタTr3の駆動能力が大きい場合、その放電量は大きい。このため、サンプリングデータ値Vdataが同じならば、放電の終点(時間T4)における駆動トランジスタTr3のソース電位Vsは、駆動トランジスタTr3の駆動能力がばらついてもほぼ一定に保持され、結果として駆動能力、すなわち移動度μのバラツキが補正される。この移動度補正期間を兼ねる信号書き込み期間は、第1スキャン信号VSCAN1(i)がローレベルVSSV2になる時間T4で終了する(図21(A)および(E))。
時間T4の到達とともに発光期間が開始する(図21(E))。
第1スキャン信号VSCAN1(i)がローレベルVSSV2になると、蓄積キャパシタCsに駆動トランジスタTr3のゲート−ソース間電圧Vgsが保持されたまま、時間T4で駆動トランジスタTr3によって決定される電流量になるように、駆動トランジスタTr3のソースノード、すなわち、有機発光ダイオードOLEDのアノード電位がOLED駆動電圧VELになる。なお、このとき駆動トランジスタTr3が飽和動作するようにハイレベルVDDV2を設定する必要がある。すなわち、ハイレベルVDDV2は次式(3)を満たす必要がある。
第1スキャン信号VSCAN1(i)がローレベルVSSV2になると、蓄積キャパシタCsに駆動トランジスタTr3のゲート−ソース間電圧Vgsが保持されたまま、時間T4で駆動トランジスタTr3によって決定される電流量になるように、駆動トランジスタTr3のソースノード、すなわち、有機発光ダイオードOLEDのアノード電位がOLED駆動電圧VELになる。なお、このとき駆動トランジスタTr3が飽和動作するようにハイレベルVDDV2を設定する必要がある。すなわち、ハイレベルVDDV2は次式(3)を満たす必要がある。
[数3]
VDDV2>VEL+(Vgs−Vth3)…(3)
VDDV2>VEL+(Vgs−Vth3)…(3)
なお、図18および図20でサンプリング・トランジスタTr1と、シャント・トランジスタTR4を共有化して、データ電圧Vsigとオフセット電圧Vofsを時分割的に書き込むことも可能である。
本実施形態によれば、有機ELディスプレイの画素回路で、有機発光ダイオードOLED(i,j)に電流を供給する画素電源をVスキャナでAC駆動しながら、表示画素行に入力される映像信号の違いに起因してVスキャナの駆動負荷が異なり、これによって水平方向に隣接する画素間の表示輝度ムラ(クロストーク)を防止または抑圧できる。その際、第1〜第6実施形態で個別に述べた追加の効果が得られる。
また、電源電圧のAC駆動により、有機発光ダイオードOLED(i,j)への電源供給経路の遮断を制御する電源遮断制御トランジスタを1つ、画素回路から省略できる。本実施形態で例示する画素回路はTFTの閾値電圧Vt(および移動度μ)に起因した輝度ムラを補正する機能を有する。第2スキャナ42の駆動力不足を補うため、その各駆動ユニット42Aの駆動能力を大きくして回路規模を増大させる必要がない。また同様な理由から、第2スキャナ42を複数設ける必要がない。従来と同じ駆動能力の第2スキャナ42であっても上記効果を発揮できるため、駆動部の占有面積がほとんど増大しない。
また、電源電圧のAC駆動により、有機発光ダイオードOLED(i,j)への電源供給経路の遮断を制御する電源遮断制御トランジスタを1つ、画素回路から省略できる。本実施形態で例示する画素回路はTFTの閾値電圧Vt(および移動度μ)に起因した輝度ムラを補正する機能を有する。第2スキャナ42の駆動力不足を補うため、その各駆動ユニット42Aの駆動能力を大きくして回路規模を増大させる必要がない。また同様な理由から、第2スキャナ42を複数設ける必要がない。従来と同じ駆動能力の第2スキャナ42であっても上記効果を発揮できるため、駆動部の占有面積がほとんど増大しない。
以上より、TFTばらつきによる輝度ムラ補正、画素回路の素子数削減、垂直方向で隣接する画素間の表示輝度ムラ(クロストーク)の解消または抑制、Vスキャナの回路規模増大や数の増大が不要なことを同時に実現でき、高画質で高精細かつ低消費な有機ELディスプレイを実現することが可能である。
なお、表示部2の回路規模増大や、第2スキャナ42の複数配置が不要なことは、表示部2の映像表示に寄与しないエリアの増大を防ぎ、これによって、ディスプレイ装置の前面に大きく表示エリアをとって、そのデザインの自由度を高くすることができる有機EL表示パネルを提供できる。
なお、表示部2の回路規模増大や、第2スキャナ42の複数配置が不要なことは、表示部2の映像表示に寄与しないエリアの増大を防ぎ、これによって、ディスプレイ装置の前面に大きく表示エリアをとって、そのデザインの自由度を高くすることができる有機EL表示パネルを提供できる。
1…有機ELディスプレイ、2…表示部、3(i,j)…第i行,第j列の画素回路、31(i,j)…補正部、4…Vスキャナ、41…第1スキャナ、42…第2スキャナ(AC電源駆動スキャナ)、42A(i)…第i行の駆動ユニット、43…第3スキャナ、44…第4スキャナ、45,49,61in,61out,71…PMOSトランジスタ、46,50,62in,62out,72…PMOSトランジスタ、47…電圧供給線、48(i)…スイッチ、51…イネーブル信号線、60…電圧補償回路、OLED(i,j)…有機発光ダイオード、Tr1…サンプリング・トランジスタ、Tr3…駆動トランジスタ、VSCAN1(i)…第1スキャン信号(サンプリング・スキャン信号)、VSCAN2(i)…第2スキャン信号(電源スキャン信号)、SIG(j)…信号入力線、Vsig…データ電圧、Vdata…サンプリングデータ値、VEL…OLED駆動電圧、VDD1…第1電源電圧、VSS1…第2電源電圧、VDDV2…ハイレベル(駆動レベル)、VSSV2…ローレベル(非駆動レベル)、Ioled…駆動電流
Claims (14)
- 電流によって駆動される電気光学素子を各々が含む画素回路がマトリクス状に配置されている表示パネルの駆動回路であって、
前記表示パネル内で第1電源線と第2電源線との間に並列接続される画素回路群ごとに配置され、対応する画素回路群に接続する前記第1電源線と前記第2電源線との一方の電位を駆動レベルと非駆動レベルに交互に切り替えて、前記電気光学素子に流す電流をAC駆動する複数の駆動ユニットと、
入力されるデータ電圧に応じて発光が制御される駆動対象の前記画素回路群に接続されて前記AC駆動される前記第1電源線あるいは前記第2電源線を含む、複数の第1電源線同士、または、複数の第2電源線同士を短絡するスイッチと、
を有する表示パネルの駆動回路。 - 前記動作対象の画素回路群に対応する前記駆動ユニットと、前記スイッチによって電源線が短絡される非動作対象の画素回路群に対応する一または複数の他の駆動ユニットを同時に動作させる
請求項1に記載の表示パネルの駆動回路。 - 前記駆動ユニットは出力段を有し、
前記出力段の入力レベルが所定の閾値より高いか低いかに応じて、前記スイッチを制御する
請求項1に記載の表示パネルの駆動回路。 - 前記スイッチが、AC駆動される前記第1または第2電源線において、隣り合う2本の電源線間に接続され、
前記隣り合う電源線を各々駆動する2つの前記駆動ユニットに対し、一方の駆動ユニット内に備える前記出力段の入力レベルと、他方の駆動ユニット内に備える前記出力段の入力レベルとに基づいて、前記スイッチを制御する
請求項3に記載の表示パネルの駆動回路。 - 前記スイッチは、前記AC駆動される前記第1または第2電源線である駆動対象の電源線に対し、前記駆動ユニットが接続される側と反対側に接続され、
前記駆動対象の電源線にハイインピーダンスの結合回路が接続され、
前記結合回路の出力に基づいて前記スイッチを制御する
請求項1に記載の表示パネルの駆動回路。 - 前記スイッチは、前記AC駆動される前記第1または第2電源線である駆動対象の電源線に対し、前記駆動ユニットが接続される側と反対側で隣り合う2本の電源線間に接続されているPチャネル型の電界効果トランジスタであり、
前記駆動対象の電源線ごとに前記結合回路としてインバータが接続され、
前記隣り合う2本の電源線にそれぞれ設けられている2つの前記インバータの出力に基づいて前記スイッチを制御する
請求項5に記載の表示パネルの駆動回路。 - 前記インバータの出力と前記電界効果トランジスタのゲートとの間に、前記駆動対象の電源線が電位変化するより早く前記電界効果トランジスタのゲート制御論理を確定する論理回路が接続されている
請求項6に記載の表示パネルの駆動回路。 - 前記論理回路は、
前記2つのインバータの出力を入力する第1オアゲート回路と、
前記第1オアゲート回路の出力を一方入力で受け、他方入力に前記動作対象の電源線がハイレベルからローレベルに遷移する前にローレベルからハイレベルに遷移する制御信号が入力可能であり、出力に前記電界効果トランジスタのゲートが接続されている第2オアゲート回路と、
を含む請求項7に記載の表示パネルの駆動回路。 - 前記駆動対象の電源線と前記ハイインピーダンスの結合回路の入力との間に、前記駆動対象の電源線の電圧を前記駆動ユニットから出力される電源電圧に近づける電圧補償回路が接続されている
請求項5に記載の表示パネルの駆動回路。 - 前記駆動ユニットは、前記電気光学素子が接続されている前記画素回路内の経路に第1電源電圧と第2電源電圧を印加して前記電気光学素子に駆動電流を流す際に、前記第1電源電圧と前記第2電源電圧の一方を“H”レベル電位と“L”レベル電位の2値で切り替えるAC駆動を行い、
前記“H”レベルと前記“L”レベルの一方と、前記第1および第2電源電圧のうちAC駆動されない電源電圧の電位との電位差により、前記電気光学素子に電流が供給され、前記“H”レベルと前記“L”レベルの他方の電位と、前記AC駆動されない電源電圧の電位との電位差では前記電気光学素子に電流が流れないように、前記“H”レベルおよび前記“L”レベルと、前記AC駆動されない電源電圧の電位との相対的電位差が決められている
請求項1に記載の表示パネルの駆動回路。 - 前記画素回路は、
前記第1電源線と前記第2電源線との間に縦続接続されているPチャネル型の駆動トランジスタおよび前記電気光学素子と、
前記駆動トランジスタのゲートと信号入力線との間に結合キャパシタを介して接続されているスイッチング・トランジスタと、
前記結合キャパシタと前記スイッチング・トランジスタとの接続ノードと所定電圧との間に接続されている保持キャパシタと、
前記接続ノードとオフセット電圧の供給線との間に接続されているオフセット・トランジスタと、
前記駆動トランジスタのゲートとドレインとの間に接続されているシャント・トランジスタと、
を含む請求項1に記載の表示パネルの駆動回路。 - 前記画素回路は、
前記第1電源線と前記第2電源線との間に縦続接続されているNチャネル型の駆動トランジスタおよび前記電気光学素子と、
前記駆動トランジスタのゲートと信号入力線との間に接続されているスイッチング・トランジスタと、
前記駆動トランジスタのゲートとソース間に接続されている保持キャパシタと、
前記駆動トランジスタのゲートとオフセット電圧の供給線との間に接続されているオフセット・トランジスタと、
を含む請求項1に記載の表示パネルの駆動回路。 - 第1電源線および第2電源線の電位差により発生する電流によって駆動される電気光学素子を画素回路ごとに含む画素回路群を行表示の単位として有する表示部と、
前記表示部を駆動する駆動部と、
を備え、
前記駆動部が、
前記画素回路群ごとに設けられ、前記第1電源線と前記第2電源線の一方の電位を駆動レベルと非駆動レベルに交互に切り替えてAC駆動する複数の駆動ユニットと、
入力されるデータ電圧に応じて発光が制御される駆動対象の前記画素回路群に接続されて前記AC駆動される前記第1電源線あるいは前記第2電源線を含む、複数の第1電源線同士、または、複数の第2電源線同士を短絡するスイッチと、
を有する表示装置。 - 共通の電源線に並列に接続され、各々が電気光学素子を含む複数の画素回路を、前記電源線の印加電圧により電流駆動する画素回路の駆動方法であって、
前記電源線の一方端側で印加電圧を駆動レベルと非駆動レベルに交互に切り替えるAC駆動のステップと、
前記電源線の前記一方端側または他方端側で、前記AC駆動される前記電源線の電位変化に応答して、当該駆動対象の前記画素回路群に接続されて前記AC駆動される電源線を含む、複数の電源線同士を短絡する電源線短絡のステップと、
を有する画素回路の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006303772A JP2008122497A (ja) | 2006-11-09 | 2006-11-09 | 表示パネルの駆動回路、表示装置および画素回路の駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006303772A JP2008122497A (ja) | 2006-11-09 | 2006-11-09 | 表示パネルの駆動回路、表示装置および画素回路の駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008122497A true JP2008122497A (ja) | 2008-05-29 |
Family
ID=39507340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006303772A Pending JP2008122497A (ja) | 2006-11-09 | 2006-11-09 | 表示パネルの駆動回路、表示装置および画素回路の駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008122497A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010107630A (ja) * | 2008-10-29 | 2010-05-13 | Sony Corp | 画像表示装置及び画像表示装置の駆動方法 |
WO2010137298A1 (ja) * | 2009-05-25 | 2010-12-02 | パナソニック株式会社 | 画像表示装置 |
US8674912B2 (en) | 2009-07-17 | 2014-03-18 | Japan Displau Inc. | Image display device |
EP3244389A4 (en) * | 2015-01-08 | 2018-08-01 | Boe Technology Group Co. Ltd. | Power circuit, array substrate and display device |
CN112967658A (zh) * | 2021-02-26 | 2021-06-15 | 厦门天马微电子有限公司 | 一种像素电路、发光面板及显示装置 |
-
2006
- 2006-11-09 JP JP2006303772A patent/JP2008122497A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010107630A (ja) * | 2008-10-29 | 2010-05-13 | Sony Corp | 画像表示装置及び画像表示装置の駆動方法 |
US8610647B2 (en) | 2008-10-29 | 2013-12-17 | Sony Corporation | Image display apparatus and method of driving the image display apparatus |
WO2010137298A1 (ja) * | 2009-05-25 | 2010-12-02 | パナソニック株式会社 | 画像表示装置 |
CN102483896A (zh) * | 2009-05-25 | 2012-05-30 | 松下电器产业株式会社 | 图像显示装置 |
KR101269360B1 (ko) | 2009-05-25 | 2013-05-29 | 파나소닉 주식회사 | 화상 표시 장치 |
JP5230807B2 (ja) * | 2009-05-25 | 2013-07-10 | パナソニック株式会社 | 画像表示装置 |
US8552655B2 (en) | 2009-05-25 | 2013-10-08 | Panasonic Corporation | Image display apparatus |
US8674912B2 (en) | 2009-07-17 | 2014-03-18 | Japan Displau Inc. | Image display device |
EP3244389A4 (en) * | 2015-01-08 | 2018-08-01 | Boe Technology Group Co. Ltd. | Power circuit, array substrate and display device |
US10186202B2 (en) | 2015-01-08 | 2019-01-22 | Boe Technology Group Co., Ltd. | Power supply circuit, array substrate, and display device |
CN112967658A (zh) * | 2021-02-26 | 2021-06-15 | 厦门天马微电子有限公司 | 一种像素电路、发光面板及显示装置 |
CN112967658B (zh) * | 2021-02-26 | 2024-03-15 | 厦门天马微电子有限公司 | 一种像素电路、发光面板及显示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9990884B2 (en) | Pixel selection control method, driving circuit, display apparatus and electronic instrument | |
JP5157467B2 (ja) | 自発光型表示装置およびその駆動方法 | |
KR101411619B1 (ko) | 화소 회로와 그 구동 방법 및 이를 이용한 유기 발광 표시 장치 | |
JP4826597B2 (ja) | 表示装置 | |
US8300038B2 (en) | Display apparatus, display-apparatus driving method and electronic instrument | |
JP6074585B2 (ja) | 表示装置および電子機器、ならびに表示パネルの駆動方法 | |
JP2010008521A (ja) | 表示装置 | |
US8884850B2 (en) | Display apparatus, method of driving display apparatus, and electronic apparatus | |
JP2010008523A (ja) | 表示装置 | |
US8345032B2 (en) | Display apparatus, display-apparatus driving method and eletronic instrument | |
JP2005099764A (ja) | 電気光学装置および電子機器 | |
JP2021067901A (ja) | 画素回路、及び、表示装置 | |
JP2008122497A (ja) | 表示パネルの駆動回路、表示装置および画素回路の駆動方法 | |
WO2014112278A1 (ja) | 表示装置、表示駆動装置、駆動方法、および電子機器 | |
JP5494032B2 (ja) | 表示装置、表示装置の駆動方法、及び、電子機器 | |
JP2012233950A (ja) | 電気光学装置、電気光学装置の駆動方法および電子機器 | |
JP2015060020A (ja) | 表示装置及び電子機器 | |
JP2021067900A (ja) | 画素回路、及び、表示装置 | |
JP5789585B2 (ja) | 表示装置および電子機器 | |
KR20070071524A (ko) | 유기발광다이오드 표시소자의 구동방법 및 장치 | |
JP2008122498A (ja) | 表示パネルの駆動回路、表示装置および画素回路の駆動方法 | |
US11929025B2 (en) | Display device comprising pixel driving circuit | |
KR102632645B1 (ko) | 전기 광학 장치, 전자 기기 및 구동 방법 | |
JP2010145580A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2010060805A (ja) | 表示装置、表示装置の駆動方法および電子機器 |