JP2008117135A - メモリ制御装置およびメモリアクセス方法 - Google Patents

Abstract

【課題】データの分割処理を行う場合であっても、追い越し制御を適正に実行することができるメモリ制御装置を提供する。
【解決手段】メモリ制御回路１０５は、ＤＲＡＭ１０６にＷｒｉｔｅ領域３０１の画像データを書き込みながら、Ｒｅａｄ領域３０２の画像データをＤＲＡＭ１０６から分割して読み出す。この際、Ｒｅａｄ処理がＷｒｉｔｅ処理を追い越さないようにＲｅａｄ処理を制御する。レジスタ２０７には、Ｗｒｉｔｅ処理とＲｅａｄ処理が最も近づける距離（間隔）として、１ライン分の画像データの長さＷ＿Ｈｓｉｚｅに相当するアドレス数が設定されている。
【選択図】図２

Description

本発明は、データを記憶するメモリに対して行われるアクセスを制御するメモリ制御装置およびメモリアクセス方法に関する。

近年、デジタルカメラなどの電子カメラに使用される撮像素子の画素数は、数百万画素から１０００万画素を越えるサイズのものになっている。そのような撮像素子により得られた画像データを処理する際、メモリに対してデータの読み出しや書き込みを行うと、画像サイズが大きくなるに伴って処理時間が長くなってしまう。

メモリへの書き込み時間および読み出し時間を短縮させるために、例えば、撮像素子から得られた画像データをメモリに書き込み、直後にメモリからその画像データを読み出して画像処理を行うことが行われる。この場合、読み出しアドレスが書き込み中のアドレスを追い越さないように、書き込み処理と読み出し処理を並行して実行する追い越し制御方法が用いられる。

従来、このような追い越し制御方法において、読み出し処理が書き込み処理を追い越さないようにメモリアクセスを行う技術が提案されている（特許文献１参照）。この技術では、メモリに書き込んだデータを読み出す処理の過程で、読み出し回数をカウントするリードカウンタ、および書き込み回数をカウントするライトカウンタが用いられる。読み出し回数と書き込み回数との差分値が上限閾値を越えると、その差分値を小さくするために、追われる側の書き込み処理を停止する。一方、その差分値が下限閾値を満たさないと、その差分値を大きくするために、追う側の読み出し処理を停止する。

また一方、撮像素子から得られた画像データの信号処理を行う際、垂直フィルタが用いられる。また、ラインメモリは垂直フィルタのタップ数分必要とされる。水平方向および垂直方向の画素から構成される画像データを連続して処理する場合、撮像素子のサイズが大きくなればなるほど、水平方向１ラインの画素数も増加し、より容量の大きなラインメモリが必要とされる。このラインメモリを削減するために、画像データを水平方向および垂直方向に分割したブロック毎に画像処理を行う分割処理方法が採用された。
特開２００３−３２３３３３号公報

しかしながら、上記従来のメモリ制御装置では、以下に掲げる問題があった。撮像装置で画像データの分割処理を行う場合、前述したメモリに対し、リードカウンタおよびライトカウンタが用いられていたので、読み出しアドレスと書き込みアドレスの位置関係が不明であった。このため、読み出しアドレスが分割ブロックを移動した際、読み出し処理が書き込み処理を追い越したか否かを判定することが難しかった。

そこで、本発明は、データの分割処理を行う場合であっても、追い越し制御を適正に実行することができるメモリ制御装置およびメモリアクセス方法を提供することを目的とする。

上記目的を達成するために、本発明のメモリ制御装置は、データを記憶するメモリ手段を備え、前記メモリ手段に対して行われるアクセスを制御するメモリ制御装置であって、前記メモリ手段にアクセスを行う第１アクセス手段と、前記第１アクセス手段による前記メモリ手段へのアクセスと並行して、前記メモリ手段にアクセスを行う第２アクセス手段と、前記第１および第２アクセス手段を制御するメモリ制御手段とを備え、前記メモリ制御手段は、前記第１アクセス手段によってアクセスされた前記メモリ手段のアドレスから少なくとも一定間隔離れたアドレスで、前記第２アクセス手段によって前記メモリ手段がアクセスされるように制御することを特徴とする。

本発明のメモリアクセス方法は、データを記憶するメモリ手段に対して行われるアクセスを制御するメモリアクセス方法であって、前記メモリ手段にアクセスを行う第１アクセスステップと、前記第１アクセスステップでの前記メモリ手段へのアクセスと並行して、前記メモリ手段にアクセスを行う第２アクセスステップと、前記第１アクセスステップでアクセスされた前記メモリ手段のアドレスから少なくとも一定間隔離れたアドレスで、前記メモリ手段が前記第２アクセスステップでアクセスされるように制御するメモリ制御ステップとを有することを特徴とする。

本発明の請求項１に係るメモリ制御装置によれば、メモリ手段へのアクセスを並行して行う際、先行するアドレスと後続するアドレスとの間隔を設定するので、データの分割処理を行う場合であっても、追い越し制御を適正に実行することができる。

請求項２に係るメモリ制御装置によれば、第２アクセス手段のアドレスを変更することで、先行するアドレスと後続するアドレスとの間隔を容易に一定値以上に確保することができる。

請求項３に係るメモリ制御装置によれば、前記第１アクセス手段の処理が終了すると、前記第２アクセス手段のアドレスが前記一定間隔以上進めなくなってしまい、処理が完了できなくなるのを防止することができる。

請求項４に係るメモリ制御装置によれば、メモリ手段の書き込み側および読み出し側のいずれに対しても、停止制御を行うことができる。

請求項５に係るメモリ制御装置によれば、メモリ手段の書き込み側および読み出し側の少なくとも一方が分割処理を行う場合、メモリ手段へのアクセスに応じて追い越し制御を適正に実行することができる。

請求項６、７、８に係るメモリ制御装置によれば、撮影された画像データを一括してメモリ手段に書き込みながら、書き込まれた画像データを分割して読み出して信号処理を行う際に有効である。

請求項９、１０、１１に係るメモリ制御装置によれば、変倍処理された画像データを分割してメモリ手段に書き込みながら、書き込まれた画像データを一括してメモリ手段から読み出して変調を行う際に有効である。

請求項１２、１３、１４に係るメモリ制御装置によれば、画像データを分割してメモリ手段に書き込みながら、書き込まれた画像データを分割してメモリ手段から読み出す際に有効である。

本発明のメモリ制御装置およびメモリアクセス方法の実施の形態について図面を参照しながら説明する。本実施形態のメモリ制御装置は、撮影した画像データをメモリに記憶する撮像装置に適用される。

［第１の実施形態］
図１は第１の実施形態のメモリ制御装置が適用された撮像装置の構成を示すブロック図である。撮像装置は、撮像レンズ１０１、絞り１０２、光信号を電気信号に光電変換する撮像素子１０３、電気信号であるアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路１０４、およびこの画像データを一時記憶するＤＲＡＭ１０６を有する。

また、撮像装置は、ＤＲＡＭ１０６と各回路のバスアービトレーションを行うメモリ制御回路１０５、補間処理や色変換処理などの画像処理を行う信号処理回路１０７、および画像データの縮小や拡大を行う変倍回路１０８を有する。

また、撮像装置は、各回路のモードやパラメータを決定するシステムコントローラ１０９、画像データを表示するモニタ１１２、およびモニタ１１２で画像データを再生するためのビデオ変調回路１１１を有する。

また、撮像装置は、画像データをＪＰＥＧ圧縮方式などで圧縮及び伸長する圧縮回路１１５、この圧縮された画像データを記録する脱着可能なメディアカード１１４、およびこのメディアカード１１４とのインターフェースを行うカード制御回路１１３を有する。

上記構成を有する撮像装置の動作を示す。始めに、撮影が行われていない状態では、レンズ１０１に入射した被写体光は、絞り１０２を通過し、適正に露出された状態で撮像素子１０３によって電気信号に変換される。撮像素子１０３から得られた被写体光の電気信号は、Ａ／Ｄ変換回路１０４でアナログ画像信号からデジタル画像データに変換される。

Ａ／Ｄ変換回路１０４で得られた画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によって信号処理回路１０７に読み出される。

信号処理回路１０７では、補間処理や色変換処理などの処理が施され、輝度色差信号である画像データに変換される。信号処理回路１０７で処理された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。

ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によって変倍回路１０８に転送されるべく読み出される。変倍回路１０８は、画像データをモニタ１１２で再生するために、例えば７２０×２４０のサイズに変倍する。変倍回路１０８で変倍された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によってビデオ変調回路１１１に転送されるべく読み出される。

ビデオ変調回路１１１で画像データのエンコードが行われると、モニタ１１２には、画像データが表示される。

そして、撮影が開始されると、レンズ１０１に入射した被写体光は、絞り１０２を通過し、適正に露出された状態で撮像素子１０３によって電気信号に変換され、Ａ／Ｄ変換回路１０４によってデジタル画像データに変換される。

Ａ／Ｄ変換回路１０４で得られた画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によって信号処理回路１０７に転送されるべく読み出される。

信号処理回路１０７では、適切な処理が施される。信号処理回路１０７で処理された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によって変倍回路１０８に転送されるべく読み出される。

変倍回路１０８は、画像データを所定のサイズに変倍する。変倍回路１０８で変倍された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によって圧縮回路１１５に転送されるべく読み出される。

圧縮回路１１５は、画像データをＪＰＥＧ等の圧縮方式で圧縮する。圧縮回路１１５で圧縮された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。ＤＲＡＭ１０６に書き込まれた画像データは、メモリ制御回路１０５によってカード制御回路１１３に読み出される。カード制御回路１１３は、圧縮された画像データをメディアカード１１４に書き込む。

前述したように、撮像素子１０３から、被写体光が二次元的に連続して変換された電気信号が出力されると、Ａ／Ｄ変換回路１０４でデジタル値に変換された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。このとき、ＤＲＡＭ１０６上のアドレスをジャンプすることなく、一括して画像データの書き込みが行われる。

また、メモリ制御回路１０５によってＤＲＡＭ１０６から書き込まれた画像データが読み出されると、信号処理回路１０７は、読み出された画像データに対して画像処理を行う。このとき、信号処理回路１０７は、画像データを水平方向および垂直方向に複数分割して画像処理を行うので、メモリ制御回路１０５は、画像データを分割してＤＲＡＭ１０６から読み出す。

つぎに、メモリ制御回路１０５によってＤＲＡＭ１０６に一括して書き込まれた画像データを、メモリ制御回路１０５が水平方向および垂直方向に分割して二次元的に不連続で読み出し、信号処理回路１０７で画像処理を行う際の動作を示す。

図２はメモリ制御回路１０５の構成を示す回路図である。ライト（Ｗｒｉｔｅ）制御回路２０１は、ＤＲＡＭ１０６への書き込み処理を制御する。ライト（Ｗｒｉｔｅ）アドレス発生器２０２は、画像データをＤＲＡＭ１０６に書き込む際のアドレスを生成する。リード（Ｒｅａｄ）制御回路２０４は、ＤＲＡＭ１０６からの読み出し処理を制御する。リード（Ｒｅａｄ）アドレス発生器２０５は、画像データをＤＲＡＭ１０６から読み出す際のアドレスを生成する。

メモリＩ／Ｆ２０３は、Ｗｒｉｔｅ制御回路２０１およびＲｅａｄ制御回路２０４から入力する制御信号に従って、ＤＲＡＭ１０６とのインターフェースを行う。減算器２０６は、Ｗｒｉｔｅアドレス発生器２０２が出力するＷｒｉｔｅアドレスからＲｅａｄアドレス発生器２０５が出力するＲｅａｄアドレスを減算する。

絶対値回路（ＡＢＳ回路）２１２は、減算器２０６の出力値から絶対値を算出する。レジスタ２０７には、ＷｒｉｔｅアドレスとＲｅａｄアドレスが最も近づける距離（一定のアドレス間隔）が設定される。比較器２０８は、ＡＢＳ回路２１２の出力値とレジスタ２０７の設定値を比較する。

フリップフロップ２０９は、Ｗｒｉｔｅ制御回路２０１から信号Ｗ＿ＤＭＡ＿ＥＮＤが出力されるタイミングで値１をホールドする。ＯＲ回路２１０は、フリップフロップ２０９が値１をホールドしている期間、Ｒｅａｄ制御回路２０４から出力される信号Ｒ＿ＲＥＱのマスクを解除する。ＡＮＤ回路２１１は、ＯＲ回路２１０からの出力値が値０である場合、信号Ｒ＿ＲＥＱをマスクする。

また、データＷ＿ＤＡＴＡは、Ｗｒｉｔｅ制御回路２０１からメモリＩ／Ｆ２０３に出力され、ＤＲＡＭ１０６に書き込まれる。リクエスト信号Ｗ＿ＲＥＱは、Ｗｒｉｔｅ制御回路２０１からメモリＩ／Ｆ２０３に出力され、ＤＲＡＭ１０６への書き込みを行うようにメモリＩ／Ｆ２０３に命令する信号である。

アクノレッジ信号Ｗ＿ＡＣＫは、メモリＩ／Ｆ２０３がリクエスト信号Ｗ＿ＲＥＱを受け付けてデータＷ＿ＤＡＴＡをＤＲＡＭ１０６に書き込むと、メモリＩ／Ｆ２０３からＷｒｉｔｅ制御回路２０１に出力される。信号Ｗ＿ＤＭＡ＿ＥＮＤは、Ｗｒｉｔｅ処理が完了した時、Ｗｒｉｔｅ制御回路２０１から出力されるＨｉｇｈレベルのパルス信号である。

データＲ＿ＤＡＴＡは、ＤＲＡＭ１０６から読み出され、メモリＩ／Ｆ２０３からＲｅａｄ制御回路２０４に出力されるデータである。リクエスト信号Ｒ＿ＲＥＱは、Ｒｅａｄ制御回路２０４から出力され、ＤＲＡＭ１０６から読み出しを行うようにメモリＩ／Ｆ２０３に命令する信号である。

アクノレッジ信号Ｒ＿ＡＣＫは、メモリＩ／Ｆ２０３がリクエスト信号Ｒ＿ＲＥＱを受け付けてデータＲ＿ＤＡＴＡをＤＲＡＭ１０６から読み出すと、メモリＩ／Ｆ２０３からＲｅａｄ制御回路２０４に出力される。

Ａ／Ｄ変換回路１０４から出力される画像データは、入力データとしてメモリ制御回路１０５内のＷｒｉｔｅ制御回路２０１に入力される。

また、Ｗｒｉｔｅアドレス発生器２０２は、ＤＲＡＭ１０６に書き込む際のＷｒｉｔｅアドレスを生成し、Ｗｒｉｔｅ制御回路２０１に出力する。Ｗｒｉｔｅ制御回路２０１は、リクエスト信号Ｗ＿ＲＥＱをメモリＩ／Ｆ２０３に送信すると同時に、入力データをデータＷ＿ＤＡＴＡとしてメモリＩ／Ｆ２０３に送信する。

メモリＩ／Ｆ２０３は、リクエスト信号Ｗ＿ＲＥＱを受け付けると、データＷ＿ＤＡＴＡをＤＲＡＭ１０６に書き込み、Ｗｒｉｔｅ制御回路２０１およびＷｒｉｔｅアドレス発生器２０２にアクノレッジ信号Ｗ＿ＡＣＫを送信する。

Ｗｒｉｔｅアドレス発生器２０２は、アクノレッジ信号Ｗ＿ＡＣＫを受信すると、次に書き込むＷｒｉｔｅアドレスをＷｒｉｔｅ制御回路２０１に出力する。

一方、Ｒｅａｄアドレス発生器２０５は、ＤＲＡＭ１０６から画像データを読み出すためのＲｅａｄアドレスをＲｅａｄ制御回路２０４に出力する。Ｒｅａｄ制御回路２０４は、リクエスト信号Ｒ＿ＲＥＱをＡＮＤ回路２１１に出力する。

減算器２０６は、前述したように、Ｗｒｉｔｅアドレス発生器２０２から出力されたＷｒｉｔｅアドレスから、Ｒｅａｄアドレス発生器２０５から出力されたＲｅａｄアドレスを減算し、ＷｒｉｔｅアドレスおよびＲｅａｄアドレス間の距離を求める。

ＡＢＳ回路２１２は、前述したように、ＷｒｉｔｅアドレスとＲｅａｄアドレスの差分の絶対値をとる。レジスタ２０７には、前述したように、ＷｒｉｔｅアドレスとＲｅａｄアドレスが最も近づける距離が設定される。比較器２０８は、前述したように、ＡＢＳ回路２１２の出力値とレジスタ２０７に設定された値を比較し、ＡＢＳ回路２１２の出力値がレジスタ２０７の設定値より大きい場合、Ｈｉｇｈレベルの信号をＯＲ回路２１０に出力する。

フリップフロップ２０９は、Ｗｒｉｔｅ処理が終了しない期間、すなわちＷｒｉｔｅ制御回路２０１から信号Ｗ＿ＤＭＡ＿ＥＮＤとしてＨｉｇｈレベルのパルス信号が出力される前、Ｌｏｗレベルを保持した状態である。

Ｗｒｉｔｅ処理が終了すると、Ｗｒｉｔｅ制御回路２０１から信号Ｗ＿ＤＭＡ＿ＥＮＤとしてＨｉｇｈレベルのパルス信号が出力され、フリップフロップ２０９は、Ｈｉｇｈレベルを保持した状態になる。フリップフロップ２０９に保持された信号は、ＯＲ回路２１０に出力される。すなわち、Ｗｒｉｔｅ処理が終了しない期間、Ｒｅａｄ処理がＷｒｉｔｅ処理に近づき、その差がレジスタ２０７の設定値未満になると、比較器２０８の出力信号は、Ｌｏｗレベルとなり、リクエスト信号Ｒ＿ＲＥＱをマスクしてＲｅａｄ処理を一時停止させる。そして、Ｗｒｉｔｅ処理の終了後、比較器２０８の出力信号が無効化されると、リクエスト信号Ｒ＿ＲＥＱはマスクされることなく、残りのＲｅａｄ処理が行われる。

メモリＩ／Ｆ２０３でリクエスト信号Ｒ＿ＲＥＱが受け付けられると、ＤＲＡＭ１０６から読み出された画像データは、データＲ＿ＤＡＴＡとしてＲｅａｄ制御回路２０４に出力される。同時に、メモリＩ／Ｆ２０３からＲｅａｄ制御回路２０４およびＲｅａｄアドレス発生器２０５にアクノレッジ信号Ｒ＿ＡＣＫが出力される。Ｒｅａｄ制御回路２０４は、アクノレッジ信号Ｒ＿ＡＣＫを受信すると、データＲ＿ＤＡＴＡを出力データとして信号処理回路１０７に出力する。

図３はＡ／Ｄ変換回路１０４からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６から信号処理回路１０７への画像データの読み出し順序を示す図である。

Ｗｒｉｔｅ領域３０１は、撮像素子１０３によって被写体光が二次元的に連続して光電変換された画像データの範囲を表す。このＷｒｉｔｅ領域３０１には、ＯＢ（Optical Black）領域３０３が含まれている。

Ｗｒｉｔｅ領域３０１では、Ｗｒｉｔｅアドレス発生器２０２によって生成されるＷｒｉｔｅアドレスは、ＤＲＡＭ１０６に書き込まれる画像データの左上から右下に向かってライン毎に順次移動する。ここで、ＯＢ領域３０３は、Ｒｅａｄ領域３０２の上下それぞれに１ラインずつ存在するものとする。

Ｒｅａｄ領域３０２は、Ｗｒｉｔｅ領域３０１からＯＢ領域３０３を除いた有効画素領域である。また、図３に示すように、Ｒｅａｄ領域３０２では、水平に３分割された１ブロック分の３ラインをＲＹとし、垂直に３分割された１ブロック分の水平方向の画素数をＲＸとする。

ここでは、Ｗｒｉｔｅ領域３０１とＲｅａｄ領域３０２の開始アドレスが異なっており、ＷｒｉｔｅアドレスがＲｅａｄ領域３０２の開始アドレスの通過後にＲｅａｄ処理が開始されることを前提としている。

メモリ制御回路１０５は、ＤＲＡＭ１０６にＷｒｉｔｅ領域３０１の画像データを書き込みながら、Ｒｅａｄ領域３０２の画像データをＤＲＡＭ１０６から読み出す際、Ｒｅａｄ処理がＷｒｉｔｅ処理を追い越さないようにＲｅａｄ処理を制御する。このため、Ｗｒｉｔｅ処理とＲｅａｄ処理の間隔には、追いかけられるＷｒｉｔｅ処理が行う１ライン分の画像データの長さＷ＿Ｈｓｉｚｅ以上、距離を設けておく必要がある。

図４はＲｅａｄ処理がＷｒｉｔｅ処理を追いかける様子を示すタイミングチャートである。図中、横軸は時間ｔ、縦軸はアドレスを表す。Ｗｒｉｔｅ処理４０１では、二次元的に連続して書き込みが行われる。

Ｒｅａｄ処理４０２は、Ｗｒｉｔｅ処理４０１の２倍の速さで行われ、Ｗｒｉｔｅ処理４０１の２ライン目から開始する。なお、Ｗｒｉｔｅ処理４０１とＲｅａｄ処理４０２の処理速度の関係は、これに限られるものではない。また、図中、Ｗｒｉｔｅ処理４０１から、１ライン分の画像データの長さＷ＿Ｈｓｉｚｅに相当する距離を、限界値４０３として示す。Ｒｅａｄ処理４０２は、Ｗｒｉｔｅ処理４０１から限界値４０３以上に離れたアドレスのデータの読み出しを行う。

具体的に、時刻ｔ０において、Ｗｒｉｔｅ処理４０１が開始する。時刻ｔ１において、Ｒｅａｄ処理４０２の開始アドレスがＷｒｉｔｅ処理４０１から長さＷ＿Ｈｓｉｚｅだけ離れたので、Ｒｅａｄ処理４０２は、Ｗｒｉｔｅ処理４０１との距離を長さＷ＿Ｈｓｉｚｅ以上保ちながら読み出しを行う。

時刻ｔ２において、Ｒｅａｄ処理４０２の次のアドレスは、Ｗｒｉｔｅ処理４０１との距離が長さＷ＿Ｈｓｉｚｅ未満になるので、次のラインにジャンプできず、Ｗｒｉｔｅ処理４０１との距離が長さＷ＿Ｈｓｉｚｅ以上離れるまで読み出しを行わずに待つ。

時刻ｔ３において、Ｒｅａｄ処理４０２の次のアドレスとＷｒｉｔｅ処理４０１との距離が長さＷ＿Ｈｓｉｚｅだけ離れたので、Ｒｅａｄ処理４０２は、Ｗｒｉｔｅ処理４０１との距離を長さＷ＿Ｈｓｉｚｅ以上保ちながら読み出しを行う。

そして、時刻ｔ４において、Ｗｒｉｔｅ処理４０１が終了すると、限界値４０３は解除され、Ｒｅａｄ処理４０２は残りのデータの読み出しを行い、時刻ｔ５においてＲｅａｄ処理４０２が終了する。

図５は追い越し処理手順を示すフローチャートである。この処理はメモリ制御回路１０５によって実行される。まず、メモリ制御回路１０５は、Ｗｒｉｔｅ処理およびＲｅａｄ処理を開始させる（ステップＳ１）。Ｗｒｉｔｅ処理のアドレスを値１進める（ステップＳ２）。このアドレスでＷｒｉｔｅ処理が行われる。

Ｗｒｉｔｅ処理のアドレスとＲｅａｄ処理のアドレスの距離（絶対値）がレジスタ２０７の設定値以上であるか否かを判別する（ステップＳ３）。Ｗｒｉｔｅ処理のアドレスとＲｅａｄ処理のアドレスの距離がレジスタ２０７の設定値未満である場合、ステップＳ２の処理に戻り、Ｗｒｉｔｅ処理のアドレスを値１進める。

一方、ステップＳ３でＷｒｉｔｅ処理のアドレスとＲｅａｄ処理のアドレスの距離がレジスタ２０７の設定値以上である場合、Ｒｅａｄ処理の次のアドレスが、図３に示す値ＲＯＦＦ１だけジャンプするか否かを判別する（ステップＳ４）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ１だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ１だけ移動させる（ステップＳ５）。このアドレスでＲｅａｄ処理が行われる。

一方、ステップＳ４でＲｅａｄ処理の次のアドレスが値ＲＯＦＦ１だけジャンプしない場合、Ｒｅａｄ処理の次のアドレスが、図３に示す値ＲＯＦＦ２だけジャンプするか否かを判別する（ステップＳ６）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ２だけ移動させる（ステップＳ７）。このアドレスでＲｅａｄ処理が行われる。一方、ステップＳ６でＲｅａｄ処理の次のアドレスが値ＲＯＦＦ２だけジャンプしない場合、Ｒｅａｄ処理のアドレスを値１進める（ステップＳ８）。このアドレスでＲｅａｄ処理が行われる。

ステップＳ５、Ｓ７あるいはＳ８の処理後、Ｗｒｉｔｅ処理の終了判定を行う（ステップＳ９）。Ｗｒｉｔｅ処理が終了していない場合、ステップＳ２に戻って、Ｗｒｉｔｅ処理のアドレスを値１進める。一方、Ｗｒｉｔｅ処理が終了している場合、Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ１だけジャンプするか否かを判別する（ステップＳ１０）。

Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ１だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ１だけ移動させる（ステップＳ１１）。このアドレスでＲｅａｄ処理が行われる。一方、ステップＳ１０でＲｅａｄ処理の次のアドレスが値ＲＯＦＦ１だけジャンプしない場合、Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２だけジャンプするか否かを判別する（ステップＳ１２）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ２だけ移動させる（ステップＳ１３）。このアドレスでＲｅａｄ処理が行われる。

一方、ステップＳ１２でＲｅａｄ処理の次のアドレスが値ＲＯＦＦ２だけジャンプしない場合、Ｒｅａｄ処理のアドレスを値１進める（ステップＳ１４）。このアドレスでＲｅａｄ処理が行われる。

ステップＳ１１、Ｓ１３あるいはＳ１４の処理後、Ｒｅａｄ処理の終了判定を行う（ステップＳ１５）。Ｒｅａｄ処理が終了していない場合、ステップＳ１０に戻って、Ｒｅａｄ処理のアドレスを値１進める。一方、Ｒｅａｄ処理が終了すると、本追い越し制御処理を終了させる。

上記追い越し制御を行うことによって、ＤＲＡＭ１０６から読み出された画像データは、信号処理回路１０７で画像処理された後、再びメモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。

第１の実施形態のメモリ制御装置によれば、画像データの読み出し処理および書き込み処理を並行して実行する際、先行するアドレスと後続するアドレスとの間隔を設定するので、画像データの分割処理を行う場合でも、追い越し制御を適正に実行することができる。

なお、上記実施形態では、Ｗｒｉｔｅ処理およびＲｅａｄ処理を、画像データの左上から右下へ向かう方向で行う場合を示したが、画像データの左下から右上へ向かう方向でＷｒｉｔｅ処理およびＲｅａｄ処理を行う場合についても対応可能である。

この場合も、上記追い越し処理を行うためのメモリ制御回路１０５は、図２と同様の構成を有するので、その説明を省略する。ここで、ＡＢＳ回路２１２は、ＷｒｉｔｅアドレスとＲｅａｄアドレスの位置関係を示す符号を消去するので、両者の前後関係は無視される。また、上記追い越し処理を行う手順は、図５に示したフローチャートと同様であるので、その説明を省略する。

図６は画像データの左下から右上へ向かう方向でＷｒｉｔｅ処理およびＲｅａｄ処理を行う場合のＡ／Ｄ変換回路１０４からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６から信号処理回路１０７への画像データの読み出し順序を示す図である。

このＷｒｉｔｅ処理およびＲｅａｄ処理では、ＯＢ領域がなく同じサイズの画像データが処理されるものとする。また、Ｗｒｉｔｅ処理では、Ｗｒｉｔｅ領域６０１を左下から右上に向かって二次元的に連続して書き込みが行われる。一方、Ｒｅａｄ処理では、Ｒｅａｄ領域６０２を水平に２分割、垂直に３分割して二次元的に不連続な読み出しが行われる。

Ｒｅａｄ領域６０２において、水平に２分割された１ブロック分の４ラインをＲＹとし、垂直に３分割された１ブロック分の水平方向の画素数をＲＸとする。また、Ｗｒｉｔｅ処理とＲｅａｄ処理の間隔は、長さＨｓｉｚｅ以上離れるものとする。

図７はＲｅａｄ処理がＷｒｉｔｅ処理を追いかける様子を示すタイミングチャートである。図中、横軸は時間ｔ、縦軸はアドレスである。また、Ｗｒｉｔｅ処理７０１から長さＨｓｉｚｅの距離を限界値７０３として示す。

Ｒｅａｄ処理７０２では、Ｗｒｉｔｅ処理７０１から限界値７０３以上に離れたアドレスのデータを読み出す。また、Ｒｅａｄ処理７０２は、Ｗｒｉｔｅ処理７０１の２倍の速さで行われるものとする。

具体的に、時刻ｔ０において、Ｗｒｉｔｅ処理７０１では、画像データの最終ラインの左端から書き込みが行われる。時刻ｔ１において、１ラインの処理が終わると、Ｗｒｉｔｅアドレスは１ライン上の左端のアドレスにジャンプする。このとき、ＷｒｉｔｅアドレスおよびＲｅａｄアドレス間の距離が長さＨｓｉｚｅになるので、Ｒｅａｄ処理７０２が開始する。

時刻ｔ２において、Ｒｅａｄ処理７０２の次のアドレスは、Ｗｒｉｔｅ処理７０１との距離が長さＨｓｉｚｅ未満となるので、次のラインにジャンプできず、Ｗｒｉｔｅ処理７０１との距離が長さＨｓｉｚｅ以上離れるまで読み出しを行わずに待つ。

時刻ｔ３において、Ｒｅａｄ処理７０２の次のアドレスおよびＷｒｉｔｅ処理７０１間の距離が長さＨｓｉｚｅだけ離れたので、Ｒｅａｄ処理７０２は、Ｗｒｉｔｅ処理７０１との距離を長さＨｓｉｚｅ以上保ちながら読み出しを行う。

そして、時刻ｔ４において、Ｗｒｉｔｅ処理７０１が終了すると、限界値７０３は解除され、Ｒｅａｄ処理７０２は残りのデータの読み出しを行う。時刻ｔ５において、Ｒｅａｄ処理７０２が終了する。

［第２の実施形態］
撮像装置（図１参照）では、変倍回路１０８で変倍処理された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。このとき、画像データは、水平方向および垂直方向に複数分割された状態でメモリ制御回路１０５に出力されるので、ＤＲＡＭ１０６のアドレスをジャンプしながら書き込まれる。

また、書き込まれた画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６から読み出され、ビデオ変調回路１１１でビデオ信号に変調される。このとき、ビデオ変調回路１１１における変調は、二次元の画像データを連続的に処理するので、メモリ制御回路１０５によってＤＲＡＭ１０６のアドレスをジャンプすることなく一括して画像データが読み出される。

さらに、ビデオ変調回路１１１によって読み出された画像データが記憶されていたＤＲＡＭ１０６のアドレスに、変倍回路１０８から出力された新たなフレームとなる画像データが上書きされる。

第２の実施形態では、ＤＲＡＭ１０６の画像データを一括してビデオ変調回路１１１に読み出し、ビデオ変調回路１１１への読み出しが完了したアドレス領域に変倍回路１０８で変倍された次のフレームの画像データを分割して書き込む。

図８は第２の実施形態におけるメモリ制御回路１０５の構成を示す回路図である。Ｒｅａｄアドレス発生器１３１１は、ＤＲＡＭ１０６から読み出す際のＲｅａｄアドレスをＲｅａｄ制御回路１３１０に出力する。Ｒｅａｄ制御回路１３１０は、リクエスト信号Ｒ＿ＲＥＱをメモリＩ／Ｆ１３０９に出力する。

メモリＩ／Ｆ１３０９は、リクエスト信号Ｒ＿ＲＥＱを受け付けると、ＤＲＡＭ１０６から読み出した画像データをデータＲ＿ＤＡＴＡとしてＲｅａｄ制御回路１３１０に出力する。同時に、メモリＩ／Ｆ１３０９からＲｅａｄ制御回路１３１０およびＲｅａｄアドレス発生器１３１１にアクノレッジ信号Ｒ＿ＡＣＫが出力される。

Ｒｅａｄ制御回路１３１０は、アクノレッジ信号Ｒ＿ＡＣＫを受信すると、データＲ＿ＤＡＴＡを出力データとしてビデオ変調回路１１１に出力する。

一方、変倍回路１０８から出力される画像データは、入力データとしてメモリ制御回路１０５内のＷｒｉｔｅ制御回路１３０１に入力される。Ｗｒｉｔｅアドレス発生器１３０２では、ＤＲＡＭ１０６に書き込む際のＷｒｉｔｅアドレスが生成される。このＷｒｉｔｅアドレスは、Ｗｒｉｔｅ制御回路１３０１に出力される。Ｗｒｉｔｅ制御回路１３０１は、リクエスト信号Ｗ＿ＲＥＱをＡＮＤ回路１３０８に出力する。

減算器１３０３は、Ｗｒｉｔｅアドレス発生器１３０２から出力されたＷｒｉｔｅアドレスから、Ｒｅａｄアドレス発生器１３１１から出力されたＲｅａｄアドレスを減算し、ＷｒｉｔｅアドレスとＲｅａｄアドレスの差分を求める。ＡＢＳ回路１３１２は、ＲｅａｄアドレスとＷｒｉｔｅアドレスの差分の絶対値を算出する。レジスタ１３０４には、Ｗｒｉｔｅ処理とＲｅａｄ処理が最も近づける距離（一定のアドレス間隔）が設定される。

比較器１３０５は、ＡＢＳ回路１３１２の出力値とレジスタ１３０４に設定された値を比較し、ＡＢＳ回路１３１２の出力値がレジスタ１３０４の設定値より大きい場合、Ｈｉｇｈレベルの信号をＯＲ回路１３０７に出力する。

フリップフロップ１３０６は、Ｒｅａｄ処理が終了しない期間、すなわちＲｅａｄ制御回路１３１０から信号Ｒ＿ＤＭＡ＿ＥＮＤとしてＨｉｇｈパルスが出力される前、Ｌｏｗレベルを保持した状態である。そして、Ｒｅａｄ処理が終了すると、Ｒｅａｄ制御回路１３１０から信号Ｒ＿ＤＭＡ＿ＥＮＤとしてＨｉｇｈパルスが出力され、フリップフロップ１３０６は、Ｈｉｇｈレベルを保持した状態になる。

フリップフロップ１３０６に保持された信号は、ＯＲ回路１３０７に出力される。すなわち、Ｒｅａｄ処理が終了しない期間、Ｗｒｉｔｅ処理がＲｅａｄ処理に近づき、その差がレジスタ１３０４の設定値未満になると、比較器１３０５の出力信号はリクエスト信号Ｗ＿ＲＥＱをマスクしてＷｒｉｔｅ処理を一時停止させる。

Ｒｅａｄ処理の終了後、比較器１３０５の出力信号は無効化され、リクエスト信号Ｗ＿ＲＥＱはマスクされることなく、残りのＷｒｉｔｅ処理が行われる。

メモリＩ／Ｆ１３０９では、リクエスト信号Ｗ＿ＲＥＱが受け付けられると、Ｗｒｉｔｅ制御回路１３０１からデータＷ＿ＤＡＴＡとして出力される画像データがＤＲＡＭ１０６に書き込まれる。同時に、メモリＩ／Ｆ１３０９からＷｒｉｔｅ制御回路１３０１およびＷｒｉｔｅアドレス発生器１３０２へアクノレッジ信号Ｗ＿ＡＣＫが出力される。Ｗｒｉｔｅアドレス発生器１３０２は、アクノレッジ信号Ｗ＿ＡＣＫを受信すると、Ｗｒｉｔｅ処理の次のアドレスをＷｒｉｔｅ制御回路１３０１に出力する。

図９は変倍回路１０８からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６からビデオ変調回路１１１への画像データの読み出し順序を示す図である。ここで、Ｗｒｉｔｅ処理およびＲｅａｄ処理では、同じサイズの画像データが処理されるものとする。

Ｒｅａｄ領域１４０２では、Ｒｅａｄアドレス発生器１３１１によって生成されるＲｅａｄアドレスは、ＤＲＡＭ１０６から読み出される画像データの左上から右下に向かって順次移動する。

また、変倍回路１０８の処理は、画像データを水平方向および垂直方向に複数に分割して行われるものとする。このため、メモリ制御回路１０５は、ＤＲＡＭ１０６に画像データを分割して書き込む。図９に示すように、Ｗｒｉｔｅ領域１４０１では、水平に３分割された１ブロック分の３ラインをＷＹとし、垂直に３分割された１ブロック分の水平方向の画素数をＷＸとする。

メモリ制御回路１０５は、ＤＲＡＭ１０６からＲｅａｄ領域１４０２のデータを読み出しながら、Ｗｒｉｔｅ領域１４０１にデータを書き込む際、Ｗｒｉｔｅ処理がＲｅａｄ処理を追い越さないように、Ｗｒｉｔｅ処理を制御する。本実施形態では、Ｗｒｉｔｅ処理とＲｅａｄ処理の間隔に長さＨｓｉｚｅ以上の距離をおく必要がある。

図１０はＷｒｉｔｅ処理がＲｅａｄ処理を追いかける様子を示すタイミングチャートである。図中、横軸は時間ｔ、縦軸はアドレスである。また、Ｗｒｉｔｅ処理１５０２は、Ｒｅａｄ処理１５０１の２倍の速さで行われるものとする。

Ｒｅａｄ処理１５０１から長さＨｓｉｚｅ離れた位置を限界値１５０３として示す。Ｗｒｉｔｅ処理１５０２では、Ｒｅａｄ処理１５０１から限界値１５０３以上に離れたアドレスのデータを書き込む。

具体的に、時刻ｔ０において、Ｒｅａｄ処理１５０１が開始する。時刻ｔ１において、Ｗｒｉｔｅ処理１５０２の開始アドレスがＲｅａｄ処理１５０１から長さＨｓｉｚｅだけ離れたので、Ｗｒｉｔｅ処理１５０２では、Ｒｅａｄ処理１５０１との距離を長さＨｓｉｚｅ以上保ちながら書き込みが行われる。

時刻ｔ２において、Ｗｒｉｔｅ処理１５０２の次のアドレスは、Ｒｅａｄ処理１５０１との距離が長さＨｓｉｚｅ未満になるので、次のラインにジャンプできず、Ｒｅａｄ処理１５０１との距離が長さＨｓｉｚｅ以上離れるまで書き込みを行わずに待つ。

時刻ｔ３において、Ｗｒｉｔｅ処理１５０２の次のアドレスとＲｅａｄ処理１５０１との距離が長さＨｓｉｚｅだけ離れたので、Ｗｒｉｔｅ処理１５０２では、Ｒｅａｄ処理１５０１との距離を長さＨｓｉｚｅ以上保ちながら書き込みが行われる。

そして、時刻ｔ４において、Ｒｅａｄ処理１５０１が終了すると、限界値１１０３は解除され、Ｗｒｉｔｅ処理１５０２では、残りのデータの書き込みが行われる。さらに、時刻ｔ５において、Ｗｒｉｔｅ処理１５０２が終了する。

図１１は追い越し処理手順を示すフローチャートである。この処理はメモリ制御回路１０５によって実行される。まず、メモリ制御回路１０５は、Ｒｅａｄ処理およびＷｒｉｔｅ処理を開始させる（ステップＳ２１）。このアドレスでＲｅａｄ処理が行われる。

Ｒｅａｄ処理のアドレスを値１進める（ステップＳ２２）。Ｗｒｉｔｅ処理のアドレスとＲｅａｄ処理のアドレスの距離がレジスタ１３０４の設定値以上であるか否かを判別する（ステップＳ２３）。設定値未満である場合、ステップＳ２２に戻ってＲｅａｄ処理のアドレスを値１進める。

一方、レジスタ１３０４の設定値以上である場合、Ｗｒｉｔｅ処理の次のアドレスが図９に示す値ＷＯＦＦ１だけジャンプするか否かを判別する（ステップＳ２４）。Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１だけジャンプする場合、Ｗｒｉｔｅ処理のアドレスを値ＷＯＦＦ１だけ移動させる（ステップＳ２５）。このアドレスでＷｒｉｔｅ処理が行われる。

一方、ステップＳ２４でＷｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１だけジャンプしない場合、Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ２だけジャンプするか否かを判別する（ステップＳ２６）。Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ２だけジャンプする場合、Ｗｒｉｔｅ処理のアドレスを値ＷＯＦＦ２だけ移動させる（ステップＳ２７）。このアドレスでＷｒｉｔｅ処理が行われる。

一方、ステップＳ２６でＷｒｉｔｅ処理の次のアドレスがジャンプしない場合、Ｗｒｉｔｅ処理のアドレスを値１進める（ステップＳ２８）。このアドレスでＷｒｉｔｅ処理が行われる。

ステップＳ２５、Ｓ２７あるいはＳ２８の処理後、Ｒｅａｄ処理の終了判定を行う（ステップＳ２９）。Ｒｅａｄ処理が終了していない場合、ステップＳ２２に戻ってＲｅａｄ処理のアドレスを値１進める。

一方、Ｒｅａｄ処理が終了すると、Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１だけジャンプするか否かを判別する（ステップＳ３０）。Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１だけジャンプする場合、Ｗｒｉｔｅ処理のアドレスを値ＷＯＦＦ１だけ移動させる（ステップＳ３１）。このアドレスでＷｒｉｔｅ処理が行われる。

一方、ステップＳ３０でＷｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１だけジャンプしない場合、Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ２だけジャンプするか否かを判別する（ステップＳ３２）。Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ２だけジャンプする場合、Ｗｒｉｔｅ処理のアドレスをＷＯＦＦ２だけ移動させる（ステップＳ３３）。このアドレスでＷｒｉｔｅ処理が行われる。

一方、ステップＳ３２でＷｒｉｔｅ処理の次のアドレスがジャンプしない場合、Ｗｒｉｔｅ処理のアドレスを値１進める（ステップＳ３４）。このアドレスでＷｒｉｔｅ処理が行われる。

ステップＳ３１、Ｓ３３あるいはＳ３４の処理後、Ｗｒｉｔｅ処理の終了判定を行う（ステップＳ３５）。Ｗｒｉｔｅ処理が終了していない場合、ステップＳ３０に戻る。一方、Ｗｒｉｔｅ処理が終了すると、本追い越し制御処理が終了する。

上記追い越し制御を行うことで、ＤＲＡＭ１０６から読み出された画像データは、ビデオ変調回路１１１でビデオ信号に変調された後、モニタ１１２に表示される。

このように、第２の実施形態のメモリ制御装置によれば、画像データの読み出し処理および書き込み処理を並行して実行する際、先行するアドレスと後続するアドレスとの間隔を設定する。これにより、画像データの分割処理を行う場合でも、撮像装置における追い越し制御を適正に実行することができる。

［第３の実施形態］
撮像装置（図１参照）では、信号処理回路１０７で画像処理された画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる際、画像データは水平方向及び垂直方向に複数に分割された状態でメモリ制御回路１０５に出力される。従って、ＤＲＡＭ１０６のアドレスをジャンプさせながら画像データが書き込まれる。

また、書き込まれた画像データは、メモリ制御回路１０５によってＤＲＡＭ１０６から読み出され、変倍回路１０８で変倍処理が行われる。変倍回路１０８における変倍処理は、画像データを水平方向および垂直方向に複数に分割して行われるので、メモリ制御回路１０５はＤＲＡＭ１０６から画像データを分割して読み出す。

第３の実施形態では、メモリ制御回路１０５が信号処理回路１０７で処理された画像データを水平方向および垂直方向に分割してＤＲＡＭ１０６に書き込み、その画像データを水平方向および垂直方向に分割して読み出して変倍回路１０８に出力する場合を示す。

ここで、第３の実施形態におけるメモリ制御回路１０５の構成は、前記第１の実施形態に示した回路図（図２参照）と同様である。また、図２の入力データとして、信号処理回路１０７から出力される画像データが入力される。また、図２の出力データは変倍回路１０８に出力される。

図１２は第３の実施形態における信号処理回路１０７からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６から変倍回路１０８への画像データの読み出し順序を示す図である。なお、Ｗｒｉｔｅ処理およびＲｅａｄ処理は同じサイズの画像データを処理するものとする。

Ｗｒｉｔｅ領域１００１において、水平に６分割された１ブロック分の２ラインをＷＹとし、垂直に２分割された１ブロック分の水平方向の画素数をＷＸとする。また、Ｒｅａｄ領域１００２において、水平に４分割された１ブロック分の３ラインをＲＹとし、垂直に３分割された１ブロック分の水平方向の画素数をＲＸとする。

メモリ制御回路１０５は、ＤＲＡＭ１０６にＷｒｉｔｅ領域１００１の画像データを書き込みながら、Ｒｅａｄ領域１００２の画像データを読み出す際、Ｒｅａｄ処理がＷｒｉｔｅ処理を追い越さないようにＲｅａｄ処理を制御する。

このように、分割処理が分割処理を追いかける場合、水平に分割された１ブロック当たりのライン数が大きい方のライン数をＬａｒｇｅＹとすると、両者の間隔は、数式（１）に示す値以上である。

２×ＬａｒｇｅＹ×Ｈｓｉｚｅ ……（１）
常に、両者の間隔の最短距離を、数式（１）で示される値に定めておくことで、どのような大きさに分割されたとしても、追い越しは発生しない。図１２では、ライン数ＷＹよりライン数ＲＹの方が多いので、ライン数ＬａｒｇｅＹはライン数ＲＹとなる。

図１３はＲｅａｄ処理がＷｒｉｔｅ処理を追いかける様子を示すタイミングチャートである。図中、横軸は時間ｔ、縦軸はアドレスである。また、Ｒｅａｄ処理１１０２は、Ｗｒｉｔｅ処理１１０１の２倍の速さで行われるものとする。また、Ｗｒｉｔｅ処理１１０１から数式（１）で示される距離を、限界値１１０３として示す。Ｒｅａｄ処理１１０２は、Ｗｒｉｔｅ処理１１０１から限界値１１０３以上に離れたアドレスのデータを読み出す。

時刻ｔ０において、Ｗｒｉｔｅ処理１１０１が開始する。時刻ｔ１において、Ｒｅａｄ処理１１０２の開始アドレスがＷｒｉｔｅ処理１１０１から数式（１）で示される距離だけ離れたので、Ｒｅａｄ処理１１０２は、Ｗｒｉｔｅ処理１１０１との距離を数式（１）で示される距離以上保ちながら読み出しを行う。

時刻ｔ２において、Ｒｅａｄ処理１１０２の次のアドレスは、Ｗｒｉｔｅ処理１１０１との距離が数式（１）の距離以下になるので、次のラインにジャンプできず、Ｗｒｉｔｅ処理１１０１との距離が数式（１）の距離以上離れるまで読み出しを行わずに待つ。

時刻ｔ３において、Ｒｅａｄ処理１１０２の次のアドレスとＷｒｉｔｅ処理１１０１との距離が数式（１）の距離だけ離れたので、Ｒｅａｄ処理１１０２は、Ｗｒｉｔｅ処理１１０１との距離を数式（１）の距離以上保ちながら読み出しを行う。

時刻ｔ４において、Ｗｒｉｔｅ処理１１０１が終了すると、限界値１１０３は解除され、Ｒｅａｄ処理１１０２は残りのデータの読み出しを行い、時刻ｔ５においてＲｅａｄ処理１１０２が終了する。

図１４および図１５は追い越し処理手順を示すフローチャートである。この処理はメモリ制御回路１０５によって実行される。まず、メモリ制御回路１０５は、Ｗｒｉｔｅ処理およびＲｅａｄ処理を開始させる（ステップＳ５１）。Ｗｒｉｔｅ処理の次のアドレスが図１２に示す値ＷＯＦＦ１１だけジャンプするか否かを判別する（ステップＳ５２）。

Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１１だけジャンプする場合、Ｗｒｉｔｅ処理のアドレスを値ＷＯＦＦ１１だけ移動させる（ステップＳ５３）。このアドレスでＷｒｉｔｅ処理が行われる。

一方、Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１１だけジャンプしない場合、Ｗｒｉｔｅ処理の次のアドレスが図１２に示す値ＷＯＦＦ１２だけジャンプするか否かを判別する（ステップＳ５４）。Ｗｒｉｔｅ処理の次のアドレスが値ＷＯＦＦ１２だけジャンプする場合、Ｗｒｉｔｅ処理のアドレスを値ＷＯＦＦ１２だけ移動させる（ステップＳ５５）。このアドレスでＷｒｉｔｅ処理が行われる。

一方、Ｗｒｉｔｅ処理の次のアドレスがジャンプしない場合、Ｗｒｉｔｅ処理のアドレスを値１進める（ステップＳ５６）。このアドレスでＷｒｉｔｅ処理が行われる。

ステップＳ５３、Ｓ５５あるいはＳ５６の処理後、Ｗｒｉｔｅ処理のアドレスおよびＲｅａｄ処理のアドレス間の距離がレジスタ２０７の設定値以上であるか否かを判別する（ステップＳ５７）。レジスタ２０７の設定値未満である場合、ステップＳ５２の処理に戻り、Ｗｒｉｔｅ処理のアドレスを進める。

一方、ステップＳ５７でＷｒｉｔｅ処理のアドレスとＲｅａｄ処理のアドレスの距離がレジスタ２０７の設定値以上である場合、Ｒｅａｄ処理のアドレスを進める。

即ち、Ｒｅａｄ処理の次のアドレスが図１２に示す値ＲＯＦＦ２１だけジャンプするか否かを判別する（ステップＳ５８）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２１だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ２１だけ移動させる（ステップＳ５９）。このアドレスでＲｅａｄ処理が行われる。

一方、ステップＳ５８でＲｅａｄ処理の次のアドレスが値ＲＯＦＦ２１だけジャンプしない場合、Ｒｅａｄ処理の次のアドレスが図１２に示す値ＲＯＦＦ２２だけジャンプするか否かを判別する（ステップＳ６０）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２２だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ２２だけ移動させる（ステップＳ６１）。このアドレスでＲｅａｄ処理が行われる。

一方、Ｒｅａｄ処理の次のアドレスがジャンプしない場合、Ｒｅａｄ処理のアドレスを１進める（ステップＳ６２）。このアドレスでＲｅａｄ処理が行われる。

ステップＳ５９、Ｓ６１あるいはＳ６２の処理後、Ｗｒｉｔｅ処理の終了判定を行う（ステップＳ６３）。Ｗｒｉｔｅ処理が終了していない場合、ステップＳ５２に戻り、Ｗｒｉｔｅ処理のアドレスを進める。

一方、ステップＳ６３でＷｒｉｔｅ処理が終了すると、Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２１だけジャンプするか否かを判別する（ステップＳ６４）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２１だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ２１だけ移動させる（ステップＳ６５）。このアドレスでＲｅａｄ処理が行われる。

一方、ステップＳ６４でＲｅａｄ処理の次のアドレスが値ＲＯＦＦ２１だけジャンプしない場合、Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２２だけジャンプするか否かを判別する（ステップＳ６６）。Ｒｅａｄ処理の次のアドレスが値ＲＯＦＦ２２だけジャンプする場合、Ｒｅａｄ処理のアドレスを値ＲＯＦＦ２２だけ移動させる（ステップＳ６７）。このアドレスでＲｅａｄ処理が行われる。

一方、Ｒｅａｄ処理の次のアドレスがジャンプしない場合、Ｒｅａｄ処理のアドレスを値１進める（ステップＳ６８）。このアドレスでＲｅａｄ処理が行われる。

ステップＳ６５、Ｓ６７あるいはＳ６８の処理後、Ｒｅａｄ処理の終了判定を行う（ステップＳ６９）。Ｒｅａｄ処理が終了していない場合、ステップＳ６４に戻り、Ｒｅａｄ処理のアドレスを進める。一方、ステップＳ６９でＲｅａｄ処理が終了している場合、本追い越し制御処理を終了する。

上記追い越し制御を行うことで、ＤＲＡＭ１０６から読み出された画像データは、変倍回路１０８で変倍処理が行われた後、メモリ制御回路１０５によってＤＲＡＭ１０６に書き込まれる。

このように、第３の実施形態のメモリ制御装置によれば、信号処理回路１０７で処理された画像データを分割してＤＲＡＭ１０６に書き込み、その画像データを分割して読み出して変倍回路１０８に出力する場合でも、追い越し制御を適正に実行することができる。

なお、本発明は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、または本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。

例えば、上記実施形態では、ラインを変えながら水平方向に連続したデータの読み出しおよび書き込みを行う場合を示したが、垂直方向に連続したデータの読み出しおよび書き込みを行う場合であっても同様に、本発明は適用可能である。

第１の実施形態のメモリ制御装置が適用された撮像装置の構成を示すブロック図である。 メモリ制御回路１０５の構成を示す回路図である。 Ａ／Ｄ変換回路１０４からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６から信号処理回路１０７への画像データの読み出し順序を示す図である。 Ｒｅａｄ処理がＷｒｉｔｅ処理を追いかける様子を示すタイミングチャートである。 追い越し処理手順を示すフローチャートである。 画像データの左下から右上へ向かう方向でＷｒｉｔｅ処理およびＲｅａｄ処理を行う場合のＡ／Ｄ変換回路１０４からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６から信号処理回路１０７への画像データの読み出し順序を示す図である。 Ｒｅａｄ処理がＷｒｉｔｅ処理を追いかける様子を示すタイミングチャートである。 第２の実施形態におけるメモリ制御回路１０５の構成を示す回路図である。 変倍回路１０８からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６からビデオ変調回路１１１への画像データの読み出し順序を示す図である。 Ｗｒｉｔｅ処理がＲｅａｄ処理を追いかける様子を示すタイミングチャートである。 追い越し処理手順を示すフローチャートである。 第３の実施形態における信号処理回路１０７からＤＲＡＭ１０６への画像データの書き込み順序およびＤＲＡＭ１０６から変倍回路１０８への画像データの読み出し順序を示す図である。 Ｒｅａｄ処理がＷｒｉｔｅ処理を追いかける様子を示すタイミングチャートである。 追い越し処理手順を示すフローチャートである。 図１４につづく追い越し処理手順を示すフローチャートである。

符号の説明

１０５ メモリ制御回路
１０６ ＤＲＡＭ
２０１、１３０１ Ｗｒｉｔｅ制御回路
２０２、１３０２ Ｗｒｉｔｅアドレス発生器
２０３、１３０９ メモリＩ／Ｆ
２０４、１３１０ Ｒｅａｄ制御回路
２０５、１３１１ Ｒｅａｄアドレス発生器
２０６、１３０３ 減算器
２０７、１３０４ レジスタ
２０８、１３０５ 比較器
２０９、１３０６ フリップフロップ

Claims (15)

1. データを記憶するメモリ手段を備え、前記メモリ手段に対して行われるアクセスを制御するメモリ制御装置であって、
   前記メモリ手段にアクセスを行う第１アクセス手段と、
   前記第１アクセス手段による前記メモリ手段へのアクセスと並行して、前記メモリ手段にアクセスを行う第２アクセス手段と、
   前記第１および第２アクセス手段を制御するメモリ制御手段とを備え、
   前記メモリ制御手段は、前記第１アクセス手段によってアクセスされた前記メモリ手段のアドレスから少なくとも一定間隔離れたアドレスで、前記第２アクセス手段によって前記メモリ手段がアクセスされるように制御することを特徴とするメモリ制御装置。
2. 前記メモリ制御手段は、前記第１アクセス手段によってアクセスされた前記メモリ手段のアドレスと前記第２アクセスによってアクセスされる前記メモリ手段のアドレスとの差分の絶対値を演算する演算手段を備え、前記演算された差分の絶対値と前記一定間隔とを比較し、前記比較結果を基に、前記第２アクセス手段によってアクセスされる前記メモリ手段のアドレスを変更することを特徴とする請求項１記載のメモリ制御装置。
3. 前記メモリ制御手段は、前記第１アクセス手段の処理が終了したら、前記第１アクセス手段と前記第２アクセス手段のアドレスの差分によって前記第２アクセス手段のアドレスの制御を行うことを無効にするラッチ回路をさらに有することを特徴とする請求項２に記載のメモリ制御装置。
4. 前記メモリ制御手段は、前記第１アクセス手段および前記第２アクセス手段の一方を、前記メモリ手段にデータを書き込む側に設定し、前記第１アクセス手段および前記第２アクセス手段の他方を、前記メモリ手段からデータを読み出す側に設定することを特徴とする請求項１または２記載のメモリ制御装置。
5. 前記メモリ制御手段は、前記第１アクセス手段および前記第２アクセス手段の少なくとも一方を、前記メモリ手段の２次元的な領域を分割した分割領域に対し、非連続的にアクセスを行うように設定することを特徴とする請求項１または２記載のメモリ制御装置。
6. 前記第１アクセス手段は、前記メモリ手段の２次元的な領域に連続的に書き込みを行い、前記第２アクセス手段は、前記２次元的な領域を分割した分割領域から非連続的に読み出しを行うことを特徴とする請求項１または２記載のメモリ制御装置。
7. 前記第１アクセス手段は、前記２次元な領域に対し、水平方向のライン毎に連続的に書き込みを行う場合、前記一定間隔は、垂直方向に１ライン進むために要するアドレス数であることを特徴とする請求項６記載のメモリ制御装置。
8. 前記第１アクセス手段は、撮影された画像データを前記メモリ手段に書き込み、前記第２アクセス手段は、前記書き込まれた画像データを信号処理するために前記メモリ手段から読み出すことを特徴とする請求項６または７記載のメモリ制御装置。
9. 前記第１アクセス手段は、前記メモリ手段の２次元的な領域から連続的に読み出しを行い、前記第２アクセス手段は、前記２次元的な領域を分割した分割領域に非連続的に書き込みを行うことを特徴とする請求項１または２記載のメモリ制御装置。
10. 前記第１アクセス手段は、前記２次元的な領域に対し、水平方向のライン毎に連続的に読み出しを行う場合、前記一定間隔は、垂直方向に１ライン進むために要するアドレス数であることを特徴とする請求項９記載のメモリ制御装置。
11. 前記第２アクセス手段は、変倍処理が行われた画像データを前記メモリ手段に書き込み、前記第１アクセス手段は、前記メモリ手段に書き込まれた前記画像データを変調するために前記メモリ手段から読み出すことを特徴とする請求項９または１０記載のメモリ制御装置。
12. 前記第１アクセス手段は、前記メモリ手段の２次元的な領域を分割した第１分割領域に非連続的に書き込みを行い、前記第２アクセス手段は、前記２次元的な領域を分割した第２分割領域から非連続的に読み出しを行うことを特徴とする請求項１または２記載のメモリ制御装置。
13. 前記第１アクセス手段は、前記第１分割領域に対し、水平方向および垂直方向に非連続的に書き込みを行い、前記第２アクセス手段は、前記第２分割領域に対し、水平方向および垂直方向に非連続的に読み出しを行う場合、前記一定間隔は、前記第１分割領域および前記第２分割領域のうち、前記垂直方向の長さが大きい方の領域を前記垂直方向に２つ進むために要するアドレス数であることを特徴とする請求項１１記載のメモリ制御装置。
14. 前記第１アクセス手段は、信号処理が行われた画像データを前記メモリ手段に書き込み、前記第２アクセス手段は、前記書き込まれた画像データを変倍処理するために前記メモリ手段から読み出すことを特徴とする請求項１２または１３記載のメモリ制御装置。
15. データを記憶するメモリ手段に対して行われるアクセスを制御するメモリアクセス方法であって、
    前記メモリ手段にアクセスを行う第１アクセスステップと、
    前記第１アクセスステップでの前記メモリ手段へのアクセスと並行して、前記メモリ手段にアクセスを行う第２アクセスステップと、
    前記第１アクセスステップでアクセスされた前記メモリ手段のアドレスから少なくとも一定間隔離れたアドレスで、前記メモリ手段が前記第２アクセスステップでアクセスされるように制御するメモリ制御ステップとを有することを特徴とするメモリアクセス方法。

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