JP2008113093A - インダクタ対の磁気結合を利用したシリアルデータ伝送装置 - Google Patents
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Abstract
【解決手段】 送信回路11を第1半導体チップ内に集積してなる第1半導体集積回路10と受信回路21を第2半導体チップ内に集積してなる第2半導体集積回路20を備え、第1半導体集積回路10と第2半導体集積回路20が伝送線路3を介して相互に接続されてなるシリアルデータ伝送装置1であって、送信回路11と伝送線路3間が送信側インダクタ対12、13の電磁結合によって、受信回路21と伝送線路3間が受信側インダクタ対22、23の電磁結合によって、夫々非接触に接続している。
【選択図】 図2
Description
2: プリント配線基板
3: 伝送線路
12: 伝送される電流パルスをモデル化した電流源
10: 第1半導体集積回路
11: 送信回路
12: 送信側インダクタ対の1次側インダクタ
12a: 送信側インダクタ対の1次側インダクタの一方端
12b: 送信側インダクタ対の1次側インダクタの他方端
13: 送信側インダクタ対の2次側インダクタ
14: 第1半導体チップの電極パッド
15: 第1半導体チップの電極パッド
16: 送信回路の駆動用NMOSFET
17: 送信回路のNMOSFETのゲート端子
18: パルス変換回路
20: 第2半導体集積回路
21: 受信回路
22: 受信側インダクタ対の1次側インダクタ
23: 受信側インダクタ対の2次側インダクタ
24: 第2半導体チップの電極パッド
25: 第2半導体チップの電極パッド
30: バイアス回路
31: 受信回路の受信電圧波形検出用のNMOSFET
32: 受信回路の自己プリチャージ動作用の遅延回路
33: 受信回路の自己プリチャージ動作用のPMOSFET
34: 符号間干渉を抑制するためのNMOSFET
35: リーク電流補償回路
36: 逆変換回路
37: バイアス回路内のモード切替用のPMOSFET
40: 送受信回路
41: 送受信回路の送受信を切替用のPMOSFET
50: LVDSのドライバ回路
51: LVDSの受信回路
52: LVDSの差動制御信号
53: 差動伝送線路
54: ラッチ・コンパレータ
Bias−n: バイアス回路の中間電圧出力
Bias−p: バイアス回路の中間電圧出力
C: 1次側インダクタの寄生容量
Cc: 受信回路のレベルシフト用コンデンサ
I1T: 送信側インダクタ対の1次側インダクタ電流
I2T: 送信側インダクタ対の2次側インダクタ電流
L: 1次側インダクタのインダクタンス
N1〜N3: 受信回路内のノード
R: 1次側インダクタの寄生抵抗
Ro: 受信回路のレベルシフト用抵抗
Tm: タイミング余裕
Tx/Rx: 切り替え信号
VDD: 電源電圧
Vin: 送信パルス
V2T: 送信側インダクタ対の2次側インダクタの端子間に生じる減衰振動パルス
V1R: 受信側インダクタ対の1次側インダクタの端子間に生じる受信電圧
V3R: レベルシフト後の受信電圧
V4R: 自己プリチャージを起動する電圧パルス
V5R: 再現された電圧パルス
VNRZ: 再生されたNRZ信号
Claims (11)
- 送信回路を第1半導体チップ内に集積してなる第1半導体集積回路と受信回路を第2半導体チップ内に集積してなる第2半導体集積回路を備え、前記第1半導体集積回路と前記第2半導体集積回路が伝送線路を介して相互に接続されてなるシリアルデータ伝送装置であって、
前記受信回路と前記伝送線路間が受信側インダクタ対の電磁結合によって非接触に接続していることを特徴とするシリアルデータ伝送装置。 - 前記受信側インダクタ対が前記第2半導体チップ内に形成されていることを特徴とする請求項1に記載のシリアルデータ伝送装置。
- 前記受信側インダクタ対の1次側インダクタが前記第2半導体チップ内に形成され、前記受信側インダクタ対の2次側インダクタが前記第2半導体集積回路のパッケージ基板または前記第2半導体集積回路を搭載するプリント配線基板上に形成されていることを特徴とする請求項1に記載のシリアルデータ伝送装置。
- 前記送信回路と前記伝送線路間が送信側インダクタ対の電磁結合によって非接触に接続していることを特徴とする請求項1に記載のシリアルデータ伝送装置。
- 前記送信側インダクタ対が前記第1半導体チップ内に形成され、前記受信側インダクタ対が前記第2半導体チップ内に形成されていることを特徴とする請求項4に記載のシリアルデータ伝送装置。
- 前記送信側インダクタ対の1次側インダクタが前記第1半導体チップ内に形成され、前記送信側インダクタ対の2次側インダクタが前記第1半導体集積回路のパッケージ基板または前記第1半導体集積回路を搭載するプリント配線基板上に形成され、
前記受信側インダクタ対の1次側インダクタが前記第2半導体チップ内に形成され、前記受信側インダクタ対の2次側インダクタが前記第2半導体集積回路のパッケージ基板または前記第2半導体集積回路を搭載するプリント配線基板上に形成されていることを特徴とする請求項5に記載のシリアルデータ伝送装置。 - 前記送信回路側から前記送信側インダクタ対の自己共振による減衰振動パルスを利用して前記伝送線路に送信信号を出力することを特徴とする請求項4〜6の何れか1項に記載のシリアルデータ伝送装置。
- 前記送信回路から前記送信側インダクタ対の1次側インダクタに入力される電流パルスの立ち上がり時における前記送信側インダクタ対の2次側インダクタで発生する前記減衰振動パルスの立ち上がり時ピークと、前記電流パルスの立ち下がり時における前記送信側インダクタ対の2次側インダクタで発生する前記減衰振動パルスの立ち下がり時ピークが同極性で重なり合って前記送信信号の信号振幅が増大するように、前記送信パルスのパルス幅が設定されていることを特徴とする請求項7に記載のシリアルデータ伝送装置。
- 前記第1半導体チップ内と前記第2半導体チップ内の夫々に、前記送信回路と前記受信回路が切り替え動作可能に集積されてなり、
前記第1半導体集積回路と前記第2半導体集積回路が夫々、送受信回路として機能することを特徴とする請求項4〜8の何れか1項に記載のシリアルデータ伝送装置。 - 前記受信回路が、前記伝送線路から前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりエッジまたは立ち下がりエッジを検出して単安定な受信検出パルスを発生する回路を備え、タイミングクロックなしに受信信号を非同期検出することを特徴とする請求項1〜9の何れか1項に記載のシリアルデータ伝送装置。
- 前記受信回路が、前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりまたは立ち下がりエッジを検出した後、前記受信側インダクタ対の前記受信回路側に接続する1次側インダクタの両端を前記受信検出パルスの発生期間中に一時的に短絡して符号間干渉を抑制する回路を備えることを特徴とする請求項10に記載のシリアルデータ伝送装置。
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