JP2008099371A - 電圧変換回路およびバッテリ装置 - Google Patents

Abstract

【課題】複数直列に接続された蓄電素子から一の蓄電素子を選択する場合に、選択対象の蓄電素子の電位が高くなるほど、その選択に関わるスイッチ素子の駆動入力に要求される耐電圧が高くなることを有効に回避できる電圧変換回路とバッテリ装置を提供する。
【解決手段】一の蓄電素子からグランドレベルＧＮＤへ流れる一定の駆動電流Ｉｏｎに基づいて、選択回路１２１のｐ型のＭＯＳトランジスタＱ３，Ｑ４をオンさせる一定の駆動電圧が発生する。すなわち、選択回路１２１において選択される蓄電素子がグランドレベルＧＮＤに対して高電位になっても、ＭＯＳトランジスタＱ３，Ｑ４のゲートとソースの間に印加される駆動電圧を一定にすることができる。
【選択図】図３

Description

本発明は、直列接続された蓄電素子それぞれの電圧を、所定の電位を基準とする電圧に変換する電圧変換回路に係り、例えば、バッテリ装置において直列接続された各バッテリセルの電圧を測定するために、各バッテリの電圧をグランドレベルの電圧に変換して出力する電圧変換回路に関するものである。

近年、リチウムイオン二次電池やニッケル−水素二次電池などのバッテリにおいてエネルギー密度の向上が著しく進んでおり、小型・軽量でありながら機器を長時間駆動することが可能になってきている。バッテリの性能向上は、携帯電話機に代表される携帯型電子機器の普及に大きく貢献している。

また、バッテリ本体の高性能化に伴って、その周辺回路も高機能化が進んでいる。例えばノート型コンピュータやビデオカメラなどのようにバッテリの交換が可能な電子機器には、残量管理機能などの各種機能を実現するための電子回路をバッテリ本体に組み込んだバッテリ装置（バッテリ・パックとも呼ばれる）が搭載されている。最近では、マイクロコンピュータを使ってこれらの機能を実現するバッテリ装置が一般的になっている。

他方、例えばリチウムイオン二次電池などの高性能なバッテリは、過充電によってセル電圧が異常に高くなったり、過放電によってセル電圧が極端に低下したり、あるいはセルに過大な充放電電流が流れたりした場合、特性の劣化や故障を構造的に起こし易いという問題がある。そのため、一般的なバッテリ装置には、異常な充放電が行われた場合にバッテリと電子機器との間の給電経路を遮断してバッテリを保護する回路が搭載されている。下記の特許文献には、バッテリ装置に搭載されるバッテリ保護回路に関する技術が記載されている。
特開２００５−１６０１６９号公報

ところで、バッテリの最小単位であるセルの電圧と容量は、その種類によって決まることから、機器に要求される電源電圧や電力容量を実現するため、複数個のセルを直列接続して使用することがある。一般に、直列接続されたセルの充放電においては、個々の初期電圧や特性の違いに起因して、セルの電圧にばらつきが生じる。このばらつきを放置したまま充放電を続けると、特定のセルに過充電や過放電を行ってしまうことになる。そのため、特にリチウムイオン二次電池など、過充電や過放電に対する保護の要求レベルが高い二次電池においては、各セルの電圧を監視してセルごとに充放電を制御している。

直列接続されたセルの電圧を測定するためには、複数のセルから１つを選択して電圧測定系に接続するセレクタ回路が必要である。このセレクタ回路では、一般にＭＯＳトランジスタをスイッチとして用いており、駆動回路がＭＯＳトランジスタのゲートに駆動電圧を供給することで各スイッチをオンオフさせている。ところが、直列接続されるセルの数が多くなり、駆動回路の基準電位に対してセルの電位が高くなると、ＭＯＳトランジスタのゲートとソースの間には高い耐電圧が要求される。ゲートとソースの間の耐電圧を高くするためには、それに応じたＭＯＳトランジスタの構造や製造プロセスを採用しなくてはならず、製造コストや素子面積の点で不利となる。

この耐電圧の問題については、セレクタ回路を多段に構成することで回避する方式もある。例えば、初段に２つのセレクタ回路を設けて、直列接続されたセルの上段部分と下段部分の半分ずつを当該２つのセレクタにより分担する。次段のセレクタ回路では、初段の２つの選択結果の一方を更に選択する。これにより、初段において要求されるゲートとソースの間の耐電圧は、一段のみで構成されるセレクタ回路に比べて半分になる。ところが、このような多段構成を採用すると、素子の数が増えて面積が大きくなるという問題が生じる。また、選択対象のセルの数が増えるほど回路規模の増大は顕著になる。

他方、直列接続するセルの数が増えて電圧が高くなると、セレクタ回路により選択されたセルの電位を測定系のグランドレベルに変換する際の誤差が大きくなるという問題がある。
従来、セル電圧のグランドレベルへの変換には抵抗分圧によってコモンモード電圧を減衰する差動増幅回路が一般的に利用されているが、測定対象のセルが高電位になるほど抵抗値に高い精度が要求されるため、精度のよい電圧測定が困難になるという不利益がある。
また、スイッチとキャパシタを用いて各セルの電圧をグランドレベルに変換する方式も考えられるが、スイッチを構成しているトランジスタの寄生的な容量が測定の誤差になり得るため、キャパシタの静電容量をこれに比較して十分大きくしなくてはならず、キャパシタのサイズが大きくなるという不利益がある。

本発明はかかる事情に鑑みてなされたものであり、その第１の目的は、複数直列に接続された蓄電素子から一の蓄電素子を選択する場合に、選択対象の蓄電素子の電位が高くなるほど、その選択に関わるスイッチ素子の駆動入力に要求される耐電圧が高くなることを有効に回避できる電圧変換回路を提供することにある。
本発明の第２の目的は、回路素子のサイズを大きくすることなく精度のよい電圧変換を行うことができる電圧変換回路を提供することにある。
また本発明の第３の目的は、上記のような電圧変換回路を備えることによって、回路面積の増大を抑えつつ、直列接続された蓄電素子の電圧を均一に制御できるバッテリ装置を提供する

本発明の第１の観点に係る電圧変換回路は、直列接続された複数の蓄電素子それぞれの電圧を、所定の電位を基準とする電圧に変換する電圧変換回路であって、前記複数の蓄電素子から選択した一の蓄電素子を出力ノード対に接続する選択回路と、前記選択回路において前記一の蓄電素子が選択されると、前記所定の電位を基準として前記出力ノード対の電圧をサンプリングするサンプリング回路とを有する。
前記選択回路は、前記複数の蓄電素子それぞれの両極の端子と前記出力ノード対とを接続する複数のスイッチ回路を含む。
前記スイッチ回路は、一の前記蓄電素子と一の前記出力ノードとの間に接続されるスイッチ素子と、当該一の蓄電素子から前記所定の電位へ流れる一定の駆動電流に基づいて、前記スイッチ素子をオンさせる一定の駆動電圧を発生する駆動回路とを含む。

上記第１の観点に係る電圧変換回路によれば、一の蓄電素子から前記所定の電位へ流れる一定の駆動電流に基づいて、前記スイッチ素子をオンさせる一定の駆動電圧が発生する。すなわち、前記選択回路において選択される蓄電素子が前記所定の電位に対して高電位になっても、前記スイッチ素子をオンさせる駆動電圧は一定になる。したがって、選択対象の蓄電素子の電位が高くなっても、前記スイッチ素子の駆動入力の耐電圧は一定でよい。

好適に、前記駆動回路は、前記スイッチ素子をオンする場合に前記一定の駆動電流を発生する駆動電流発生回路と、前記駆動電流の経路に挿入されており、前記一定の駆動電流が流れると、前記スイッチ素子をオンさせる前記一定の駆動電圧を発生する電圧発生素子とを含む。

上記の構成によれば、前記駆動電流発生回路において前記一定の駆動電流が発生すると、前記電圧発生素子に前記一定の駆動電圧が発生し、この駆動電圧を受けて前記スイッチ素子がオンする。

また、前記スイッチ素子は、一の前記蓄電素子と一の前記出力ノードとの間に接続される第１導電型の第１トランジスタ及び第２トランジスタの直列回路を含んでよい。前記駆動電流発生回路は、直列に接続された前記第１トランジスタ及び前記第２トランジスタの接続中点から前記所定の電位へ流れる前記駆動電流を発生してよい。前記電圧発生素子は、その一方の端子が前記接続中点に接続され、他方の端子が前記第１トランジスタ及び前記第２トランジスタの各制御端子に接続されてよい。

上記の構成によれば、前記駆動電流発生回路によって前記第１トランジスタ及び前記第２トランジスタの接続中点から前記所定の電位へ駆動電流が流れると、前記接続中点と前記第１トランジスタ及び前記第２トランジスタの各制御端子との間には、前記電圧発生素子に発生する駆動電圧が印加される。この駆動電圧を受けて前記第１トランジスタ及び前記第２トランジスタはオンし、前記接続中点には前記蓄電素子からの電流が流れる。

また、前記スイッチ素子は、前記第１トランジスタ及び前記第２トランジスタの直列回路と並列に接続される第２導電型の第３トランジスタ及び第４トランジスタの直列回路を更に含んでよい。前記駆動回路は、前記スイッチ素子をオンする場合に前記駆動電流発生回路において発生する前記駆動電流が、前記第１トランジスタ及び前記第２トランジスタの直列回路をオンに駆動し得る所定のしきい値より小さいかを判定する判定回路と、前記判定回路の判定結果に応じて、前記第３トランジスタ及び前記第４トランジスタをオンさせる駆動電圧を発生する駆動電圧発生回路とを含んでよい。

上記の構成によれば、前記スイッチ素子をオンする場合、前記駆動電流発生回路において発生する前記駆動電流が、前記第１トランジスタ及び前記第２トランジスタの直列回路をオンに駆動し得る所定のしきい値より小さいか否かが前記判定回路において判定される。判定の結果、例えば前記駆動電流が前記所定のしきい値より小さい場合には、前記駆動電圧発生回路において前記駆動電圧が発生し、この駆動電圧を受けた前記第３トランジスタ及び前記第４トランジスタの直列回路がオンする。
これにより、選択する蓄電素子の電位と前記所定の電位との電位差が小さいために前記電圧発生素子の駆動電圧が前記第１トランジスタ及び前記第２トランジスタをオンに駆動できない場合であっても、前記第３トランジスタ及び前記第４トランジスタの直列回路が代わりにオンするため、前記スイッチ素子をオン状態にすることができる。

この場合、一の前記蓄電素子を選択する際に共通にオンする２つの前記スイッチ回路は、前記判定回路を共有してよく、当該共通の判定回路の判定結果に応じて前記第３トランジスタ及び前記第４トランジスタの直列回路を共通にオン又はオフさせてよい。

上記の構成によれば、一の前記蓄電素子を選択する際に共通にオンする２つの前記スイッチ回路の一方において前記第１トランジスタ及び前記第２トランジスタの直列回路がオンし、他方において前記第３トランジスタ及び前記第４トランジスタの直列回路がオンするという事態が回避される。これにより、当該２つのスイッチ回路における電圧降下のバラつきが抑制される。

前記判定回路は、例えば、前記駆動電流発生回路と等価な回路構成を有しており、前記駆動電流発生回路において発生する前記一定の駆動電流と等価な一定の基準電流を発生する基準電流発生回路と、前記駆動電流発生回路における前記駆動電流の経路上のノード電圧と、前記基準電流発生回路における前記基準電流の経路上のノード電圧とを比較する比較回路と、前記スイッチ素子をオンする場合、前記比較回路の比較結果に応じて、前記第１トランジスタ及び前記第２トランジスタの直列回路又は前記第３トランジスタ及び前記第４トランジスタの直列回路の一方をオン、他方をオフに設定する信号を発生する信号発生回路とを有してよい。

上記の構成によれば、前記駆動電流発生回路と等価な回路構成の前記基準電流発生回路において、前記一定の駆動電流と等価な一定の基準電流が発生する。前記比較回路では、前記駆動電流発生回路における前記駆動電流の経路上のノード電圧と、前記基準電流発生回路における前記基準電流の経路上のノード電圧とが比較される。
前記基準電流発生回路における前記基準電流は一定であるため、この経路上のノード電圧も一定となる。一方、前記駆動電流発生回路の駆動電流は前記蓄電素子の電位によって変化し得るため、この経路上のノード電圧も駆動電流に応じて変化し得る。したがって、前記比較回路がこれらのノード電圧を比較することによって、前記駆動電流発生回路の駆動電流の変化が検知される。
前記スイッチ素子をオンする場合、この比較回路の比較結果に応じて前記信号発生回路が発生する信号により、前記第１トランジスタ及び前記第２トランジスタの直列回路又は前記第３トランジスタ及び前記第４トランジスタの直列回路の一方をオン、他方をオフに設定される。

好適に、前記サンプリング回路は、第１キャパシタと、第２キャパシタと、増幅回路と、第１スイッチ素子と、第２スイッチ素子と、第３スイッチ素子と、第４スイッチ素子と、第５スイッチ素子と、第６スイッチ素子と、第７スイッチ素子と、第８スイッチ素子と、第９スイッチ素子と、制御回路とを有する。前記出力ノード対は、第１ノードと第２ノードとを有する。
前記第１キャパシタは、第３ノードと第４ノードとの間に接続される。前記第２キャパシタは、第５ノードと第６ノードとの間に接続され、前記第１のキャパシタと同等な静電容量を持つ。前記増幅回路は、前記所定の電位を基準として、第１入力端子の電圧から第２入力端子の電圧を引いた差の電圧を増幅する。前記第１スイッチ素子は、前記第３ノードと前記第１ノードとの間に接続される。前記第２スイッチ素子は、前記第４ノードと前記第１ノードとの間に接続される。前記第３スイッチ素子は、前記第５ノードと前記第１ノードとの間に接続される。前記第４スイッチ素子は、前記第６ノードと前記第２ノードとの間に接続される。前記第５スイッチ素子は、前記第３ノードと前記所定の電位との間に接続される。前記第６スイッチ素子は、前記第６ノードと前記所定の電位との間に接続される。前記第７スイッチ素子は、前記第４ノードと前記第２入力端子との間に接続される。前記第８スイッチ素子は、前記第５ノードと前記第１入力端子との間に接続される。前記第９スイッチ素子は、前記第３ノードと前記増幅回路の出力端子との間に接続される。
前記制御回路は、前記第１スイッチ素子ないし前記第９スイッチ素子をそれぞれ制御する。すなわち、前記制御回路は、第１段階において、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子をオン、前記第５スイッチ素子、前記第６スイッチ素子、前記第７スイッチ素子、前記第８スイッチ素子及び前記第９スイッチ素子をオフに設定し、前記第１段階に続く第２段階において、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子をオンからオフに変更し、前記第２段階に続く第３段階において、前記第５スイッチ素子及び前記第６スイッチ素子をオフからオンに変更し、前記第３段階に続く第４段階において、前記第５スイッチをオンからオフに変更し、前記第４段階に続く第５段階において、前記第７スイッチ素子、前記第８スイッチ素子及び前記第９スイッチ素子をオフからオンに変更する。

上記の構成によれば、前記第１段階において、前記第１スイッチ素子及び前記第２スイッチ素子により前記第１キャパシタが短絡される。また、前記選択回路で選択された蓄積素子の電圧が、前記第３スイッチ及び前記第４スイッチを介して前記第２キャパシタに印加される。
前記第２段階において前記第１ないし第４スイッチ素子がオフし、前記第３段階において前記第５スイッチ及び前記第６スイッチがオンすると、前記第１キャパシタには主として前記第２スイッチ素子及び前記第７スイッチ素子の寄生キャパシタに溜まる電荷が分配され、前記第２キャパシタには前記第３スイッチ素子及び前記第８スイッチ素子の寄生キャパシタに溜まる電荷が分配される。
前記第４段階において前記第５スイッチ素子がオフし、前記第５段階において前記第７スイッチ素子、前記第８スイッチ素子及び前記第９スイッチ素子がオンすると、前記第４ノードと前記第５ノードとの電圧差が小さくなるように前記増幅回路の出力電圧が負帰還制御される。その結果、前記増幅回路の出力電圧は、前記第１キャパシタの電圧と前記第２キャパシタの電圧との差に応じた電圧となる。

前記サンプリング回路は、入力電圧に応じた出力電圧を発生するバッファ回路と、前記増幅回路の前記出力端子と前記バッファ回路の入力端子との間に接続される第１０スイッチ素子と、前記バッファ回路の前記入力端子と前記所定の電位との間に接続される第３キャパシタとを含む。前記制御回路は、前記第５段階に続く第６段階において、前記第１０スイッチをオフからオンに変更し、前記第６段階に続く第７段階において、前記第１０スイッチをオンからオフに変更する。

上記の構成によれば、前記第６段階において前記第１０スイッチがオンすると、前記第３キャパシタに前記増幅回路の出力電圧が印加され、前記第７段階において前記第１０スイッチがオフすると、前記第３キャパシタに印加された前記増幅回路の出力電圧が保持される。

本発明の第２の観点に係るバッテリ装置は、直列接続された複数の蓄電素子と、前記複数の蓄電素子それぞれ電圧を、所定の電位を基準とする電圧に変換する電圧変換回路と、前記複数の蓄電素子それぞれに流れる電流をバイパス可能な電流バイパス回路と、前記電圧変換回路において変換された各蓄電素子の電圧を測定し、当該測定結果に基づいて、前記複数の蓄電素子の電圧が均一となるように前記電流バイパス回路を制御する制御回路とを有する。
前記電圧変換回路は、前記第１の観点に係る電圧変換回路と同様の構成を有する。

上記バッテリ装置によれば、前記制御回路において前記電圧変換回路により変換された各蓄積素子の電圧が測定され、当該測定結果に基づいて、前記複数の蓄電素子の電圧が均一となるように前記電流バイパス回路が制御される。

本発明によれば、複数直列に接続された蓄電素子から一の蓄電素子を選択する場合に、選択対象の蓄電素子の電位が高くなるほど、その選択に関わるスイッチ素子の駆動入力に要求される耐電圧が高くなることを有効に回避できる。

以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態に係るバッテリ装置の構成例を示す図である。
図１に示すバッテリ装置１００は、Ｐ型のＭＯＳトランジスタＱ１，Ｑ２と、バッテリＢ１と、電流検出用の抵抗Ｒｓ１と、アナログフロントエンド部（ＡＦＥ部）１１０と、マイクロコンピュータ１６０とを有する。
ＡＦＥ部１１０は、ダイオードＤ１，Ｄ２と、ＭＯＳトランジスタＱ１，Ｑ２の駆動回路１１１，１１２と、セットアップ回路１１３と、基準電圧発生回路１１４と、低電圧動作ロック回路１１５と、電源回路１１６と、選択回路１１７と、電圧アンプ回路１１８と、電流アンプ回路１１９と、過電流／短絡検出回路１２０と、電流バイパス回路１２１と、制御回路１２２とを含む。

選択回路１１７及び電圧アンプ回路１１８を含む回路ブロックは、本発明の電圧変換回路の一例である。
選択回路１１７は、本発明の選択回路の一例である。
電流バイパス回路１２１は、本発明の電流バイパス回路の一例である。
制御回路１２２及びマイクロコンピュータ１６０を含む回路ブロックは、本発明の制御回路の一例である。

バッテリＢ１は、例えばリチウムイオン二次電池などの蓄電素子を複数直列に接続して構成される。図１の例において、バッテリＢ１の正極ＢＡＴ＋と負極ＢＡＴ−との間には１０個の蓄電素子ＣＬ１〜ＣＬ１０が直列接続されている。なお、この蓄電素子は、例えば１つのバッテリ・セルでもよいし、直列や並列に接続された複数のバッテリ・セルでもよい。

ＭＯＳトランジスタＱ１及びＱ２は、互いのドレインが共通に接続されており、ＭＯＳトランジスタＱ１のソースはバッテリ装置１００の正極ＰＡＣ＋に接続され、ＭＯＳトランジスタＱ２のソースはバッテリＢ１の正極ＢＡＴ＋に接続される。
ＭＯＳトランジスタＱ１，Ｑ２のゲートは、それぞれＡＦＥ部１１０の駆動回路１１１，１１２によって駆動される。

バッテリＢ１の負極ＢＡＴ−とバッテリ装置１００の負極ＰＡＣ−との間には、電流検出用の抵抗Ｒｓ１が接続される。

ＡＦＥ部１１０は、バッテリＢ１から供給される電圧、若しくはホストの電子機器２００から正極ＰＡＣ＋及びＰＡＣ−を通じて供給される電圧に基づいて電源電圧ＶＲＥＧを発生し、マイクロコンピュータ１６０に供給する。

マイクロコンピュータ１６０が起動すると、ＡＦＥ部１１０は所定のインターフェースを介してマイクロコンピュータ１６０と通信を行い、マイクロコンピュータ１６０から送られてくる設定値を内部のレジスタに格納する。そして、レジスタに格納した設定値に従って、ＭＯＳトランジスタＱ１，Ｑ２のオンオフ制御や、各バッテリ・セル（ＣＥＬ１〜ＣＥＬ１０）の電圧の検出を行う。

例えばＡＦＥ部１１０は、マイクロコンピュータ１６０からの設定値に従って、各バッテリ・セル（ＣＥＬ１〜ＣＥＬ１０）の電圧を検出し、マイクロコンピュータ１６０に出力する。そして、この電圧を監視するマイクロコンピュータ１６０からの設定値に従って、各バッテリ・セル（ＣＥＬ１〜ＣＥＬ１０）の電圧が均一となるように各々の充放電電流を制御する。

またＡＦＥ部１１０は、抵抗Ｒｓ１に生じる電圧を増幅し、バッテリＢ１の電流検出信号としてマイクロコンピュータ１６０に出力する。ＡＦＥ部１１０からマイクロコンピュータ１６０へ出力される各バッテリ・セルの電圧やバッテリＢ１の電流の検出信号は、充電時にバッテリＢ１の満充電状態を検出する処理や、放電時にバッテリＢ１の残量の検出する処理に用いられる。

またＡＦＥ部１１０は、抵抗Ｒｓ１に生じる電圧に基づいてバッテリＢ１の充放電電流を監視し、過電流や短絡を検出した場合にＭＯＳトランジスタＱ１，Ｑ２を遮断してバッテリＢ１を保護する。

マイクロコンピュータ１６０は、バッテリＢ１の充放電電流や各セルの電圧を監視し、各バッテリ・セルの電圧を均一化する処理や、バッテリＢ１の満充電状態、電池残量等を予測する処理、ＡＦＥ部１１０における過電流／短絡電流の検出しきい値を設定する処理などを行う。
すなわち、マイクロコンピュータ１６０は、アナログ−デジタル変換回路を有しており、電圧アンプ回路１１８や電流アンプ回路１１９より出力されるアナログの検出信号をデジタルの検出信号に変換して処理する。また、制御回路１２２と所定のインターフェースを介して通信を行い、選択回路１１７の切り替えやＭＯＳトランジスタＱ１，Ｑ２のオンオフを制御する。

またマイクロコンピュータ１６０は、ＳＭＢＵＳ等のチップ間インターフェースによって電子機器２００と通信を行い、バッテリ装置１００の電池残量等の情報を電子機器２００に提供する。

バッテリ装置１００は、パーソナルコンピュータ等の電子機器２００に接続されて使用される。電子機器２００は、例えば図１に示すように、マイクロコンピュータ２１０と、負荷２２０と、充電回路２３０とを有する。

マイクロコンピュータ２１０は、バッテリ装置１００のマイクロコンピュータ１６０とＳＭＢＵＳ等のインターフェースを通じて通信を行い、電池残量等の情報を取得する。また、バッテリ装置１００から取得した情報に基づいて充電回路２３０を制御し、バッテリＢ１の充電電流を適切な値に設定する。
負荷２２０は、バッテリ装置１００からの電源供給によって動作する電子機器２００の内部負荷を表す。
充電回路２２０は、バッテリ装置１００を充電するための充電電流を発生する。

次に、ＡＦＥ部１１０の詳細構成について説明する。

ダイオードＤ１及びＤ２は、互いのカソードが共通に接続されており、ダイオードＤ１のアノードはバッテリ装置１００の正極ＰＡＣ＋に接続され、ダイオードＤ２のアノードはバッテリＢ１の正極ＢＡＴ＋に接続される。
ダイオードＤ１及びＤ２の共通接続されたカソードに生じる電圧ＶＤＤは、後述する電源回路１１６に供給される。

駆動回路１１１は、制御回路１２２から出力される制御信号に応じて、ＭＯＳトランジスタＱ１のゲートを駆動する。すなわち、ＭＯＳトランジスタＱ１をオンする場合は、そのゲート電位をソース電位（正極ＢＡＴ＋の電位）より低下させて、ＭＯＳトランジスタＱ１のゲートとソースの間にしきい値以上の電圧を加える。ＭＯＳトランジスタＱ１をオフする場合は、ゲート電位をソース電位まで引き上げて、ＭＯＳトランジスタＱ１のゲートとソースの間の電圧をしきい値より低くする。

駆動回路１１２は、制御回路１２２から出力される制御信号に応じて、ＭＯＳトランジスタＱ２のゲートを駆動する。すなわち、ＭＯＳトランジスタＱ２をオンする場合は、そのゲート電位をソース電位（正極ＰＡＣ＋の電位）より低下させて、ＭＯＳトランジスタＱ２のゲートとソースの間にしきい値以上の電圧を加える。ＭＯＳトランジスタＱ２をオフする場合は、ゲート電位をソース電位まで引き上げて、ＭＯＳトランジスタＱ２のゲートとソースの間の電圧をしきい値より低くする。

セットアップ回路１１３は、正極ＢＡＴ＋に発生するバッテリＢ１の電圧、又は、正極ＰＡＣ＋に供給される電子機器２００からの電圧に基づいて、ＡＦＥ部１１０の起動に必要なスタートアップ電圧ＶＳＴＵＰを発生する。

基準電圧発生回路１１４は、例えばバンドギャップ回路などによって一定の基準電圧ＶＢＧを発生する回路であり、セットアップ回路１１３より供給されるスタートアップ電圧ＶＳＴＵＰを受けて動作する。

低電圧動作ロック回路１１５は、正極ＰＡＣ＋の電圧が所定の電圧より低い場合、電源回路１１６による電源電圧ＶＲＥＧの供給を停止させ、正極ＰＡＣ＋の電圧がこの所定の電圧を超えた場合に電源回路１１６を起動させる。低電圧動作ロック回路１１５は、セットアップ回路１１３より供給されるスタートアップ電圧ＶＳＴＵＰを受けて動作する。

電源回路１１６は、ＡＦＥ部１１０内部の各回路やマイクロコンピュータ１６０に供給する電源電圧ＶＲＥＧを発生する。
電源回路１１６は、例えば低ドロップアウト（low-dropout）のリニア・レギュレータを含んでおり、バッテリ装置１００の正極ＰＡＣ＋からダイオードＤ１を介して供給される電圧、若しくは、バッテリＢ１の正極ＢＡＴ＋からダイオードＤ２を介して供給される電圧を入力し、この入力電圧を降圧して一定値の電源電圧ＶＲＥＧを発生する。電源回路１１６の制御回路は、セットアップ回路１１３より供給されるスタートアップ電圧ＶＳＴＵＰを受けて起動する。

選択回路１１７は、直列接続された蓄電素子ＣＬ１〜ＣＬ１０から選択した１つの蓄電素子を出力ノード対（Ｎ１，Ｎ２）に接続する。選択回路１１７の詳細については、後に図２〜図５を参照して説明する。

電圧アンプ回路１１８は、選択回路１１７において選択された蓄電素子の電圧を所定のグランドレベルを基準とする電圧に変換し、マイクロコンピュータ１６０に出力する。電圧アンプ回路１１８の詳細については、後に図６〜図１９を参照して説明する。

電流アンプ回路１１９は、抵抗Ｒｓ１に発生する電圧を増幅し、バッテリＢ１に流れる充放電電流の検出信号としてマイクロコンピュータ１６０に出力する。

過電流／短絡検出回路１２０は、抵抗Ｒｓ１に発生する電圧が所定のしきい値を所定時間以上超えたか否かに応じて、バッテリＢ１における過電流又は短絡の発生を検出し、この検出結果を制御回路１２２に出力する。

電流バイパス回路１２１は、制御回路１２２より入力される制御信号に応じて、蓄電素子ＣＬ１〜ＣＬ１０のそれぞれに流れる電流をバイパスする。電流バイパス回路１２１は、例えば図１に示すように、蓄電素子ＣＬ１〜ＣＬ１０と並列に接続された１０個のスイッチを有する。各スイッチには内部抵抗が含まれており、制御回路１２２の制御信号に応じてオンすると、並列接続された蓄電素子を短絡することなく蓄電素子の充放電電流をバイパスする。

制御回路１２２は、電源電圧ＶＲＥＧの供給を受けて動作する回路であり、ＡＦＥ部１１０内部の各回路を制御するための制御信号を出力する。すなわち、制御回路１２２は、所定のインターフェースを介してマイクロコンピュータ１６０と通信を行い、マイクロコンピュータ１６０から送られてくる設定値を内部のレジスタに格納する。そして、レジスタの設定値に応じてＡＦＥ部１１０内部の各回路を制御する。
例えば、レジスタに格納される設定値に応じて、選択回路１１７における検出対象の蓄電素子の選択や、電流バイパス回路１２１における各蓄電素子の電流バイパスの有無、過電流／短絡検出回路１１９の検出結果に応じたＭＯＳトランジスタＱ１，Ｑ２のオンオフ制御、過電流／短絡検出回路１１９における過電流検出しきい値の設定などを行う。

次に、本発明の実施形態に関わる電圧変換回路を構成する選択回路１１７と電圧アンプ回路１１８を詳細に説明する。

［選択回路１１７］
図２は、選択回路１１７の構成の一例を示す図である。
図２に示す選択回路１１７は、蓄電素子ＣＬ１，…，ＣＬ１０の両極の端子と出力ノード対（Ｎ１，Ｎ２）とを接続するスイッチ回路ＳＷ１＿１，ＳＷ２＿１，…，ＳＷ１０＿１及びＳＷ２＿２，ＳＷ３＿２，…，ＳＷ１１＿２を有する。

蓄電素子ＣＬ１，ＣＬ２，…，ＣＬ１０は、この順序で直列に接続されており、蓄電素子ＣＬ１の正極はバッテリＢ１の正極ＢＡＴ＋、蓄電素子ＣＬ１０の負極はバッテリＢ１の負極ＢＡＴ−に対応する。
このような接続において、図１におけるノードＶＣ１，ＶＣ２，…，ＶＣ１０はそれぞれ蓄電素子ＣＬ１，ＣＬ２，…，ＣＬ１０の正極を示し、ノードＶＣ１１は、蓄電素子ＣＬ１０の負極（バッテリＢ１の負極ＢＡＴ−）を示す。
ここで、「ｎ」を１から１０までの整数とすると、スイッチ回路ＳＷｎ＿１はノードＶＣｎとノードＮ１との間に接続され、スイッチ回路ＳＷ（ｎ＋１）＿２はノードＶＣ（ｎ＋１）とノードＮ２との間に接続される。

蓄電素子ＣＬｎを選択する場合、制御回路１２２はスイッチ回路ＳＷｎ＿１とスイッチ回路ＳＷ（ｎ＋１）＿２を共にオンに設定し、他のスイッチ回路をオフに設定する。

図３は、このスイッチ回路の構成の一例を示す図である。
スイッチ回路ＳＷｎ＿１は、ノードＶＣｎとノードＮ１との間に接続されるｐ型ＭＯＳトランジスタＱ３及びＱ４の直列回路と、この直列回路に並列に接続されるｎ型ＭＯＳトランジスタＱ５及びＱ６の直列回路と、ｎ型のＭＯＳトランジスタＱ７，Ｑ８と、抵抗Ｒ１，Ｒ２とを有する。
またスイッチ回路ＳＷ（ｎ＋１）＿２は、ノードＶＣ（ｎ＋１）とノードＮ２との間に接続されるｐ型ＭＯＳトランジスタＱ３及びＱ４の直列回路と、この直列回路に並列に接続されるｎ型ＭＯＳトランジスタＱ５及びＱ６の直列回路と、ｎ型のＭＯＳトランジスタＱ７，Ｑ８と、抵抗Ｒ１，Ｒ２とを有する。
なお、スイッチ回路ＳＷｎ＿１，ＳＷ（ｎ＋１）＿２は同等な回路構成を有しているため、各構成要素を同一の符号により示している。

ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を含む回路ブロックは、本発明のスイッチ素子の一例である。
ＭＯＳトランジスタＱ３及びＱ４の直列回路は、本発明における第１トランジスタ及び第２トランジスタの直列回路の一例である。
ＭＯＳトランジスタＱ５及びＱ６の直列回路は、本発明における第３トランジスタ及び第４トランジスタの直列回路の一例である。
ＭＯＳトランジスタＱ７，Ｑ８及び抵抗Ｒ１を含む回路ブロックは、本発明の駆動電流発生回路の一例である。
抵抗Ｒ２は、本発明の電圧発生素子の一例である。

ＭＯＳトランジスタＱ３及びＱ４のソースは共通に接続され、ＭＯＳトランジスタＱ３のドレインは蓄電素子の電極端子（ＶＣｎ又はＶＣ（ｎ＋１））に接続され、ＭＯＳトランジスタＱ４のドレインは選択回路１１７の出力ノード（Ｎ１又はＮ２）に接続される。
ＭＯＳトランジスタＱ３及びＱ４の共通接続されたソースは、抵抗Ｒ２の一方の端子に接続される。抵抗Ｒ２の他方の端子は、ＭＯＳトランジスタＱ３及びＱ４のゲートに接続される。

ＭＯＳトランジスタＱ５及びＱ６のソースは共通に接続され、ＭＯＳトランジスタＱ５のドレインは蓄電素子の電極端子（ＶＣｎ又はＶＣ（ｎ＋１））に接続され、ＭＯＳトランジスタＱ６のドレインは出力ノード（Ｎ１又はＮ２）に接続される。
ＭＯＳトランジスタＱ５及びＱ６の各ゲートには、後述する駆動電圧発生回路１３４の駆動電圧Ｎ＿ＯＮが供給される。

ＭＯＳトランジスタＱ８のソースは抵抗Ｒ１を介してグランドレベルＧＮＤに接続され、そのドレインはＭＯＳトランジスタＱ７及び抵抗Ｒ２を介してＭＯＳトランジスタＱ３，Ｑ４のソースに接続される。ＭＯＳトランジスタＱ８のゲートには、基準電圧発生回路１１４において生成された基準電圧ＶＢＧが印加される。

ＭＯＳトランジスタＱ７は、ＭＯＳトランジスタＱ３，Ｑ４のソースから抵抗Ｒ２、ＭＯＳトランジスタＱ８、抵抗Ｒ１を介してグランドレベルＧＮＤに流れる電流Ｉｏｎの経路上に挿入される。ＭＯＳトランジスタＱ７のゲートには、後述するＡＮＤ回路１３３の出力信号Ｐ＿ＯＮが供給される。

スイッチ回路ＳＷｎ＿１及びＳＷ（ｎ＋１）＿２は、上述した個別の構成要素の他に、両者の共通の構成要素として、基準電流発生回路１３０と、比較回路１３１と、キャパシタＣｄと、ラッチ回路１３２と、ＡＮＤ回路１３３と、駆動電圧発生回路１３４とを有する。

基準電流発生回路１３０、比較回路１３１、ラッチ回路１３２及びＡＮＤ回路１３３を含む回路ブロックは、本発明の判定回路の一例である。
基準電流発生回路１３０は、本発明の基準電流発生回路の一例である。
比較回路１３１は、本発明の比較回路の一例である。
ラッチ回路１３２及びＡＮＤ回路１３３を含む回路ブロックは、本発明の信号発生回路の一例である。
駆動電圧発生回路１３４は、本発明の駆動電圧発生回路の一例である。

基準電流発生回路１３０は、上述したＭＯＳトランジスタＱ７，Ｑ８，抵抗Ｒ１と同等な構成要素であるＭＯＳトランジスタＱ７Ａ，Ｑ８Ａ，抵抗Ｒ１Ａを有するとともに抵抗Ｒ４を有しており、ＭＯＳトランジスタＱ３，Ｑ４がオン状態のときＭＯＳトランジスタＱ８に流れる一定の駆動電流Ｉｏｎと等価な一定の基準電流Ｉｒｅｆを発生する
ＭＯＳトランジスタＱ８Ａのソースは抵抗Ｒ１Ａを介してグランドレベルＧＮＤに接続され、そのドレインはＭＯＳトランジスタＱ７Ａ及び抵抗Ｒ４を介して電源電圧ＶＲＥＧ２に接続される。電源電圧ＶＲＥＧ２は、電源回路１１６より供給される電圧である。ＭＯＳトランジスタＱ８Ａのゲートには、基準電圧ＶＢＧが印加される。
ＭＯＳトランジスタＱ７Ａは、電源電圧ＶＲＥＧ２から抵抗Ｒ４、ＭＯＳトランジスタＱ８Ａ、抵抗Ｒ１Ａを介してグランドレベルＧＮＤに流れる基準電流Ｉｏｎの経路上に挿入される。ＭＯＳトランジスタＱ７Ａのゲートには、スイッチ回路ＳＷｎ＿１及びＳＷ（ｎ＋１）＿２の共通の制御信号ＯＮが入力される。

比較回路１３１は、ＭＯＳトランジスタＱ８のドレイン電圧とトランジスタＱ８Ａのソース電圧とを比較する。すなわち、ＭＯＳトランジスタＱ８のドレイン電圧ＩＮＰがトランジスタＱ８Ａのソース電圧ＩＮＭより高い場合にハイレベル、その逆の場合にローレベルとなる信号ＤＥＴ＿ＯＵＴを出力する。キャパシタＣｄは、比較回路１３１の出力とグランドレベルＧＮＤとの間に接続される。

ラッチ回路１３２は、制御信号ＯＮがローレベルの場合、駆動電圧発生回路１３４の入力信号をローレベル、ＡＮＤ回路１３３の入力信号をハイレベルに初期化する。この初期状態で、制御信号ＯＮがローレベルからハイレベルに変化すると、比較回路１３１の出力がハイレベルであれば、駆動電圧発生回路１３４の入力信号及びＡＮＤ回路１３３の入力信号を初期状態に保持する。比較回路１３１の出力がハイレベルからローレベルに変化すると、駆動電圧発生回路１３４の入力信号をハイレベル、ＡＮＤ回路１３３の入力信号をローレベルに反転する。

駆動電圧発生回路１３４は、ラッチ回路１３２よりハイレベルの信号を入力された場合、ＭＯＳトランジスタＱ５、Ｑ６のゲートにハイレベルの駆動電圧Ｎ＿ＯＮを入力して、これらをオンさせる。ラッチ回路１３２よりローレベルの信号を入力された場合は、駆動電圧Ｎ＿ＯＮをローレベルとして、ＭＯＳトランジスタＱ５、Ｑ６をオフさせる。

ＡＮＤ回路１３３は、ラッチ回路１３２からの入力信号と制御信号ＯＮとの論理積を演算し、その演算結果の信号をＭＯＳトランジスタＱ７のゲートに入力する。

このスイッチ回路ＳＷｎ＿１及びＳＷ（ｎ＋１）＿２の動作について、図４及び図５を参照して説明する。

図４は、スイッチ回路ＳＷ（ｎ＋１）＿２の駆動電流Ｉｏｎが基準電流Ｉｒｅｆより十分大きい場合の動作例を示す図である。
制御信号ＯＮがハイレベルになると（図４（Ａ））、ＡＮＤ回路１３３にはラッチ回路１３２からハイレベルの信号が入力されるため、ＡＮＤ回路１３３の出力信号Ｐ＿ＯＮはハイレベルになり（図４（Ｂ））、ＭＯＳトランジスタＱ７がオンする。これにより、ＭＯＳトランジスタＱ３，Ｑ４のソースから抵抗Ｒ２，ＭＯＳトランジスタＱ７を介して駆動電流Ｉ２が流れる。抵抗Ｒ１には基準電圧ＶＢＧからＭＯＳトランジスタＱ８のしきい値Ｖｔｈを引いたほぼ一定の電圧（ＶＢＧ−Ｖｔｈ）が印加されるため、駆動電流Ｉｏｎは「（ＶＢＧ−Ｖｔｈ）／ｒ１」で表される一定の電流となる（「ｒ１」は抵抗Ｒ１の抵抗値を示す）。基準電流発生回路１３０の基準電流Ｉｒｅｆも、この駆動電流Ｉｏｎとほぼ同じ大きさとなる。

駆動電流Ｉｏｎが抵抗Ｒ２に流れると、抵抗Ｒ２には「（ＶＢＧ−Ｖｔｈ）・（ｒ２／ｒ１）」の駆動電圧が発生する（「ｒ２」は抵抗Ｒ２の抵抗値を示す）。この一定の駆動電圧がゲートとソースの間に印加されることによって、ＭＯＳトランジスタＱ３，Ｑ４はオンする。

他方、抵抗Ｒ１とＲ１Ａは同等な抵抗値を有しているため、駆動電流Ｉｏｎと基準電流Ｉｒｅｆがほぼ等しい場合、ＭＯＳトランジスタＱ７とＱ８のソースはほぼ同じ電圧となる。
したがって、ＭＯＳトランジスタＱ８のドレイン電圧ＩＮＰはトランジスタＱ８Ａのソース電圧ＩＮＭに比べてＭＯＳトランジスタＱ８のドレイン−ソース電圧分だけ高い電圧となり（図４（Ｅ））、比較回路１３１の出力信号ＤＥＴ＿ＯＵＴはハイレベル（図４（Ｄ））、駆動電圧発生回路１３４の駆動電圧Ｎ＿ＯＮはローレベルになる（図４（Ｃ））。
駆動電圧Ｎ＿ＯＮがローレベルになるため、ＭＯＳトランジスタＱ５，Ｑ６はオフする。

図５は、スイッチ回路ＳＷ（ｎ＋１）＿２の駆動電流Ｉｏｎが基準電流Ｉｒｅｆより小さい場合の動作例を示す図である。
蓄電素子ＣＬ（ｎ＋１）が低電位側に接続されており、ノードＶＣ（ｎ＋１）の電位がグランドレベルＧＮＤに近くなると、ＭＯＳトランジスタＱ８のソースは電圧（ＶＢＧ−Ｖｔｈ）を保てなくなり、駆動電流Ｉｏｎは基準電流Ｉｒｅｆより小さくなる。その結果、ＭＯＳトランジスタＱ８のドレイン電圧ＩＮＰがＭＯＳトランジスタＱ８Ａのソース電圧ＩＮＭより低くなるため（図５（Ｅ））、比較回路１３１の出力信号ＤＥＴ＿ＯＵＴはローレベルになる（図５（Ｄ））。出力信号ＤＥＴ＿ＯＵＴがローレベルになると、ラッチ回路１３２からＡＮＤ回路１３３に入力される信号がローレベルになり、ＡＮＤ回路１３３の出力信号Ｐ＿ＯＮがローレベルになるため（図５（Ｂ））、ＭＯＳトランジスタＱ３，Ｑ４はオフする。他方、ラッチ回路１３２から駆動電圧発生回路１３４に入力される信号がハイレベルになり、駆動電圧Ｎ＿ＯＮがハイレベルになるため（図５（Ｃ））、ＭＯＳトランジスタＱ５，Ｑ６がオンする。
以上が、選択回路１１７の説明である。

［電圧アンプ回路１１８］
次に、電圧アンプ回路１１８について説明する。
図６は、電圧アンプ回路１１８の構成の一例を示す図である。
図６に示す電圧アンプ回路１１８は、サンプルホールド回路１４０と、差動増幅回路１４４と、校正信号入力回路１４７とを有する。
サンプルホールド回路１４０は、スイッチ素子ＳＷ１〜ＳＷ１３と、キャパシタＣ１〜Ｃ３と、増幅回路１４１と，バッファ回路１４３とを有する。
差動増幅回路１４４は、抵抗Ｒ５〜Ｒ８と、増幅回路１４５と、バッファ回路１４６とを有する。
校正信号入力回路１４７は、スイッチ素子１０１〜１０８と、増幅回路１４８とを有する。

サンプルホールド回路１４０は、本発明のサンプリング回路の一例である。
増幅回路１４１は、本発明の増幅回路の一例である。
キャパシタＣ１は、本発明の第１キャパシタの一例である。
キャパシタＣ２は、本発明の第２キャパシタの一例である。
スイッチ素子ＳＷ１は、本発明の第１スイッチ素子の一例である。
スイッチ素子ＳＷ２は、本発明の第２スイッチ素子の一例である。
スイッチ素子ＳＷ３は、本発明の第３スイッチ素子の一例である。
スイッチ素子ＳＷ４は、本発明の第４スイッチ素子の一例である。
スイッチ素子ＳＷ５は、本発明の第５スイッチ素子の一例である。
スイッチ素子ＳＷ６は、本発明の第６スイッチ素子の一例である。
スイッチ素子ＳＷ７は、本発明の第７スイッチ素子の一例である。
スイッチ素子ＳＷ８は、本発明の第８スイッチ素子の一例である。
スイッチ素子ＳＷ９は、本発明の第９スイッチ素子の一例である。
バッファ回路１４３は、本発明のバッファ回路の一例である。
スイッチ素子ＳＷ１２は、本発明の第１０スイッチ素子の一例である。
キャパシタＣ３は、本発明の第３キャパシタの一例である。

サンプルホールド回路１４０は、選択回路１１７において選択された蓄電素子の電圧が出力ノード対（Ｎ１，Ｎ２）に出力されると、制御回路１２２の制御に従ってスイッチＳＷ１〜ＳＷ１３をオンオフすることにより、グランドレベルＧＮＤを基準として出力ノード対（Ｎ１，Ｎ２）の電圧をサンプリングして、電圧ＶｏＳに変換する。そして、このサンプリングした電圧ＶｏＳを一定期間ホールドし、電圧ＶｏＨとして出力する。

キャパシタＣ１は、ノードＮ３とノードＮ４との間に接続される。
キャパシタＣ２は、キャパシタＣ１と同等な静電容量を持っており、ノードＮ５とノードＮ６との間に接続される。

増幅回路１４１は、グランドレベルＧＮＤを基準として、正入力端子の電圧から負入力端子の電圧を引いた差の電圧を増幅し、電圧ＶｏＳとして出力する。例えば増幅回路１４１は、正入力端子及び負入力端子の入力インピーダンスが非常に高く、増幅ゲインが非常に大きい電圧増幅型の演算増幅器によって構成される。

スイッチ素子ＳＷ１は、ノードＮ３とノードＮ１との間に接続される。
スイッチ素子ＳＷ２は、ノードＮ４とノードＮ１との間に接続される。
スイッチ素子ＳＷ３は、ノードＮ５とノードＮ１との間に接続される。
スイッチ素子ＳＷ４は、ノードＮ６とノードＮ２との間に接続される。
スイッチ素子ＳＷ５は、ノードＮ３とグランドレベルＧＮＤとの間に接続される。
スイッチ素子ＳＷ６は、ノードＮ６とグランドレベルＧＮＤとの間に接続される。
スイッチ素子ＳＷ７は、ノードＮ４と増幅回路１４１の負入力端子との間に接続される。
スイッチ素子ＳＷ８は、ノードＮ５と増幅回路１４１の正入力端子との間に接続される。
スイッチ素子ＳＷ９は、ノードＮ３と増幅回路１４１の出力端子との間に接続される。
このスイッチ素子ＳＷ１〜ＳＷ９は、例えば図３の点線枠において示したスイッチＳＷｎ＿１，ＳＷ（ｎ＋１）＿２の回路ブロックと同様な構成を有する。

スイッチ素子ＳＷ１０は、増幅回路１４１の正入力端子とグランドレベルＧＮＤとの間に接続される。
スイッチ素子ＳＷ１１は、増幅回路１４１の出力端子と負入力端子との間に接続される。

スイッチ素子ＳＷ１２は、増幅回路１４１の出力端子とバッファ回路１４３の入力端子との間に接続される。
スイッチ素子ＳＷ１３は、スイッチ素子ＳＷ１２におけるクロックフィードスルーの影響を相殺するためのダミースイッチであり、スイッチ素子ＳＷ１２とバッファ回路１４３の入力端子との間の電流経路に並列に接続され、スイッチ素子ＳＷ１２と逆の位相で駆動される。
キャパシタＣ３は、バッファ回路１４３の入力端子とグランドレベルＧＮＤとの間に接続される。

バッファ回路１４３は、ハイインピーダンスの入力端子に入力される電圧とほぼ等しい出力電圧ＶｏＨを発生する回路であり、例えば図６に示すように、出力電圧を負入力端子に負帰還した電圧増幅型の演算増幅器によって構成される。バッファ回路１４３は、制御回路１２２の制御信号ＳＨ＿ＥＮに応じて、出力端子をハイインピーダンスに設定することができる。

差動増幅回路１４４は、サンプルホールド回路１４０においてサンプルホールドされた蓄電素子の電圧ＶｏＨを所定のゲインで増幅し、電圧ＶｏＨとして出力する。

抵抗Ｒ５は、バッファ回路１４３の出力端子と増幅回路１４５の負入力端子との間に接続される。
抵抗Ｒ６は、抵抗Ｒ５と同等な抵抗値を持っており、増幅回路１４５の正入力端子とグランドレベルＧＮＤとの間に接続される。
抵抗Ｒ８は、バッファ回路１４６の出力端子と増幅回路１４５の正入力端子との間に接続される。
抵抗Ｒ７は、抵抗Ｒ８と同等な抵抗値を持っており、増幅回路１４５の出力端子と負入力端子との間に接続される。
バッファ回路１４６は、ハイインピーダンスの入力端子に入力される基準電圧ＶＢＧとほぼ等しい出力電圧を発生する回路であり、例えば図６に示すように、出力電圧を負入力端子に負帰還した電圧増幅型の演算増幅器によって構成される。

増幅回路１４５は、グランドレベルＧＮＤを基準として、正入力端子の電圧から負入力端子の電圧を引いた差の電圧を増幅し、電圧ＶＯとして出力する。例えば増幅回路１４５は、正入力端子及び負入力端子の入力インピーダンスが非常に高く、増幅ゲインが非常に大きい電圧増幅型の演算増幅器によって構成される。増幅回路１４５は、制御回路１２２の制御信号ＣＥＬ＿ＥＮに応じて、出力端子をハイインピーダンスに設定することができる。
抵抗Ｒ５，Ｒ６の抵抗値を「ｒ５」、抵抗Ｒ７，Ｒ８の抵抗値を「ｒ７」とすると、増幅回路１４５から出力される電圧ＶＯは概ね「ＶＢＧ−（ｒ７／ｒ５）×ＶｏＳ」となる。

校正信号入力回路１４７は、サンプルホールド回路１４０及び差動増幅回路１４４を経て出力される蓄電素子の電圧を校正するために、制御回路１２２の制御に従ってサンプルホールド回路１４０及び差動増幅回路１４４の各部に所定の信号を入力する。

スイッチ素子ＳＷ１０１は、差動増幅回路１４４の入力端子（バッファ回路１４６の出力端子）とグランドレベルＧＮＤとの間に接続される。
スイッチ素子ＳＷ１０２は、バッファ回路１４６の出力端子と、差動増幅回路１４４の入力端子との間に接続される。
スイッチ素子ＳＷ１０３は、バッファ回路１４６の出力端子と差動増幅回路１４４の出力端子（増幅回路１４５の出力端子）との間に接続される。
スイッチ素子ＳＷ１０４は、バッファ回路１４８の出力端子と差動増幅回路１４４の入力端子との間に接続される。
スイッチ素子ＳＷ１０５は、バッファ回路１４６の出力端子とノードＮ１との間に接続される。
スイッチ素子ＳＷ１０６は、ノードＮ２とグランドレベルＧＮＤとの間に接続される。
スイッチ素子ＳＷ１０７は、バッファ回路１４６の出力端子とノードＮ２との間に接続される。
スイッチ素子ＳＷ１０８は、バッファ回路１４８の出力端子とノードＮ１との間に接続される。
バッファ回路１４８は、ハイインピーダンスの入力端子に入力される基準電圧ＶＢＧ２とほぼ等しい出力電圧を発生する回路であり、例えば図６に示すように、出力電圧を負入力端子に負帰還した電圧増幅型の演算増幅器によって構成される。

次に、上述した構成を有する電圧アンプ回路１１８の動作を説明する。

まずサンプルホールド回路１４０の動作を説明する。

図７は、図６におけるサンプルホールド回路１４０の要部を示す図である。
図７に示すように、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ１０，ＳＷ１１は、制御信号Φ１に応じて共通にオンオフする。選択回路１２１のスイッチ回路ＳＷｎ＿１，ＳＷ（ｎ＋１）＿２は、制御信号Φ１Ａに応じて共通にオンオフする。スイッチ素子ＳＷ６は、制御信号Φ２に応じてオンオフする。スイッチ素子ＳＷ５は、制御信号Φ３に応じてオンオフする。スイッチ素子ＳＷ７，ＳＷ８，ＳＷ９は、制御信号Φ４に応じて共通にオンオフする。スイッチＳＷ１２は、制御信号Φｓに応じてオンオフする。スイッチＳＷ１３は、制御信号Φｓと逆相の制御信号Φｓａに応じてオンオフする。

図８は各スイッチ素子（ＳＷ１〜ＳＷ１１）のオンオフのタイミングを示す図である。
図８の例において、制御回路１２２より供給される制御信号（Φ１，Φ１Ａ，Φ２，Φ３，Φ４，Φｓ，Φｓａ）がハイレベルのときにスイッチ素子はオンし、制御信号がローレベルのときにスイッチ素子はオフする。
なお、図８（Ａ）のクロック信号ＣＬＫは、制御回路１２２の動作タイミングの基準となる信号を示す。

まず時刻ｔ１において、制御信号Φ１，Φ１Ａがハイレベル（図８（Ｂ），（Ｃ））、他の制御信号がローレベルに設定される（図８（Ｄ）〜（Ｈ））。
これにより、図９に示すように、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ１０，ＳＷ１１がオンに設定され、スイッチ素子ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９がオフに設定される。
このとき、スイッチ素子ＳＷ１，ＳＷ２によって短絡されるため、キャパシタＣ１の電圧Ｖｃ１はゼロになる。他方、ノードＮ５，Ｎ６とノードＮ１，Ｎ２とがスイッチ素子ＳＷ３，ＳＷ４を介して接続されるため、キャパシタＣ２の電圧Ｖｃ２は蓄電素子ＣＬｎの電圧と等しくなる。以下、ノードＶＣｎ，ＶＣ（ｎ＋１）の電圧を同一の記号で表すものとすると、キャパシタＣ２の電圧は「ＶＣｎ−ＶＣ（ｎ＋１）」となる。

またこのとき、スイッチ素子ＳＷ１０，ＳＷ１１がオンするため、増幅回路１４１の各入力端子の寄生的な容量成分（Ｃｐｎ，Ｃｐｐ）は共にゼロボルトに放電される。

次に、時刻ｔ２において、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ１０，ＳＷ１１がオンからオフに変更され（Φ１＝ローレベル）、時刻ｔ２’においてスイッチ回路ＳＷｎ＿１，ＳＷ（ｎ＋１）＿２がオンからオフに変更される（Φ１Ａ＝ローレベル）。
スイッチ回路ＳＷｎ＿１，ＳＷ（ｎ＋１）＿２がオンの状態でスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ１０，ＳＷ１１をオフすることにより、ノードＮ１，Ｎ２を蓄電素子に対してローインピーダンスに保った状態で、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４がオフに設定される。
このとき、キャパシタＣ１に蓄積される電荷Ｑｃ１と、キャパシタＣ２に蓄積される電荷Ｑｃ２は、次式で表される。

［数１］
Qc1＝VCn・(Cp2＋Cp7) …(1)
Qn2＝(VCn−VCn+1)・C2＋VCn・(Cp3＋Cp8) …(2)

上記の式において、「Ｃ１」はキャパシタＣ１の静電容量、「Ｃ２」はキャパシタＣ２の静電容量を示す。また、「Ｃｐ２」，「Ｃｐ７」，「Ｃｐ３」，「Ｃｐ８」はそれぞれスイッチ素子ＳＷ２，ＳＷ７，ＳＷ３，ＳＷ８の寄生容量をそれぞれ示す。

次に、時刻ｔ３において、スイッチ素子ＳＷ５，ＳＷ６がオフからオンに変更されると（Φ２，Φ３＝ハイレベル）、キャパシタＣ１，Ｃ２の電圧Ｖｃ２はグランドレベルＧＮＤにレベルシフトされる。図１０は、このときのサンプルホールド回路１４０の接続状態を示す。
このとき、キャパシタＣ１の電荷Ｑｃ１はキャパシタＣ１と寄生容量Ｃｐ２，Ｃｐ７に分配され、キャパシタＣ２の電荷Ｑｃ２はキャパシタＣ２と寄生容量Ｃｐ３，Ｃｐ８に分配されるため、電圧Ｖｃ１，Ｖｃ２は次の式で表される。

［数２］
Vc1＝{VCn・(Cp2＋Cp7}／(C1＋Cp2＋Cp7) …(3)
Vc2＝{(VCn−VCn+1)・C2＋VCn・(Cp3＋Cp8)}／(C2＋Cp3＋Cp8) …(4)

次に、時刻ｔ４において、スイッチ素子ＳＷ５がオンからオフに変更される（Φ３＝ローレベル）。図１１は、このときのサンプルホールド回路１４０の接続状態を示す。これにより、ノードＮ３がグランドレベルＧＮＤから切り離される。

次に、時刻ｔ５において、スイッチ素子ＳＷ７，ＳＷ８，ＳＷ９がオフからオンに変更される（Φ４＝ハイレベル）。図１２は、このときのサンプルホールド回路１４０の接続状態を示す。
これにより、増幅回路１４１の出力電圧はスイッチ素子ＳＷ９とキャパシタＣ１を介して負入力端子に負帰還されるため、増幅回路１４１の正入力端子と負入力端子とが等しい電圧となるように負帰還制御が働く。

ここで単純化のため、キャパシタＣ１，Ｃ２の静電容量を共に等しく「Ｃ」、寄生容量の和（Ｃｐ２＋Ｃｐ７）及び（Ｃｐ３＋Ｃｐ８）を共に等しく「ＣＰ」、蓄電素子の電圧（ＶＣｎ−ＶＣｎ＋１）を「Ｖｃｅｌｌ」、増幅回路１４１の正入力端子及び負入力端子の電圧を共に等しく「ＣＰＡ」とする。
この場合、スイッチ素子ＳＷ７，ＳＷ８，ＳＷ９がオフからオンに変わった直後の電圧Ｖｃ１，Ｖｃ２は次の式で表される。

［数３］
Vc1＝VCn・CP／(C＋CP＋CPA) …(5)
Vc2＝{Vcell・C＋VCn・CP}／(C＋CP＋CPA) …(6)

ここで、増幅回路１４１の負入力端子が負帰還制御によって電圧Ｖｃ２まで充電されるものとすると、キャパシタＣ１に充電される電荷は次の式で表される。

［数４］
Qc1＝(Vc2−Vc1)・(CP＋CPA)
＝{C・Vcell・(CP＋CPA)}／(C＋CP＋CPA) …(7)

増幅回路１４１の負入力端子が電圧Ｖｃ２まで充電されたとき、キャパシタＣ１の電圧は（Ｑｃ１／Ｃ）だけ低下する。このときキャパシタＣ１に蓄積される全体の電荷Ｑｃ１＿２は、次式で表される。

［数５］
Qc1_2＝Vc1・C−Qc1
＝{Vcn・CP−Vcell・(CP＋CPA)}・C／(C＋CP＋CPA) …(8)

増幅回路１４１の出力電圧ＶｏＳは、式（６）に示す電圧Ｖｃ２と、式（８）に示す電荷Ｑｃ１＿２を蓄積するキャパシタＣ２の電圧Ｖｃ１＿２より、次式で表される。

［数６］
VoS＝Vc2−Vc1_2
＝Vc2−Qc1_2／C
＝Vcell …(9)

式（９）に示すように、増幅回路１４１の出力においては寄生容量Ｃｐ２，Ｃｐ７，Ｃｐ３，Ｃｐ８の影響が相殺され、蓄電素子ＣＬｎの正確な電圧Ｖｃｅｌｌが出力される。

次に、校正信号入力回路１４７の動作を説明する。

（ステップ１）
電圧アンプ回路１１８の出力電圧を校正する場合、まずスイッチ素子ＳＷ１０１がオン、他のスイッチ素子（ＳＷ１０２〜ＳＷ１０８）がオフに設定され、増幅回路１４５の出力電圧ＶｏＨがマイクロコンピュータ１６０により測定される。すなわち、差動増幅回路１４４の入力端子をグランドレベルＧＮＤに短絡した状態で出力電圧ＶｏＨが測定される。このとき、バッファ回路１４３の出力は制御信号ＳＨ＿ＥＮによって高インピーダンスに設定される。図１３は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ１」としてマイクロコンピュータ１６０のメモリに記録される。

（ステップ２）
次に、スイッチ素子ＳＷ１０２がオン、他のスイッチ素子（ＳＷ１０１，ＳＷ１０３〜ＳＷ１０８）がオフに設定され、出力電圧ＶｏＨがマイクロコンピュータ１６０により測定される。すなわち、差動増幅回路１４４の入力端子に基準電圧ＶＢＧが入力された状態で出力電圧ＶｏＨが測定される。このとき、バッファ回路１４３の出力は制御信号ＳＨ＿ＥＮによって高インピーダンスに設定される。図１４は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ２」としてマイクロコンピュータ１６０のメモリに記録される。

（ステップ３）
次に、スイッチＳＷ１０３がオン、他のスイッチ素子（ＳＷ１０１，ＳＷ１０２，ＳＷ１０４〜ＳＷ１０８）がオフに設定され、基準電圧ＶＢＧが直接マイクロコンピュータ１６０により測定される。このとき、増幅回路１４５の出力は制御信号ＣＥＬ＿ＥＮによって高インピーダンスに設定される。図１５は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ３」としてマイクロコンピュータ１６０のメモリに記録される。
差動増幅回路１４４のゲインＫａｃｔとオフセット電圧Ｖｏｓは、次の式で計算される。

［数７］
VBG＝Vo3 …(10）
Kact＝(Vo2−Vo1)／VBG …(11)
Vos＝(Vo1−VBG)／(1＋Kact) …(12)

（ステップ４）
次に、スイッチ素子ＳＷ１０４がオン、他のスイッチ素子（ＳＷ１０１〜ＳＷ１０３，ＳＷ１０５〜ＳＷ１０８）がオフに設定され、出力電圧ＶｏＨがマイクロコンピュータ１６０により測定される。すなわち、差動増幅回路１４４の入力端子に基準電圧ＶＢＧ２が入力された状態で出力電圧ＶｏＨが測定される。このとき、バッファ回路１４３の出力は制御信号ＳＨ＿ＥＮによって高インピーダンスに設定される。図１６は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ４」としてマイクロコンピュータ１６０のメモリに記録される。
基準電圧ＶＢＧ２は、次の式で計算される。

［数８］
VBG2＝{VBG＋VOS・(1＋Kact)−Vo4}／Kact …(13)

（ステップ５）
次に、スイッチ素子ＳＷ１０５，ＳＷ１，ＳＷ９，ＳＷ１２がオン、他のスイッチ素子（ＳＷ１０１〜ＳＷ１０４，ＳＷ１０６〜ＳＷ１０８）がオフに設定され、出力電圧ＶｏＨがマイクロコンピュータ１６０により測定される。すなわち、バッファ回路１４３の入力端子に基準電圧ＶＢＧが入力された状態で出力電圧ＶｏＨが測定される。図１７は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ５」としてマイクロコンピュータ１６０のメモリに記録される。
このときのバッファ回路１４３のオフセットＶｏｓ＿ｂｕｆは、次の式で計算される。

［数９］
Vos_buf＝(Vo2−Vo5)／Kact …(14)

（ステップ６）
次に、スイッチ素子ＳＷ１０８，ＳＷ１，ＳＷ９，ＳＷ１２がオン、他のスイッチ素子（ＳＷ１０１〜ＳＷ１０７）がオフに設定され、出力電圧ＶｏＨがマイクロコンピュータ１６０により測定される。すなわち、バッファ回路１４３の入力端子に基準電圧ＶＢＧ２が入力された状態で出力電圧ＶｏＨが測定される。図１８は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ６」としてマイクロコンピュータ１６０のメモリに記録される。
このときのバッファ回路１４３のオフセットＶｏｓ＿ｂｕｆ２は、次の式で計算される。

［数１０］
Vos_buf2＝(Vo4−Vo6)／Kact …(15)

式（１４）と式（１５）から、バッファ回路１４３のコモンモード除去比ＣＭＲＲ＿ｂｕｆは、次の式で計算される。

［数１１］
CMRR１_buff＝(Vos_buf2−Vos_buf)／(VBG2−VBG) …(16)

（ステップ７）
次に、スイッチ素子ＳＷ１０８及びＳＷ１０７がオン、他のスイッチ素子（ＳＷ１０１〜ＳＷ１０６）がオフに設定された状態で、先に説明したサンプルホールド動作が実行され、そのサンプルホールド結果の出力電圧ＶｏＨがマイクロコンピュータ１６０により測定される。すなわち、ノードＮ１を基準電圧ＶＢＧ２、ノードＮ２を基準電圧ＶＢＧとした状態でサンプルホール動作を実行した場合の出力電圧ＶｏＨが測定される。図１９は、この状態における電圧アンプ回路１１８の接続状態を示す。
この接続状態で測定される電圧ＶｏＨは、「Ｖｏ７」としてマイクロコンピュータ１６０のメモリに記録される。
このときのバッファ回路１４３のオフセットＶｏｓ＿ｂｕｆ３とコモンモード除去比ＣＭＲＲ＿ｃａｐは、次の式で計算される。

［数１２］
Vos_buf3＝(VBG-VBG2)＋{VBG＋Vos・(1＋Kact)−Vo7}／Kact …(17)
CMRR_cap＝{Vos_buf3−Vos_buf−CMRR_buf・(VBG2−2・VBG)}/VBG …(18)

コモンモード除去比ＣＭＲＲ＿ｃａｐは、主としてキャパシタＣ１，Ｃ２の静電容量のミスマッチによって制限される。

ここでノードＮ１及びＮ２の間の電圧を「ＶＩＮ」とすると、ＶｏＳ，ＶｏＨは次の式で計算される。

［数１３］
VoH＝VBG＋(1＋Kact)・Vos−Kact・VoS …(19)
VoS＝(VBG／Kact)＋(1＋1／Kact)・Vos−VoH／Kact …(20)
VoS＝VIN＋(VCn＋1・CMRR_cap)＋Vos_buf＋(VIN−VBG)・CMRR_buf …(21)

これらの式から、電圧ＶＩＮは次の式で計算される。

［数１４］
VIN＝[VoS−VCn＋1・CMRR_cap−Vos_buf＋VBG・CMRR_buf]/(1＋CMRR_buf) …(22)

ここで、「ＶＣｎ＋１」の値は以前の測定によっておおよその値が分かっているものとする。そうすると、コモンモード除去比ＣＭＲＲ＿ｂｕｆ，ＣＭＲＲ＿ｃａｐが十分小さく無視できる場合、電圧ＶＩＮは次の式で計算される。

［数１４］
VIN＝VoS−Vos_buf
＝(VBG／Kact)＋(1＋1／Kact)・Vos−VoH／Kact−Vos_buf …(23)

なお、式（２３）によって電圧ＶＩＮを計算する場合、先に説明した（ステップ４），（ステップ６），（ステップ７）の測定は不要である。

以上説明したように、本実施形態によれば、一の蓄電素子からグランドレベルＧＮＤへ流れる一定の駆動電流Ｉｏｎに基づいて、選択回路１２１のｐ型のＭＯＳトランジスタＱ３，Ｑ４をオンさせる一定の駆動電圧が発生する。すなわち、選択回路１２１において選択される蓄電素子がグランドレベルＧＮＤに対して高電位になっても、ＭＯＳトランジスタＱ３，Ｑ４のゲートとソースの間に印加される駆動電圧を一定にすることができる。
したがって、直列接続する蓄電素子の数が多くなり、選択対象の蓄電素子の電位が高くなる場合であっても、ＭＯＳトランジスタＱ３，Ｑ４のゲートとソースの間の耐電圧を一定にすることができるため、ＭＯＳトランジスタＱ３，Ｑ４の素子サイズを抑制し、回路面積の増大を抑えることができる。

また、本実施形態によれば、スイッチ素子をオンする場合、抵抗Ｒ２からＭＯＳトランジスタＱ８に流れる駆動電流Ｉｏｎが、ＭＯＳトランジスタＱ３，Ｑ４の直列回路をオンに駆動し得る所定のしきい値より小さいか否かが基準電流Ｉｒｅｆとの比較により判定され、その判定の結果、駆動電流Ｉｏｎが所定のしきい値より小さい場合には、駆動電圧発生回路１３４において生成される駆動電圧Ｎ＿ＯＮによって、ＭＯＳトランジスタＱ３，Ｑ４の直列回路と並列接続されたｎ型ＭＯＳトランジスタＱ５，Ｑ５の直列回路がオンする。
これにより、選択する蓄電素子とグランドレベルＧＮＤとの電位差が小さいために抵抗Ｒ２の電圧がＭＯＳトランジスタＱ３，Ｑ４をオンに駆動できない場合であっても、ＭＯＳトランジスタＱ５，Ｑ６が代わりにオンするため、蓄電素子のノード（ＶＣｎ，ＶＣｎ＋１）と出力ノード（Ｎ１，Ｎ２）とを確実に接続することができる。

また、本実施形態によれば、一の蓄電素子を選択する際に共通にオンするスイッチ回路ＳＷｎ＿１，ＳＷ（ｎ＋１）＿２について、その駆動電流Ｉｏｎが所定のしきい値より小さいかについての判定が共通に行われ、その共通の判定結果に応じて、ＭＯＳトランジスタＱ３，Ｑ４の直列回路又はＭＯＳトランジスタＱ５，Ｑ６の直列回路の一方がオンする。これにより、スイッチ回路ＳＷｎ＿１，ＳＷ（ｎ＋１）＿２の一方においてオン抵抗の大きいｐ型ＭＯＳトランジスタＱ３，Ｑ４がオンし、他方においてオン抵抗の小さいｎ型ＭＯＳトランジスタＱ５，Ｑ６の直列回路がオンするという事態が回避されるため、２つのスイッチ回路における電圧降下のバラつきが抑制される。

また、本実施形態によれば、サンプルホールド回路１４０においてスイッチ素子の寄生キャパシタの影響が相殺された精度の高い電圧変換を行うことができるため、キャパシタＣ１，Ｃ２の静電容量が寄生容量に比べてあまり大きくない場合でも、電圧変換の精度が大きく損なわれることがない。したがって、寄生容量の影響を相殺できない方式に比べて、キャパシタＣ１，Ｃ２の静電容量を小さくできるため、回路面積の増大を抑えることができる。

以上、本発明の一実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。

図２０は、サンプルホールド回路１４０の変形例を示す図である。
図２０に示すサンプルホールド回路１４０は、図６に示すサンプルホールド回路１４０にスイッチ素子ＳＷ５０，ＳＷ５１を追加したものであり、他の構成要素は図６に示すサンプルホールド回路１４０と同じである。
スイッチ素子ＳＷ５０，ＳＷ５１は、スイッチ素子ＳＷ１０，ＳＷ１１とほぼ同等な寄生容量を有する素子であり、定常的にオフに設定される。スイッチ素子ＳＷ５０は増幅回路１４１の負入力端子とグランドレベルＧＮＤとの間に接続され、スイッチ素子ＳＷ５１は増幅回路１４１の正入力端子とその出力端子との間に接続される。

増幅回路１４１の出力端子はグランドレベルＧＮＤに比べてインピーダンスが高いため、スイッチ素子ＳＷ１０，ＳＷ１１の寄生容量が互いに等しくても、両者に蓄積される電荷量は異なる。この電荷が異なると、出力電圧ＶｏＳは蓄電素子の電圧Ｖｃｅｌｌに対して誤差を生じる。そこで、図２０に示すようにスイッチ素子ＳＷ５０，ＳＷ５１を設ければ、増幅回路１４１の各入力端子が増幅回路１４１の出力端子とグランドレベルＧＮＤとに対してそれぞれ同等な寄生容量を持つため、増幅回路１４１の各入力端子の寄生容量に蓄積される電荷量の差異が小さくなり、出力電圧ＶｏＳの誤差が低減する。
なお、スイッチ素子ＳＷ５０，ＳＷ５１は上述のように定常的にオフさせてもよいし、蓄電素子の電圧変換結果を出力する期間以外においては、そのオンオフを動的に制御してもよい。

図２１は、サンプルホールド回路１４０の他の動作例について説明するための図である。
図８〜図１２を参照して説明したサンプルホールド回路１４０の動作例では、選択回路１１７において選択した蓄電素子の電圧をキャパシタＣ２に一旦サンプリングした後、キャパシタＣ２をグランドレベルＧＮＤに接続することによって、電圧レベルの変換を行っている。しかしながら、既にグランドレベルＧＮＤに接続されている蓄電素子ＣＬ１０の電圧を出力する場合は、上述のような電圧レベルの変換を行わずに、選択回路１１７の出力をそのまま出力してよい。図２１は、その場合の各スイッチ素子の状態を示している。
図２１の動作例においては、選択回路１１７が蓄電素子ＣＬ１０を選択している状態で、スイッチ素子ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ８，ＳＷ１１がオンに設定され、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０がオフに設定される。これにより、増幅回路１４１はバッファ回路として動作し、出力ノード対（Ｎ１，Ｎ２）の電圧をそのまま出力するため、電圧ＶｏＳは蓄電素子ＣＬ１０の電圧とほぼ等しくなる。

上述の実施形態では、サンプリング回路の一例としてサンプルホールド回路１４０を挙げているが、本発明はこれに限定されない。
例えば、増幅回路１４１の出力電圧ＶｏＳに基づいて各蓄電素子の過電圧を監視する場合、出力電圧ＶｏＳを高精度に測定する必要はないため、電圧ＶｏＳを直接コンパレータによって比較して過電圧の判定を行うことも可能であり、この場合、ホールド回路（バッファ回路１４３，スイッチ素子ＳＷ１２，ＳＷ１３）は不要である。また、高速に動作する高精度のアナログアナログ−デジタル変換回路をマイクロコンピュータ１６０が内蔵している場合も、ホールド回路は不要である。このように、本発明の実施形態に応じて、サンプリング回路の後段のホールド回路は適宜省略可能である。

例えば本実施形態で例として挙げた蓄電素子の直列数や、スイッチの数などは任意であり、実施態様にあわせて適宜変更可能である。

抵抗Ｒ２は駆動電流Ｉｏｎに応じた駆動電圧を発生でいる素子であればよく、例えばツェナダイオードなどの電圧発生素子でもよい。

本発明の実施形態に係るバッテリ装置の構成例を示す図である。 選択回路の構成の一例を示す図である。 選択回路における、スイッチ回路の構成の一例を示す図である。 スイッチ回路の駆動電流が基準電流より十分大きい場合の動作例を示す図である。 スイッチ回路の駆動電流が基準電流より小さい場合の動作例を示す図である。 電圧アンプ回路の構成の一例を示す図である。 図６におけるサンプルホールド回路の要部を示す図である。 サンプルホールド回路における各スイッチ素子のオンオフのタイミングの一例を示す図である。 サンプルホールド回路における各スイッチ素子の状態を説明するための第１の図である。 サンプルホールド回路における各スイッチ素子の状態を説明するための第２の図である。 サンプルホールド回路における各スイッチ素子の状態を説明するための第３の図である。 サンプルホールド回路における各スイッチ素子の状態を説明するための第４の図である。 校正時における電圧アンプ回路の接続状態を説明するための第１の図である。 校正時における電圧アンプ回路の接続状態を説明するための第２の図である。 校正時における電圧アンプ回路の接続状態を説明するための第３の図である。 校正時における電圧アンプ回路の接続状態を説明するための第４の図である。 校正時における電圧アンプ回路の接続状態を説明するための第５の図である。 校正時における電圧アンプ回路の接続状態を説明するための第６の図である。 校正時における電圧アンプ回路の接続状態を説明するための第７の図である。 サンプルホールド回路の変形例を示す図である。 サンプルホールド回路の他の動作例について説明するための図である。

符号の説明

１００…バッテリ装置、Ｑ１〜Ｑ４…ｐ型ＭＯＳトランジスタ、Ｑ５〜Ｑ８，Ｑ７Ａ，Ｑ８Ａ…ｎ型ＭＯＳトランジスタ、１１７…選択回路、１１８…電圧アンプ回路、ＳＷ１＿１〜ＳＷ１１＿１，ＳＷ１＿２〜ＳＷ１１＿２…スイッチ回路、Ｒ１〜Ｒ４，Ｒ１Ａ…抵抗，１２２…制御回路、１６０…マイクロコンピュータ、１３０…基準電流発生回路、１３１…比較回路、１３２…ラッチ回路、１３３…ＡＮＤ回路、１３４…駆動電圧発生回路、１４０…サンプルホールド回路、１４４…差動増幅回路、Ｃ１〜Ｃ３…キャパシタ、ＳＷ１〜ＳＷ１３…スイッチ素子、１４１，１４５…増幅回路、１４３…バッファ回路

Claims (9)

1. 直列接続された複数の蓄電素子それぞれの電圧を、所定の電位を基準とする電圧に変換する電圧変換回路であって、
   前記複数の蓄電素子から選択した一の蓄電素子を出力ノード対に接続する選択回路と、
   前記選択回路において前記一の蓄電素子が選択されると、前記所定の電位を基準として前記出力ノード対の電圧をサンプリングするサンプリング回路と
   を有し、
   前記選択回路は、前記複数の蓄電素子それぞれの両極の端子と前記出力ノード対とを接続する複数のスイッチ回路を含み、
   前記スイッチ回路は、
   一の前記蓄電素子と一の前記出力ノードとの間に接続されるスイッチ素子と、
   当該一の蓄電素子から前記所定の電位へ流れる一定の駆動電流に基づいて、前記スイッチ素子をオンさせる一定の駆動電圧を発生する駆動回路と
   を含む、
   電圧変換回路。
2. 前記駆動回路は、
   前記スイッチ素子をオンする場合に前記一定の駆動電流を発生する駆動電流発生回路と、
   前記駆動電流の経路に挿入されており、前記一定の駆動電流が流れると、前記スイッチ素子をオンさせる前記一定の駆動電圧を発生する電圧発生素子と
   を含む、
   請求項１に記載の電圧変換回路。
3. 前記スイッチ素子は、一の前記蓄電素子と一の前記出力ノードとの間に接続される第１導電型の第１トランジスタ及び第２トランジスタの直列回路を含み、
   前記駆動電流発生回路は、直列に接続された前記第１トランジスタ及び前記第２トランジスタの接続中点から前記所定の電位へ流れる前記駆動電流を発生し、
   前記電圧発生素子は、その一方の端子が前記接続中点に接続され、他方の端子が前記第１トランジスタ及び前記第２トランジスタの各制御端子に接続される、
   請求項２に記載の電圧変換回路。
4. 前記スイッチ素子は、前記第１トランジスタ及び前記第２トランジスタの直列回路と並列に接続される第２導電型の第３トランジスタ及び第４トランジスタの直列回路を更に含み、
   前記駆動回路は、
   前記スイッチ素子をオンする場合に前記駆動電流発生回路において発生する前記駆動電流が、前記第１トランジスタ及び前記第２トランジスタの直列回路をオンに駆動し得る所定のしきい値より小さいかを判定する判定回路と、
   前記判定回路の判定結果に応じて、前記第３トランジスタ及び前記第４トランジスタをオンさせる駆動電圧を発生する駆動電圧発生回路と
   を含む、
   請求項３に記載の電圧変換回路。
5. 一の前記蓄電素子を選択する際に共通にオンする２つの前記スイッチ回路は、前記判定回路を共有しており、当該共通の判定回路の判定結果に応じて前記第３トランジスタ及び前記第４トランジスタの直列回路を共通にオン又はオフさせる、
   請求項４に記載の電圧変換回路。
6. 前記判定回路は、
   前記駆動電流発生回路と等価な回路構成を有しており、前記駆動電流発生回路において発生する前記一定の駆動電流と等価な一定の基準電流を発生する基準電流発生回路と、
   前記駆動電流発生回路における前記駆動電流の経路上のノード電圧と、前記基準電流発生回路における前記基準電流の経路上のノード電圧とを比較する比較回路と、
   前記スイッチ素子をオンする場合、前記比較回路の比較結果に応じて、前記第１トランジスタ及び前記第２トランジスタの直列回路又は前記第３トランジスタ及び前記第４トランジスタの直列回路の一方をオン、他方をオフに設定する信号を発生する信号発生回路と
   を有する請求項４又は５に記載の電圧変換回路。
7. 前記出力ノード対は、第１ノードと第２ノードとを有し、
   前記サンプリング回路は、
   第３ノードと第４ノードとの間に接続される第１キャパシタと、
   第５ノードと第６ノードとの間に接続され、前記第１のキャパシタと同等な静電容量を持つ第２キャパシタと、
   前記所定の電位を基準として、第１入力端子の電圧から第２入力端子の電圧を引いた差の電圧を増幅する増幅回路と、
   前記第３ノードと前記第１ノードとの間に接続される第１スイッチ素子と、
   前記第４ノードと前記第１ノードとの間に接続される第２スイッチ素子と、
   前記第５ノードと前記第１ノードとの間に接続される第３スイッチ素子と、
   前記第６ノードと前記第２ノードとの間に接続される第４スイッチ素子と、
   前記第３ノードと前記所定の電位との間に接続される第５スイッチ素子と、
   前記第６ノードと前記所定の電位との間に接続される第６スイッチ素子と、
   前記第４ノードと前記第２入力端子との間に接続される第７スイッチ素子と、
   前記第５ノードと前記第１入力端子との間に接続される第８スイッチ素子と、
   前記第３ノードと前記増幅回路の出力端子との間に接続される第９スイッチ素子と、
   前記第１スイッチ素子ないし前記第９スイッチ素子をそれぞれ制御する制御回路と
   を含み、
   前記制御回路は、
   第１段階において、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子をオン、前記第５スイッチ素子、前記第６スイッチ素子、前記第７スイッチ素子、前記第８スイッチ素子及び前記第９スイッチ素子をオフに設定し、
   前記第１段階に続く第２段階において、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子をオンからオフに変更し、
   前記第２段階に続く第３段階において、前記第５スイッチ素子及び前記第６スイッチ素子をオフからオンに変更し、
   前記第３段階に続く第４段階において、前記第５スイッチをオンからオフに変更し、
   前記第４段階に続く第５段階において、前記第７スイッチ素子、前記第８スイッチ素子及び前記第９スイッチ素子をオフからオンに変更する、
   請求項１，２，３，４，５又は６の何れかに記載の電圧変換回路。
8. 前記サンプリング回路は、
   入力電圧に応じた出力電圧を発生するバッファ回路と、
   前記増幅回路の前記出力端子と前記バッファ回路の入力端子との間に接続される第１０スイッチ素子と、
   前記バッファ回路の前記入力端子と前記所定の電位との間に接続される第３キャパシタと
   を含み、
   前記制御回路は、
   前記第５段階に続く第６段階において、前記第１０スイッチをオフからオンに変更し、
   前記第６段階に続く第７段階において、前記第１０スイッチをオンからオフに変更する、
   請求項７に記載の電圧変換回路。
9. 直列接続された複数の蓄電素子と、
   前記複数の蓄電素子それぞれ電圧を、所定の電位を基準とする電圧に変換する電圧変換回路と、
   入力される制御信号に応じて、前記複数の蓄電素子それぞれに流れる電流をバイパスする電流バイパス回路と、
   前記電圧変換回路において変換された各蓄電素子の電圧を測定し、当該測定結果に基づいて、前記複数の蓄電素子の電圧が均一となるように、前記電流バイパス回路を制御する前記制御信号を生成する制御回路と
   を有し、
   前記電圧変換回路は、
   前記複数の蓄電素子から選択した一の蓄電素子を出力ノード対に接続する選択回路と、
   前記選択回路において前記一の蓄電素子が選択されると、前記所定の電位を基準として前記出力ノード対の電圧をサンプリングするサンプリング回路と
   を有し、
   前記選択回路は、前記複数の蓄電素子それぞれの両極の端子と前記出力ノード対とを接続する複数のスイッチ回路を含み、
   前記スイッチ回路は、
   一の前記蓄電素子と一の前記出力ノードとの間に接続されるスイッチ素子と、
   当該一の蓄電素子から前記所定の電位へ流れる一定の駆動電流に基づいて、前記スイッチ素子をオンさせる一定の駆動電圧を発生する駆動回路と
   を含む、
   バッテリ装置。