JP2008096469A - 液晶表示装置 - Google Patents
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Abstract
【課題】液晶表示装置において、配向処理を良好に行うことである。
【解決手段】FFS方式液晶表示装置では、上部電極層である透明電極にスリットが設けられるので、配向処理の際、段差部分でラビング処理の影となり、表示品質の低下となることがある。表示品質良好のデータを結ぶと、傾斜角θ1の逆数1/θ1と、透明電極の膜厚tとの関係は、2次曲線でよく近似できる。透明電極の膜厚tが厚いときはテーパ長xが長くなるので、ラビングの影になりやすい領域が十分にラビングできるように、傾斜角θ1を小さくし、配向膜層64の段差の傾斜角θ2を小さくすることで良好な表示品質を得ることができる。一方で、透明電極の膜厚tが薄いときは、テーパ長xが小さくなるので、配向膜層64の段差の傾斜角θ2をある程度大きくしても表示品質にあまり影響しない。
【選択図】図8
【解決手段】FFS方式液晶表示装置では、上部電極層である透明電極にスリットが設けられるので、配向処理の際、段差部分でラビング処理の影となり、表示品質の低下となることがある。表示品質良好のデータを結ぶと、傾斜角θ1の逆数1/θ1と、透明電極の膜厚tとの関係は、2次曲線でよく近似できる。透明電極の膜厚tが厚いときはテーパ長xが長くなるので、ラビングの影になりやすい領域が十分にラビングできるように、傾斜角θ1を小さくし、配向膜層64の段差の傾斜角θ2を小さくすることで良好な表示品質を得ることができる。一方で、透明電極の膜厚tが薄いときは、テーパ長xが小さくなるので、配向膜層64の段差の傾斜角θ2をある程度大きくしても表示品質にあまり影響しない。
【選択図】図8
Description
本発明は、液晶表示装置に係り、特に、同一基板上に絶縁層を介して形成された共通電極層と画素電極層との間に電圧を印加し、配向膜を介して液晶分子を駆動する液晶表示装置に関する。
液晶表示装置の表示方式としては従来TN(Twisted Nematic)方式が広く用いられてきているが、この方式は表示原理上、視野角に制限がある。これを解決する方法として、同一基板上に画素電極と共通電極とを形成し、この画素電極と共通電極との間に電圧を印加し、基板にほぼ平行な電界を発生させ、液晶分子を基板面に主として平行な面内で駆動する横電界方式が知られている。
横電界方式には、IPS(In Plane Switching)方式と、FFS((Fringe Field Switch)方式が知られている。IPS方式では、櫛歯状の画素電極と櫛歯状の共通電極とを組み合わせて配置される。FFS方式では、絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、前記上部電極層にスリットが形成される。
液晶を配向するための配向膜層は、IPS方式においては櫛歯形状の画素電極と櫛歯形状の共通電極とが形成される電極層の上に配置され、FFS方式ではスリットが形成される上部電極層の上に配置される。いずれの場合でも、凹凸を有する電極層の上に配向膜層が配置されるので、配向膜層も下地層の凹凸の影響を受けて凹凸となる。配向処理は、この配向膜層の凹凸表面をラビングして行われるので、ラビング方向によっては、凹凸の影の部分についての配向処理が不十分となることが生じる。
例えば特許文献1には、横電界方式の液晶表示装置において、櫛歯電極を多数配設するため微細な段差構造が形成され、配向処理に困難が伴うことを指摘している。ここでは、いくつかの段差、テーパ傾斜角度の異なる液晶表示装置を作成し、段差近傍のラビングによる液晶配向の均一性をコントラスト比として評価している。そして、段差の大きさを0.1μmから0.5μmまで変化しても、段差端部のテーパ傾斜角度が10度以下、アスペクト(縦/横)比にして0.176以下で、良好なコントラスト比の向上が図れ、特に、テーパ傾斜角度が8.5度以下、アスペクト比にして0.14以下にすると、さらに良好なコントラスト比となることを開示している。
特許文献2には、IPS方式の液晶表示パネルにおいて、画素電極と共通電極が櫛歯状に配置されているので、ラビング処理によって液晶を配向させる場合、この電極等の段差近傍の領域が擦られにくく、この領域の一軸配向性が不完全となることを指摘している。ここでは、段差平坦化能力の高い膜で下層配向膜を形成し、その上に固定パターンを表示したときに焼き付き現象が発生しにくい膜で形成し、2層構造の配向膜とすることが開示されている。
液晶表示装置において、例えば、FFS方式においては電極のスリット端近傍の段差部、IPS方式においては櫛歯電極端近傍の段差部では、ラビングによる配向処理が困難であり、コントラスト低下、焼き付き等の表示品位の低下を生じる問題があった。さらに、画素が細密化すると共に、例えばFFS方式においては電極のスリットの開口が小さくなり、IPS方式においても櫛歯電極の間隔が狭くなり、段差部の表示品位に与える影響も大きくなってきている。ここで、上記特許文献1の開示は、段差がある程度の大きさの場合についてである。特許文献2の方法は、配向膜を2層構造とすることを開示しているが工程が複雑である。
本発明の目的は、配向処理を良好に行うことができる液晶表示装置を提供することである。
本発明に係る液晶表示装置は、同一基板上に形成された画素電極と共通電極の間に電圧を印加し、配向膜層を介して液晶分子を駆動する液晶表示装置であって、前記配向膜層は、50nm以上100nm以下の膜厚を有し、前記配向膜層の下層膜である電極層のパターンに対し0°以上10°以下の角度でラビング処理がなされ、前記電極層は、50nm以上100nm以下の膜厚と、断面において20°以上60°以下の傾斜角を有することを特徴とする。
また、本発明に係る液晶表示装置は、同一基板上に絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、前記上部電極層にスリットを形成して前記下部電極層との間に電圧を印加し、配向膜層を介して液晶分子を駆動する液晶表示装置であって、前記配向膜層は、50nm以上100nm以下の膜厚を有し、前記スリットの長辺に対し0°以上10°以下の角度でラビング処理がなされ、前記上部電極層は、50nm以上100nm以下の膜厚と、前記絶縁層に対し20°以上60°以下の傾斜角を有することを特徴とする。
また、本発明に係る液晶表示装置は、同一基板上に絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、前記上部電極層にスリットを形成して前記下部電極層との間に電圧を印加し、配向膜層を介して液晶分子を駆動する液晶表示装置であって、前記配向膜層は、50nm以上100nm以下の膜厚を有し、前記スリットの長辺に対し0°以上10°以下の角度でラビング処理がなされ、前記上部電極層は、膜厚t(nm)が50nm以上100nmの条件の下で、前記絶縁層に対する傾斜角θ(°)が、θ≦(−5.71×10-6t2+1.48×10-3t−4.06×10-2)-1であることを特徴とする。
上記構成により、配向膜層が50nm以上100nm以下の膜厚で、ラビング処理が電極層のパターンに対し0°以上10°以下の角度で行われ、電極層が50nm以上100nm以下の膜厚の条件で、電極層は断面において20°以上60°以下の傾斜角を有する。この条件において、実験によって、表示品質が良好であることが確かめられた。したがって、この傾斜角の範囲を守ることで、配向処理を良好に行うことができる。
以下に、図面を用いて本発明に係る実施の形態につき、詳細に説明する。以下では、FFS方式の液晶表示装置で、赤(R)、緑(G)、青(B)、シアン(C)の4色で構成される表示を行うものについて説明するが、もちろん、R,G,Bの3色構成であってもよく、端的に白黒表示を行うものであってもよい。また、横電界方式としてIPS方式を用いる液晶表示装置であってもよい。その場合には、配向膜層のすぐ下の下層膜であって、その凹凸が配向膜層に影響を与える電極層の傾斜角について、以下の実施の形態の結果を適用することができる。また、以下では、FFS方式の構成として、下部電極層を画素電極層とし、上部電極層を共通電極層として説明するが、これを逆の構成、すなわち、下部電極層を共通電極層、上部電極層を画素電極層としてもよい。また、以下のFFS方式では、共通電極層を各画素ごとに分けて配置しているが、これを各画素ごとに分けない構成としてもよい。
図1から図4は、FFS方式の液晶表示装置30において、R、G,B,Cの4色構成で表示を行う場合の表示領域の4画素分についての平面構成を示す図で、図5は、その断面図である。ここでは、図1に画素電極形成の直前の平面構成が示され、以下、図1にさらに画素電極を形成したものを図2に、図2にさらに共通電極を形成したものを図3に示してある。ここでは、画素電極52が太い一点鎖線で図示され、共通電極60が太い実線で図示されている。この上に配向膜層が形成されて、アレイ基板が完成するが、図4には、アレイ基板に対向する対向基板に設けられるブラックマトリクスの配置が、図3に重ねて示されている。図5は、図3に示すA−A線に沿って、厚さ方向を誇張して示す断面図である。
最初に、図1から図3を用いて、液晶表示装置30の平面構成を説明し、次に図4の断面図を用いてその構造を説明する。
図1に示されるように、液晶表示装置30において、複数のドレイン配線46は、それぞれが直線状に延在し(図1の例では縦方向に延在)、その延在方向に交差する方向(ここでは直交する方向であり、図1の例では横方向)に複数のゲート配線40がそれぞれ配列される。複数のドレイン配線46と、複数のゲート配線40とによって区画される個々の領域が、画素配置領域46Bであり、図1では、R,G,B,Cの4色構成に対応して4つの画素配置領域46Bが示される。なお、カラー表現単位ごとに1ピクセルと数える場合は、ここで言う画素配置領域46Bは、サブピクセルに当ることになる。また、共通電極配線54も、ドレイン配線46の延在する方向に交差する方向(図1の例では横方向)に配置される。その配置は、各画素配置領域46Bを挟んで、ゲート配線40と反対側に置かれる。
ここでは、各ドレイン配線46の配列ピッチは複数のドレイン配線46全体において同じ場合を例示する。また、各ドレイン配線46の幅(ドレイン配線46の配列方向における寸法)も同じとする。また、図面ではドレイン配線46が直線状の場合を図示しているが、例えば局所的に蛇行部を有し全体として上記延在方向に延在していてもよい。また、画素配列としては、ストライプ配列、デルタ配列、モザイク配列等を形成してもよい。
ドレイン配線46とゲート配線40と共通電極配線54とで区画される画素配置領域46Bに画素TFT70がそれぞれ配置される。図1の例では、各画素TFT70について、半導体層36は略U字型に延在しており(図面では略U字型が上下反転して示されている)、その略U字型の2本の腕部を横切ってゲート配線40がドレイン配線46の配列方向に延在している。この構成では、画素TFT70のソース電極48は、ドレイン配線46に接続されるドレイン電極とともにゲート配線40に対して同じ側に位置している。これにより、画素TFT70では、ゲート配線40がソースとドレインとの間で半導体層36に2回交差する構成、換言すれば半導体層36のソースとドレインとの間にゲート電極が2個設けられた構成を有している。
このように、画素TFT70のドレインは直近のドレイン配線46に接続され、ソースは、図2で示されるように、ソース電極48を介して画素電極52に接続される。また、共通電極配線54には、共通電極中継用電極56が設けられ、これを介し、図3で示されるように、共通電極60に接続される。
図2は、画素電極52の様子を示す図である。画素電極52は各画素ごとに設けられ、その画素の画素TFT70のソースに接続される平板状の電極である。
図3は、共通電極60の様子を示す図である。図3の例では、共通電極60は各画素ごとに設けられるが、場合によっては、画素にまたがって配置されてもよい。共通電極60は、透明電極膜層に、開口部であるスリット61が設けられたものである。このスリット61は、画素電極52と共通電極との間に電圧を印加したときに、電気力線を通し、基板面に主として平行な横電界を発生させる機能を有する。
共通電極60の上には、配向膜が配置され、配向処理としてラビング処理が行われる、ラビング方向は、例えば、図3において、ゲート配線40に平行な方向に行うことができる。共通電極60のスリット61は、その長辺の延びる方向が、このラビング方向に対し僅かに傾いて形成される。例えば、角度で5°程度、ラビング方向に対し傾くように形成することができる。共通電極60の上に配向膜を形成し、ラビング処理を行うことで、アレイ基板が出来上がる。
なお、図4で示されるブラックマトリクス62は、例えばクロムと酸化クロムとの積層膜で構成され、対向基板に設けられている。ブラックマトリクス62は、図2で説明した画素電極52について、隣接する画素電極52間に設けられ、図1で説明した各画素配置領域46Bに対応して、開口部Pを有して設けられている。開口部Pは、スリット61のエッジ部、つまり短辺を一部重なるように形成される。つまり、ブラックマトリクス62は、図1で説明した各ドレイン配線46の幅より広く、それに重ねて、かつ沿って設けられている(なお、図4では各ドレイン配線が隠れて図示されていない)。ここで、開口部Pは画素の輪郭を規定している。なお、ドレイン配線46、ゲート配線40、ソース電極48、共通電極配線54、共通電極中継用電極56は、ブラックマトリクスと同等に遮光性があり、ブラックマトリクスとともに画素の開口部を規定することもできる。
次に、図5の断面図を用いて、FFS方式の液晶表示装置におけるアレイ基板32の構造を説明する。図5は、上記のように、図3のA−A線に沿った断面図で、1つの画素についての各要素が示されている。
アレイ基板32は、透光性基板34と、半導体層36と、ゲート絶縁膜38と、ゲート配線40と、層間絶縁膜44と、ドレイン配線46と、ソース電極48と、平坦化膜50と、画素電極52と、共通電極配線54と、共通電極用中継用電極56と、FFS絶縁膜58と、共通電極60とを含んで構成される。
透光性基板34は、例えばガラスによって構成される。半導体層36は例えばポリシリコンによって構成され、透光性基板34上に配置されている。ゲート絶縁膜38は、例えば酸化シリコン、窒化シリコン等で構成され、半導体層36を覆って透光性基板34上に配置されている。ゲート配線40は、例えばMo、Al等の金属で構成され、半導体層36に対向してゲート絶縁膜38上に配置され、ゲート絶縁膜38および半導体層36とともに画素TFT70を構成している。なお、ゲート配線40は走査線とも呼ばれる。
層間絶縁膜44は、例えば酸化シリコン、窒化シリコン等で構成され、ゲート配線40を覆ってゲート絶縁膜38上に配置されている。層間絶縁膜44およびゲート絶縁膜38を貫いてコンタクトホールが設けられており、当該コンタクトホールは半導体層36のうちで画素TFT70のソースおよびドレインにあたる位置に設けられている。ドレイン配線46は、例えばMo、Al、Ti等の金属で構成され、層間絶縁膜44上に配置されているとともに一方の上記コンタクトホールを介して半導体層36に接続している。なお、ドレイン配線は信号線とも呼ばれる。ソース電極48は、例えばドレイン配線46と同じ材料で構成され、層間絶縁膜44上に配置されているとともに他方の上記コンタクトホールを介して半導体層36に接続している。
ここでは、半導体層36において、ドレイン配線46が接続する部分を画素TFT70のドレインとし、ソース電極48を介して画素電極52が接続する部分を画素TFT70のソースとするが、ドレインとソースとを上記とは逆に呼ぶことも可能である。
平坦化膜50は、例えばアクリル等の絶縁性透明樹脂等で構成され、ドレイン配線46およびソース電極48を覆って層間絶縁膜44上に配置されている。平坦化膜50を貫いてソース電極48上にコンタクトホールが設けられている。
画素電極52は、例えばITO(Indium Tin Oxide)等の透明導電材料で構成され、平坦化膜50上に配置されているとともに上記コンタクトホールを介してソース電極48に接触している。
共通電極配線54は、例えばゲート配線40と同じ導電材料で構成され、ゲート絶縁膜38上に配置され層間絶縁膜44に覆われている。層間絶縁膜44には共通電極配線54へ至るコンタクトホールが設けられている。共通電極用中継用電極56は、例えばドレイン配線46と同じ材料で構成され、層間絶縁膜44上に配置されているとともに上記コンタクトホールを介して共通電極配線54に接触している。
FFS絶縁膜58は、例えば低温で形成された窒素シリコンで構成され、画素電極52を覆って平坦化膜50上に配置されている。平坦化膜50には共通電極用中継用電極56へ至るコンタクトホールが設けられており、当該コンタクトホールの側壁上にもFFS絶縁膜58が設けられている。
共通電極60は、例えばITO等の透明導電材料で構成され、FFS絶縁膜58上に配置されているとともに上記コンタクトホールを介して共通電極用中継用電極56に接触している。共通電極60は、FFS絶縁膜58を介して画素電極52に対向して設けられ、画素電極52に対向する部分に複数のスリット61を有している。
共通電極60の上には、図示されていないが、配向膜層が配置される。配向膜層は、液晶分子を初期配向させる機能を有する膜で、例えばポリイミド等の有機膜に、ラビング処理を施して用いられる。
このように、同一基板である透光性基板34上に、絶縁層であるFFS絶縁膜58を介して上部電極層である共通電極60と下部電極層である画素電極52とを形成し、上部電極層である共通電極60にスリット61を形成して、下部電極層である画素電極52との間に電圧を印加し、基板面に主として平行な横電界を発生させて配向膜層を介して液晶分子を駆動することができる。
上記のように、FFS方式の液晶表示装置のアレイ基板においては、スリットが形成されて断面が凹凸形状となる上部電極層の上に配向膜層が配置されるので、ラビングによる配向処理に問題が生じることがある。その様子を図6、図7を用いて説明する。
図6は、図5におけるB部分を抜き出して示す平面図である。上部電極層である共通電極60には、開口部であるスリット61が形成され、そのスリット61の部分も含んで共通電極60の上の全面に配向膜層64が配置される。ここで、配向膜層64に配向処理としてラビング処理が行われる。ラビング処理は、例えば布等のラビング材を用いて配向膜層64を一方向に擦ることで行うことができる。図6には、ラビング方向が矢印で示されている。一般的にラビング方向は、液晶分子に初期配向を持たせるために、スリット61の長辺方向に対し少し傾ける。例えば、図6の例では、ラビング方向を画素の平面配置の軸に平行、つまり、図1で説明したゲート配線に平行な方向とすることが便利なので、図3で説明したように、スリット61が予めゲート配線の方向に対し僅かに傾いて形成されている。
したがって、ラビング処理に用いるラビング材が図6に矢印で示すラビング方向に沿って配向膜層64を擦ると、スリット61の長辺に沿った斜面のうち、ラビング材に向かい合う斜面は、目的どおり擦られ、配向処理が行われるが、図6において斜線を付してその領域を示すもう一方の斜面は、ラビング材の擦りに対し影となる位置になるので、十分に擦られず、配向処理が不十分となることがある。
図7は、図6のC−D線に沿った断面図である。図7で斜線を付して示した領域が、ここでは、aとして示されている。a以外のbとして示されている部分は、配向処理が十分に行われる領域である。このように、スリット61を両側に有する共通電極60は、その両斜面のうち、図7のaとして示される片側の斜面が、ラビング処理の際の影となるために配向処理が十分に行われない恐れがある。配向処理が不十分である領域が存在すると、そこをきっかけに表示品位の低下が生じる可能性がある。そこで、スリット61の傾斜面の長さの基板への投影長さであるテーパ長を短くすることで、配向処理の影の領域aを少なくすれば、表示品質の低下を抑制できるものと考えられる。
なお、ここでは、スリット61の長辺についての斜面について説明したが、スリット61の短辺、すなわちスリット61のエッジ部についても同様である。ただし、図4で説明したように、スリット61のエッジ部は、通常、対向基板のブラックマトリックスによって隠されるので、配向処理がやや不十分なことがあってもあまり大きな問題とはならない。
そこで、このスリットの斜面について、SEM(Scanning Electron Microscope)を用いて観察したところ、次のような知見を得た。図8は、スリット61の近傍における画素電極52、FFS絶縁膜58、共通電極60、配向膜層64の断面構造のモデルである。ここで、共通電極60の厚さをt、その断面におけるスリット61を形成する斜面の傾斜角をθ1、この斜面の基板への投影長さであるテーパ長をx、共通電極60の傾斜角θ1に対応する配向膜層64の傾斜角をθ2、配向膜層64の厚さのうち、共通電極60の真上の厚さをE、FFS絶縁膜58の真上の厚さをFとして示した。したがって、スリット61における配向膜層64の段差は、t−Dとして示される。
ここで、配向膜層64の厚さは、厚すぎると表示むらが生じ、薄すぎると配向規制力が失われる。スリット61における長辺の間の間隔である開口幅を数μmとするときは、配向膜層の厚さは、50nmから100nmが適当である。これに応じ、共通電極60の厚さtも、それより厚めでもよいが、あまり差の大きくない方が好ましく、100nm程度がよい。したがって、SEM観察は、そのような膜厚の範囲で、共通電極60の斜面の傾斜角θ1を種々に形成した試料について行った。
その結果、配向膜層64の厚さは、共通電極60の真上の厚さEよりもFFS絶縁膜58の真上の厚さFの方が厚く、結果として、配向膜層64の傾斜角θ2は、共通電極60の傾斜角θ1よりも小さくなっていることが分かった。そして、配向膜層64の段差t−Dは、共通電極60の傾斜角θ1に依存せず、共通電極60の厚さtの約25%であることが分かった。すなわち、SEM観察によれば、共通電極60の様々な厚さt、様々な傾斜角θ1の試料について、スリット61における配向膜層64の段差t−Dは、0.75tとなることが分かった。
この知見を用いると、図8から、テーパ長xは、t/tanθ1であるので、配向膜層64の傾斜角θ2について、tanθ2=tan[(t−D)/x]=tan(0.75θ1)となる。図9に、この計算にもとづいて傾斜角θ1と傾斜角θ2の関係を求めた結果を示す。このことから、共通電極60の傾斜角θ1を小さくすれば、配向膜層64の段差における傾斜角θ2が緩和されることが分かる。
図10は、共通電極60の傾斜角θ1をパラメータとして、透明電極である共通電極60の膜厚tと、上記で求めたテーパ長xの関係を示す図である。図10から分かるように、傾斜角θ1が小さいほどテーパ長xが長くなり、透明電極の膜厚tが厚いほどテーパ長xが長くなることが分かる。
次に、透明電極の厚さtと、その傾斜角θ1を変えた液晶表示装置を実際に作成し、その表示品位の評価を行った。その結果を図11に示す。図11の横軸、縦軸、各曲線のパラメータは、図10と同じ内容である。図11において、白丸は表示品質が良好であった液晶表示装置の条件を、黒丸は表示品質の低下が見られた液晶表示装置の条件をそれぞれ示す。表示品質の低下には、焼き付きを示すチェッカフラグの残像等を含む。この結果から、表示品質の観点から見た、透明電極の膜厚tとその傾斜角θ1の最適組み合わせは、図11で、最適領域として枠で囲んだ範囲にあるものと考えられる。
これを詳しく説明すると、透明電極の膜厚tが厚いときはテーパ長xが長くなるので、ラビングの影になりやすい領域が十分にラビングできるように、傾斜角θ1を小さくし、配向膜層64の段差の傾斜角θ2を小さくすることで良好な表示品質を得ることができる。一方で、透明電極の膜厚tが薄いときは、テーパ長xが小さくなるので、配向膜層64の段差の傾斜角θ2をある程度大きくしても表示品質にあまり影響しない。このように、良好な表示品質をえるには、透明電極の厚さtに応じて傾斜角θ1を設定すればよい。
図11の表示品質良好となった条件を、透明電極の膜厚tとその傾斜角θ1の関係として示したのが図12である。ここでは、横軸に透明電極の膜厚tをとり、縦軸に傾斜角θ1と、その逆数である1/θ1をとった。図12に示されるように、傾斜角の逆数1/θ1と、透明電極の膜厚tとの関係は、2次曲線でよく近似できる。その関係式は、傾斜角θ1を角度の度(°)とし、透明電極の膜厚tをnmとして、1/θ1=(−5.71×10-6t2+1.48×10-3t−4.06×10-2)として求められる。
これらのことから、液晶表示装置の表示品質を良好にするための条件として、配向膜層は、50nm以上100nm以下の膜厚を有し、上部電極層である共通電極のスリットの長辺に対し0°以上10°以下の角度でラビング処理がなされ、上部電極層である共通電極は、膜厚t(nm)が50nm以上100nmの条件の下で、FFS絶縁層に対する傾斜角θ(°)が、θ≦(−5.71×10-6t2+1.48×10-3t−4.06×10-2)-1を守ればよいことが分かる。
より具体的には、配向膜層は、50nm以上100nm以下の膜厚を有し、スリットの長辺に対し0°以上10°以下の角度でラビング処理がなされ、上部電極層は、50nm以上100nm以下の膜厚と、FFS絶縁層に対し20°以上60°以下の傾斜角を有することが好ましい。
30 液晶表示装置、32 アレイ基板、34 透光性基板、36 半導体層、38 ゲート絶縁膜、40 ゲート配線、42 保持容量配線、44 層間絶縁膜、46 ドレイン配線、46B 画素配置領域、48 ソース電極、50 平坦化膜、52 画素電極、54 共通電極配線、56 共通電極中継用電極、58 FFS絶縁膜、60 共通電極、61 スリット、62 ブラックマトリクス、64 配向膜層、70 画素TFT。
Claims (3)
- 同一基板上に形成された画素電極と共通電極の間に電圧を印加し、配向膜層を介して液晶分子を駆動する液晶表示装置であって、
前記配向膜層は、50nm以上100nm以下の膜厚を有し、前記配向膜層の下層膜である電極層のパターンに対し0°以上10°以下の角度でラビング処理がなされ、
前記電極層は、50nm以上100nm以下の膜厚と、断面において20°以上60°以下の傾斜角を有することを特徴とする液晶表示装置。 - 同一基板上に絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、前記上部電極層にスリットを形成して前記下部電極層との間に電圧を印加し、配向膜層を介して液晶分子を駆動する液晶表示装置であって、
前記配向膜層は、50nm以上100nm以下の膜厚を有し、前記スリットの長辺に対し0°以上10°以下の角度でラビング処理がなされ、
前記上部電極層は、50nm以上100nm以下の膜厚と、前記絶縁層に対し20°以上60°以下の傾斜角を有することを特徴とする液晶表示装置。 - 同一基板上に絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、前記上部電極層にスリットを形成して前記下部電極層との間に電圧を印加し、配向膜層を介して液晶分子を駆動する液晶表示装置であって、
前記配向膜層は、50nm以上100nm以下の膜厚を有し、前記スリットの長辺に対し0°以上10°以下の角度でラビング処理がなされ、
前記上部電極層は、膜厚t(nm)が50nm以上100nmの条件の下で、前記絶縁層に対する傾斜角θ(°)が、θ≦(−5.71×10-6t2+1.48×10-3t−4.06×10-2)-1であることを特徴とする液晶表示装置。
Priority Applications (1)
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JP2006274452A JP2008096469A (ja) | 2006-10-05 | 2006-10-05 | 液晶表示装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US8339557B2 (en) | 2009-09-28 | 2012-12-25 | Sony Corporation | Liquid crystal display panel |
-
2006
- 2006-10-05 JP JP2006274452A patent/JP2008096469A/ja active Pending
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