JP2008078547A

JP2008078547A - Wiring board and manufacturing method

Info

Publication number: JP2008078547A
Application number: JP2006258686A
Authority: JP
Inventors: Akihiko Furuya; 明彦古屋; Akiko Saeki; 明子佐伯
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2006-09-25
Filing date: 2006-09-25
Publication date: 2008-04-03

Abstract

<P>PROBLEM TO BE SOLVED: To obtain built-in of a capacitor element which has high capacity of capacitance density, between layers of a multi-layer wiring board with proper productivity at low cost, while the reliability and proper yield are ensured in the built-in of the capacitor element. <P>SOLUTION: In the capacitor element, a second electrode is formed on a dielectric sheet, which has been formed by continuous film formation of a diffusion preventing layer and a dielectric layer on a copper foil. After a dielectric sheet, having four-layer structure made up of a first electrode, a diffusion preventing layer, a dielectric layer, and a second electrode has been laminated on a wiring board in the middle of lamination, the copper foil is etched, and the capacitor element is separated on the wiring board in the middle of lamination. Then, an insulating layer is formed on the capacitor element, and by having the capacitor element is connected to a wiring pattern via a via hole formed on the electrode of the capacitor element, the capacitor element is incorporated in the wiring board. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明はキャパシタ素子をあらかじめ作り込んだ配線基板およびその製造方法に関するものである。 The present invention relates to a wiring board in which a capacitor element is pre-fabricated and a method for manufacturing the same.

近年、モバイル機器の急速な発展により小型化、高速化、高機能化の要求が強まり、配線基板の高密度化が期待されている。これを満たすべく表面に実装していた受動部品を配線基板内部に内蔵する技術が注目を集めている。受動部品を配線基板内部に内蔵する方法は大別するとチップ部品を配線基板に埋め込む方法と作り込む方法とに大別される。前者の、チップ部品を配線基板に埋め込む方法は、チップ部品の高さが数百μmあるため配線基板に埋め込むには絶縁層の厚みを厚くする、もしくは絶縁層を複数層犠牲にしたチップ部品を埋め込む穴を形成する必要があり、高密度化にはあまり寄与しない。後者の、受動部品を配線基板に作り込む方法は、先述の問題を解決できる技術として注目されている。例えば、特許文献１の技術では、有機樹脂中に無機誘電体フィラーを分散させた複合材料と導電性材料を順次一方の電極を形成した配線基板上に印刷形成しキャパシタ素子を配線基板に作り込む方法が提案されている。しかしながら、この方法でキャパシタ素子を形成した場合、有機樹脂中に高誘電率を有する無機フィラーの含有量を増大させると複合材料の比誘電率は大きくなるが、粒子間の空孔、フィラーの凝集、複合材料がもろくなる等の不具合により経験的に比誘電率を100以上にすることが困難であり高容量密度のキャパシタ素子を得ることができない欠点があった。 In recent years, with the rapid development of mobile devices, demands for miniaturization, high speed, and high functionality have increased, and higher density of wiring boards is expected. In order to meet this requirement, a technology that incorporates passive components mounted on the surface inside a wiring board has been attracting attention. The method of incorporating the passive component inside the wiring board is roughly divided into a method of embedding the chip component in the wiring substrate and a method of making it. The former method of embedding a chip component in a wiring board is to increase the thickness of the insulating layer to embed it in the wiring board because the height of the chip component is several hundred μm, or to chip the chip component with a plurality of insulating layers sacrificed. It is necessary to form a hole to be embedded, which does not contribute much to increasing the density. The latter method of building passive components on a wiring board is attracting attention as a technique that can solve the above-mentioned problems. For example, in the technique of Patent Document 1, a composite material in which an inorganic dielectric filler is dispersed in an organic resin and a conductive material are sequentially printed on a wiring board on which one electrode is formed, and a capacitor element is formed on the wiring board. A method has been proposed. However, when a capacitor element is formed by this method, increasing the content of the inorganic filler having a high dielectric constant in the organic resin increases the relative dielectric constant of the composite material. However, due to problems such as brittleness of the composite material, it has been empirically difficult to increase the relative dielectric constant to 100 or more, and a capacitor element having a high capacity density cannot be obtained.

又、特許文献２に、高誘電率材料を含有したセラミック材料および導電性材料を銅箔上に印刷形成し、高温焼成した後に配線基板に貼り合わせキャパシタ素子を形成する技術が提案されている。しかし、銅箔上にセラミック材料を形成する場合、バインダー樹脂を焼失させ、さらにチタン酸バリウムを結晶化させるために９００℃以上の高温焼成が必要な問題がある。そして、誘電率の制御にはｐｐｍオーダーでの酸素濃度制御が必要となる欠点があり、さらに銅箔が酸化するなどの欠点がある。 Further, Patent Document 2 proposes a technique in which a ceramic material and a conductive material containing a high dielectric constant material are printed on a copper foil and bonded to a wiring board after being fired at a high temperature to form a capacitor element. However, when a ceramic material is formed on a copper foil, there is a problem that high temperature firing at 900 ° C. or higher is necessary in order to burn out the binder resin and further crystallize barium titanate. In addition, the control of the dielectric constant has the drawbacks of requiring oxygen concentration control in the order of ppm, and further has the disadvantages that the copper foil is oxidized.

又、特許文献３に、セラミックス材料に替わり誘電率の高い無機系材料をゾルゲル法、スパッタリング等により銅箔上に形成する方法も提案されている。しかし、銅箔上に誘電率の高いジルコン酸チタン酸鉛（ＰＺＴ）などをゾルゲル法にて形成する場合、環境観点で望ましくない鉛を含む欠点がある。さらにピンホールなく薄膜形成することが困難である欠点がある。更に、６００℃以上の高温焼成が必要である問題があり、６００℃以上の高温焼成時に銅箔の銅が誘電体材料中に拡散する欠点がある。また、一方の電極を形成した配線基板もしくは銅箔上にスパッタリングにてBaTiO3など高誘電率材料を成膜する場合、無機物質をＲＦスパッタにより成膜するため成膜レートが遅い欠点があり、また結晶化させる為に９００℃以上で高温焼成する必要がありその際に銅箔の銅が誘電体材料中に拡散する、酸化する等の欠点がある。 Patent Document 3 also proposes a method of forming an inorganic material having a high dielectric constant on a copper foil by a sol-gel method, sputtering or the like instead of a ceramic material. However, when lead zirconate titanate (PZT) or the like having a high dielectric constant is formed on a copper foil by a sol-gel method, there is a drawback that lead is undesirable from an environmental point of view. Furthermore, there is a drawback that it is difficult to form a thin film without pinholes. Furthermore, there is a problem that high temperature baking at 600 ° C. or higher is necessary, and there is a defect that copper of the copper foil diffuses into the dielectric material at high temperature baking at 600 ° C. or higher. In addition, when a high dielectric constant material such as BaTiO3 is formed by sputtering on the wiring substrate or copper foil on which one electrode is formed, there is a disadvantage that the film formation rate is slow because an inorganic substance is formed by RF sputtering. In order to crystallize, it is necessary to perform high-temperature baking at 900 ° C. or higher, and there are drawbacks such as copper in the copper foil diffusing into the dielectric material and oxidation.

以下に公知文献を記す。
特開平８−１２５３０２号公報特開２００１−１６０６７２号公報米国特許第６５４１１３７号公報 The known literature is described below.
JP-A-8-125302 JP 2001-160672 A US Pat. No. 6,541,137

本発明は、前記問題点を鑑みなされたものであり、その課題とするところは、多層配線
基板の層間に、高容量密度容量を有するキャパシタ素子を、低コストで生産性良く内蔵し、また、信頼性や歩留まりを確保してキャパシタ素子を内蔵した配線基板およびその製造方法を提供することである。 The present invention has been made in view of the above problems, and the problem is that a capacitor element having a high capacity density capacity is built in between the layers of the multilayer wiring board at low cost with high productivity, and To provide a wiring board having a built-in capacitor element while ensuring reliability and yield, and a method for manufacturing the wiring board.

本発明は、この課題を解決するために、絶縁層と銅配線層からなる多層配線基板であって、少なくとも１つ以上のキャパシタ素子を内蔵した配線基板であり、前記キャパシタ素子は、第１の電極となる銅箔上に拡散防止層と誘電体層を連続成膜により形成した誘電体シートの上に第２の電極を形成し第１の電極／拡散防止層／誘電体層／第２の電極の４層構成を有する誘電体シートを、積層途中配線基板に積層した後に前記銅箔がエッチングされることで前記キャパシタ素子が前記積層途中配線基板上で分離され、前記キャパシタ素子の上に絶縁層を形成し、前記キャパシタ素子の電極の上に形成されたビアホールを介して配線パターンと接続したことを特徴とする配線基板である。 In order to solve this problem, the present invention is a multilayer wiring board composed of an insulating layer and a copper wiring layer, which is a wiring board including at least one capacitor element, and the capacitor element includes: A second electrode is formed on a dielectric sheet in which a diffusion prevention layer and a dielectric layer are formed by continuous film formation on a copper foil to be an electrode, and the first electrode / diffusion prevention layer / dielectric layer / second After the dielectric sheet having a four-layer structure of electrodes is laminated on the wiring substrate in the middle of the lamination, the copper foil is etched so that the capacitor element is separated on the wiring substrate in the middle of the insulation and insulated on the capacitor element The wiring board is characterized in that a layer is formed and connected to a wiring pattern through a via hole formed on the electrode of the capacitor element.

また、本発明は、絶縁層と銅配線層からなる多層配線基板であって、少なくとも１つ以上のキャパシタ素子を内蔵した配線基板であり、前記キャパシタ素子は、第１の電極となる銅箔上に第１の拡散防止層と誘電体層と第２の拡散防止層を連続成膜により形成した誘電体シートの上に第２の電極を形成し第１の電極／第１の拡散防止層／誘電体層／第２の拡散防止層／第２の電極の５層構成を有する誘電体シートを、積層途中配線基板に積層した後に前記銅箔がエッチングされることで前記キャパシタ素子が前記積層途中配線基板上で分離され、前記キャパシタ素子の上に絶縁層を形成し、前記キャパシタ素子の電極の上に形成されたビアホールを介して配線パターンと接続したことを特徴とする配線基板である。 Further, the present invention is a multilayer wiring board comprising an insulating layer and a copper wiring layer, wherein the wiring board includes at least one capacitor element, and the capacitor element is on a copper foil serving as a first electrode. A second electrode is formed on a dielectric sheet in which a first diffusion prevention layer, a dielectric layer, and a second diffusion prevention layer are continuously formed, and the first electrode / first diffusion prevention layer / After the dielectric sheet having the five-layer structure of dielectric layer / second diffusion preventing layer / second electrode is laminated on the wiring substrate in the middle of the lamination, the copper foil is etched, so that the capacitor element is in the middle of the lamination. The wiring board is characterized in that it is separated on a wiring board, an insulating layer is formed on the capacitor element, and connected to a wiring pattern through a via hole formed on an electrode of the capacitor element.

また、本発明は、上記拡散防止層は窒化チタン、タンタル、窒化タンタル、クロム、窒化クロムから選ばれる材料により構成されていることを特徴とする上記の配線基板である。 In the wiring board according to the invention, the diffusion preventing layer is made of a material selected from titanium nitride, tantalum, tantalum nitride, chromium, and chromium nitride.

また、本発明は、上記誘電体層は酸化ニオブ、酸化タンタル、酸化チタンのいずれかもしくは２種以上を用いて形成されている上記の配線基板である。 The present invention is also the above wiring board in which the dielectric layer is formed using any one or more of niobium oxide, tantalum oxide, and titanium oxide.

また、本発明は、上記第２の電極は銅、銀、あるいは銅ペースト、銀ペーストのいずれかである上記の配線基板である。 Moreover, this invention is said wiring board whose said 2nd electrode is either copper, silver, or a copper paste and a silver paste.

また、本発明は、上記ビアホールは導電性ペーストにより電気的に接続された構造を特徴とする上記の配線基板である。 The present invention is also the above wiring board characterized in that the via hole is electrically connected by a conductive paste.

また、本発明は、上記ビアホールは貴金属めっきにより電気的に接続された構造を特徴とする上記の配線基板である。 The present invention is also the above wiring board characterized in that the via hole is electrically connected by precious metal plating.

また、本発明は、上記誘電体シートの、上記銅箔上に連続成膜により形成された上記拡散防止層、上記誘電体層が、デュアルマグネトロンスパッタによる連続成膜であることを特徴とする上記の配線基板である。 Further, the present invention is characterized in that the diffusion prevention layer formed by continuous film formation on the copper foil of the dielectric sheet and the dielectric layer are continuous film formation by dual magnetron sputtering. This is a wiring board.

また、本発明は、
１）銅箔に連続成膜により拡散防止層、誘電体層を形成した誘電体シートを製造する工程、
２）前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
３）前記誘電体層上にフォトレジストをラミネートし、露光・現像することによりエッ
チングレジストパターンを形成する工程、
４）前記エッチングレジストパターンをマスクとして拡散防止層と誘電体層をパターニングする工程、
５）前記拡散防止層と前記銅箔とをまたぐ様に導電性ペーストにて第２の電極を形成した誘電体シートを製造する工程、
６）積層途中配線基板上に、半硬化性絶縁シートを介して前記誘電体シートを前記銅箔を外側に向けて積層し前記半硬化性絶縁シートを硬化させることで誘電体シート積層基板を製造する工程、
７）前記誘電体シート積層基板の前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第１の電極と第２の電極用ランドを形成する工程、
８）前記第１の電極と前記第２の電極用ランドの上に絶縁層を形成する工程、
９）前記第１の電極と前記第２の電極用ランドの上の前記絶縁層にビアホール用の穴を形成する工程、
１０）前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法である。 The present invention also provides:
1) A step of manufacturing a dielectric sheet in which a diffusion prevention layer and a dielectric layer are formed by continuous film formation on a copper foil,
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) Laminating a photoresist on the dielectric layer, exposing and developing to form an etching resist pattern;
4) patterning the diffusion prevention layer and the dielectric layer using the etching resist pattern as a mask;
5) A step of manufacturing a dielectric sheet in which a second electrode is formed with a conductive paste so as to straddle the diffusion preventing layer and the copper foil.
6) The dielectric sheet laminated substrate is manufactured by laminating the dielectric sheet with the copper foil facing outwards on the wiring substrate in the middle of the lamination through the semi-curable insulating sheet and curing the semi-curable insulating sheet. The process of
7) Form a first electrode and a second electrode land by forming a photoresist on the copper foil of the dielectric sheet laminated substrate, exposing and developing, and etching the exposed portion of the copper foil. Process,
8) forming an insulating layer on the first electrode and the second electrode land;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode land;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:

また、本発明は、上記銅箔上に連続成膜により上記拡散防止層、上記誘電体層を形成し誘電体シートを製造する工程が、デュアルマグネトロンスパッタにより連続成膜を形成することを特徴とする上記の配線基板の製造方法である。 Further, the present invention is characterized in that the step of forming the diffusion prevention layer and the dielectric layer by continuous film formation on the copper foil to produce a dielectric sheet forms the continuous film formation by dual magnetron sputtering. This is a method for manufacturing the wiring board.

また、本発明は、
１）銅箔に連続成膜により第１の拡散防止層、誘電体層、第２の拡散防止層、第２の電極層を形成した誘電体シートを製造する工程、
２）前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
３）積層途中配線基板上に半硬化性絶縁シートを介して前記誘電体シートを前記第２の電極層を外側に向けて積層する工程、
４）前記第２の電極層上にフォトレジストをラミネートし、露光・現像することによりエッチングレジストパターンを形成する工程、
５）前記エッチングレジストパターンをマスクとして前記第２の電極層をエッチングすることにより第２の電極を形成する工程、
６）前記第２の電極をマスクとして前記第２の拡散防止層、前記誘電体層および前記第１の拡散防止層より構成されるパターンを形成する工程、
７）前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第１の電極を形成する工程、
８）前記第１の電極および前記第２の電極上に絶縁層を形成する工程、
９）前記第１の電極および前記第２の電極の上の前記絶縁層にビアホール用の穴を形成する工程、
１０）前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法である。 The present invention also provides:
1) a step of producing a dielectric sheet in which a first diffusion prevention layer, a dielectric layer, a second diffusion prevention layer, and a second electrode layer are formed by continuous film formation on a copper foil;
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) A step of laminating the dielectric sheet on the wiring substrate in the middle of the lamination with the second electrode layer facing outward through a semi-curable insulating sheet;
4) Laminating a photoresist on the second electrode layer, exposing and developing to form an etching resist pattern;
5) forming a second electrode by etching the second electrode layer using the etching resist pattern as a mask;
6) forming a pattern composed of the second diffusion prevention layer, the dielectric layer, and the first diffusion prevention layer using the second electrode as a mask;
7) forming a first electrode by forming a photoresist on the copper foil, exposing and developing, and etching an exposed portion of the copper foil;
8) forming an insulating layer on the first electrode and the second electrode;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:

また、本発明は、上記銅箔上に連続成膜により上記第１の拡散防止層、上記誘電体層および上記第２の拡散防止層を形成し誘電体シートを製造する工程が、デュアルマグネトロンスパッタにより連続成膜を形成することを特徴とする上記の配線基板の製造方法である。 According to the present invention, the step of forming the first diffusion prevention layer, the dielectric layer, and the second diffusion prevention layer by continuous film formation on the copper foil to produce a dielectric sheet includes dual magnetron sputtering. A method for producing a wiring board as described above, wherein a continuous film is formed by the method.

本発明によれば、銅箔上に拡散防止層と誘電体層を連続成膜した誘電体シートを作成するので、高温焼成が不要である効果があり、また、ピンホール無く薄膜を形成できる効果がある。また、その誘電体シートを積層途中配線基板に積層し、その後にその表面の銅箔をエッチングすることでキャパシタ素子を積層途中配線基板上で分離して形成するため、キャパシタ素子が常に厚い保持材で安定に保持されてハンドリングされるので、キャパシタ素子を配線基板に内蔵する取扱が容易であり、そのキャパシタ素子を内蔵した配線基板の製造歩留まりを向上できる効果がある。更に、本発明は誘電体層を金属箔上に形成するため、高温処理による誘電体層の結晶化処理が可能である。また、高誘電体材料として酸化ニオブ、酸化タンタル、酸化チタン等、常誘電体を使用している為、温湿度変化に伴う容量値の変動量を抑制できる効果がある。 According to the present invention, since a dielectric sheet is formed by continuously forming a diffusion prevention layer and a dielectric layer on a copper foil, there is an effect that high-temperature firing is unnecessary, and an effect that a thin film can be formed without pinholes. There is. In addition, since the dielectric sheet is laminated on the wiring substrate in the middle of lamination, and then the copper foil on the surface is etched to separate the capacitor element on the wiring substrate in the middle of the lamination, the capacitor element is always a thick holding material Therefore, it is easy to handle the capacitor element in the wiring board, and the manufacturing yield of the wiring board having the capacitor element can be improved. Furthermore, since the dielectric layer is formed on the metal foil in the present invention, the dielectric layer can be crystallized by a high temperature treatment. Further, since a paraelectric material such as niobium oxide, tantalum oxide, titanium oxide or the like is used as the high dielectric material, there is an effect that the amount of change in capacitance value due to temperature and humidity changes can be suppressed.

以下に、本発明の実施形態を図面を用いて説明する。
図１は本発明のキャパシタ素子を内蔵した配線基板における配線基板の断面の模式図である。図１（ａ）と図１（ｂ）とで２種類の配線基板を示す。図２は図１（ａ）の構造を有する配線基板に関する製造工程の一部を示した断面模式図である。図３は図１（ｂ）の構造を有する配線基板に関する製造工程の一部を示した断面模式図である。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a schematic view of a cross section of a wiring board in a wiring board incorporating the capacitor element of the present invention. 2A and 2B show two types of wiring boards. FIG. 2 is a schematic cross-sectional view showing a part of the manufacturing process relating to the wiring board having the structure of FIG. FIG. 3 is a schematic cross-sectional view showing a part of the manufacturing process relating to the wiring board having the structure of FIG.

本発明は、厚さ１０μｍから１００μｍの銅箔上に、巻き取り式スパッタリング装置４０により、厚さ１μｍ以下の拡散防止層１０２と誘電体層１０３を連続成膜処理により形成した誘電体シート４０３を製造する。その誘電体シート４０３を、銅箔の面を外側にして、ガラスエポキシ基板あるいはポリイミド基板等の積層途中配線基板１００に、プリプレグを挟んで加熱・加圧し張り合わせる。その後にその基板の表面の銅箔をエッチングすることで第１の電極１０１ａを形成すると同時にキャパシタ素子１０あるいはキャパシタ素子１１を積層途中配線基板１００上で分離形成する。 In the present invention, a dielectric sheet 403 is formed by continuously forming a diffusion prevention layer 102 and a dielectric layer 103 having a thickness of 1 μm or less on a copper foil having a thickness of 10 μm to 100 μm by a roll-up type sputtering apparatus 40. To manufacture. The dielectric sheet 403 is bonded to the wiring substrate 100 such as a glass epoxy substrate or a polyimide substrate, with the prepreg sandwiched, with the surface of the copper foil facing outside. Thereafter, the copper foil on the surface of the substrate is etched to form the first electrode 101a, and at the same time, the capacitor element 10 or the capacitor element 11 is separated and formed on the wiring substrate 100 during the lamination.

本発明は、このように、巻き取り式スパッタリング装置４０により、銅箔上に、キャパシタ素子１０、１１の拡散防止層１０２と誘電体層１０３を、連続成膜で形成するため、誘電体層１０３を形成する際の酸素ガスを導入した反応性スパッタ中において、ターゲット表面の酸化に伴う成膜レートの低下を抑制でき、形成した膜中の酸素欠陥濃度の増大を抑制できる効果がある。また、銅箔上に拡散防止層１０２と誘電体層１０３を連続成膜した誘電体シート４０３を作成し、その誘電体シート４０３を積層途中配線基板１００に積層し、その後にその表面の銅箔をエッチングすることでキャパシタ素子１０、１１を積層途中配線基板１００上で分離して形成する。そのため、キャパシタ素子１０、１１を配線基板に内蔵する全工程にわたり、厚い銅箔で保持されるか、あるいは積層途中配線基板１００で保持され、キャパシタ素子１０、１１は常に厚い保持材で安定に保持されてハンドリングされるので、キャパシタ素子１０、１１を配線基板に内蔵する取扱が容易である効果があり、また、キャパシタ素子１０、１１を内蔵した配線基板の製造歩留まりを向上できる効果がある。 In the present invention, since the diffusion preventing layer 102 and the dielectric layer 103 of the capacitor elements 10 and 11 are continuously formed on the copper foil by the take-up type sputtering apparatus 40 as described above, the dielectric layer 103 During the reactive sputtering in which oxygen gas is introduced during the formation of the film, it is possible to suppress the decrease in the film formation rate accompanying the oxidation of the target surface and to suppress the increase in the oxygen defect concentration in the formed film. Also, a dielectric sheet 403 is formed by continuously forming the diffusion prevention layer 102 and the dielectric layer 103 on the copper foil, and the dielectric sheet 403 is laminated on the wiring substrate 100 during the lamination, and then the copper foil on the surface thereof The capacitor elements 10 and 11 are separated and formed on the wiring substrate 100 in the middle of the lamination. Therefore, the capacitor elements 10 and 11 are held by a thick copper foil or are held by the wiring substrate 100 in the middle of the lamination process, and the capacitor elements 10 and 11 are always stably held by a thick holding material. Therefore, the capacitor elements 10 and 11 are easily handled in the wiring board, and the manufacturing yield of the wiring board including the capacitor elements 10 and 11 can be improved.

図１（ａ）の配線基板に内蔵されたキャパシタ素子１０は、図に示すように、キャパシタ素子１０を積層途中配線基板１００に積層し絶縁層１０８で被覆し、キャパシタ素子１０の第１の電極１０１ａと第２の電極１０５上の第２の電極用ランド１０１ｂの上の絶縁層８にレーザ穴あけ装置で穴をあけて、その穴に銅めっきし銅を充填したビアホール１０７を形成し、そのビアホール１０７を配線パターン１０６に接続する。ここで、キャパシタ素子１０では、その厚さの主要な部分である第１の電極１０１ａと第２の電極用ランド１０１ｂを同一層に形成する。そのため、キャパシタ素子１０は、キャパシタチップ部品を埋設する従来の技術とは異なり、配線基板の単一層に設置でき、配線基板の複数層を犠牲にすることがなく、キャパシタ素子１０の配置位置の制約が少ない効果がある。また、キャパシタ素子１０の第１の電極１０１ａと第２の電極１０５上の第２の電極用ランド１０１ｂの上に形成するビアホール１０７の形が同じであるため、両ビアホール１０７の穴をレーザ穴あけ装置で形成する際に、同じ加工条件で加工でき、穴加工の生産性が良い効果がある。また、両者のビアホール１０７の形が同じであるので、ビアホール１０７の内部を銅めっきにより充填する条件が同じになり、ビアホール１０７の生産性が良い効果がある。 As shown in the figure, the capacitor element 10 built in the wiring substrate of FIG. 1A is laminated on the wiring substrate 100 in the middle of lamination and covered with an insulating layer 108, and the first electrode of the capacitor element 10 is covered. A hole is formed in the insulating layer 8 on the second electrode land 101b on the first electrode 101a and the second electrode 105 by a laser drilling device, and a via hole 107 filled with copper is formed in the hole, and the via hole is formed. 107 is connected to the wiring pattern 106. Here, in the capacitor element 10, the first electrode 101a and the second electrode land 101b, which are the main parts of the thickness, are formed in the same layer. Therefore, unlike the conventional technique of embedding capacitor chip components, the capacitor element 10 can be installed on a single layer of the wiring board, and without sacrificing a plurality of layers of the wiring board, the arrangement position of the capacitor element 10 is limited. There are few effects. Further, since the shape of the via hole 107 formed on the first electrode 101a of the capacitor element 10 and the second electrode land 101b on the second electrode 105 is the same, the holes of both the via holes 107 are laser drilling devices. Can be processed under the same processing conditions, and there is an effect that the productivity of hole processing is good. In addition, since the shape of the via hole 107 is the same, the conditions for filling the inside of the via hole 107 with copper plating are the same, and the productivity of the via hole 107 is good.

キャパシタ素子１０の第２の電極１０５は、銅ペーストあるいは銀ペーストをスクリーン印刷による簡易的な方法で形成する。第２の電極１０５にこれらの材料を用いることで誘電体層１０３に対する高い密着力を得ることができる。第２の電極１０５の面積は第１の電極１０１ａより広く形成し、スクリーン印刷時の位置ズレによっても第１の電極１０１ａの領域を第２の電極１０５が包含する構造とする。キャパシタ素子１０の容量値は、第１の電極１０１ａと第２の電極１０５の重なる面積と誘電体層１０３の厚み、誘電体の誘電率で規定されるが、第１の電極１０１ａと第２の電極１０５の重なる面積はエッチング加工により得られる第１の電極１０１ａの面積になる。そして、第１の電極１０１ａの面積は、スクリーン印刷により形成する第２の電極１０５より精度良い寸法と位置に形成できるため、キャパシタ素子１０の容量を精度を良く形成できる効果がある。 The second electrode 105 of the capacitor element 10 is formed of a copper paste or a silver paste by a simple method using screen printing. By using these materials for the second electrode 105, high adhesion to the dielectric layer 103 can be obtained. The area of the second electrode 105 is larger than that of the first electrode 101a, and the region of the first electrode 101a is included in the second electrode 105 due to a positional shift during screen printing. The capacitance value of the capacitor element 10 is defined by the overlapping area of the first electrode 101a and the second electrode 105, the thickness of the dielectric layer 103, and the dielectric constant of the dielectric, but the first electrode 101a and the second electrode The overlapping area of the electrode 105 is the area of the first electrode 101a obtained by etching. Since the area of the first electrode 101a can be formed with a more accurate size and position than the second electrode 105 formed by screen printing, there is an effect that the capacitance of the capacitor element 10 can be formed with higher accuracy.

また、拡散防止層１０２は、その材料を遷移金属化合物で形成し、具体的には窒化チタン、タンタル、窒化タンタル、クロム、窒化クロムで形成する。これらの遷移金属化合物は銅および銀に対する拡散防止性能を有すると共に第１の電極１０１ａの銅箔、あるいは第２の電極１０５の銅箔に対する高い密着強度が確保できる効果がある。 The diffusion prevention layer 102 is made of a transition metal compound, specifically, titanium nitride, tantalum, tantalum nitride, chromium, or chromium nitride. These transition metal compounds have an anti-diffusion performance for copper and silver and are effective in securing high adhesion strength to the copper foil of the first electrode 101a or the copper foil of the second electrode 105.

そして、誘電体層１０３は常誘電特性を有する金属酸化物で形成し、具体的には酸化ニオブ、酸化タンタル、酸化チタンを主成分にした金属酸化物で形成する。これらの２種以上を用いることもできる。これら金属酸化物は常誘電体なので分極−電解ヒステリシスループの面積は小さく、線形性が良いので容量を制御しやすい効果がある。また、誘電損失が小さい、ＤＣＢｉａｓ特性が良好である、容量温度特性が強誘電体と比較して小さい、等の利点を有する。さらに配線基板に内蔵した際に素子容量を変動させない効果がある。 The dielectric layer 103 is formed of a metal oxide having paraelectric properties, specifically, a metal oxide mainly composed of niobium oxide, tantalum oxide, and titanium oxide. Two or more of these can also be used. Since these metal oxides are paraelectric, the area of the polarization-electrolysis hysteresis loop is small and the linearity is good, so that the capacity can be easily controlled. In addition, there are advantages such as low dielectric loss, good DC bias characteristics, and low capacitance-temperature characteristics compared to ferroelectrics. Further, there is an effect that the element capacitance is not changed when it is built in the wiring board.

図１（ｂ）の配線基板に内蔵されたキャパシタ素子１１は、図に示すように、キャパシタ素子１１を積層途中配線基板１００上に積層し、その上を絶縁層１０８で被覆し、キャパシタ素子１１の第１の電極１０１ａと第２の電極１０５ｂの上の絶縁層８にレーザ穴あけ装置で穴をあける。キャパシタ素子１１では、ビアホール１０７用の穴は、ビアホール１０７ｂ用の穴より穴径が大きく穴の深さが深いため、ビアホール１０７ｂと同時のめっきによっては穴が充填されない。そのため、ビアホール１０７用の穴に銅ペーストもしくは銀ペーストを充填してビアホール１０７を形成する。次に、ビアホール１０７と絶縁層１０８の表面と第２の電極１０５ｂ上の穴に、銅めっき、あるいは、銀、金、白金などの貴金属をめっきし、穴を充填しビアホール１０７ｂを形成し、そのビアホール１０７、１０７ｂを配線パターン１０６に接続する。 1B, the capacitor element 11 built in the wiring substrate is laminated on the wiring substrate 100 in the middle of the lamination and covered with an insulating layer 108 as shown in the figure. A hole is made in the insulating layer 8 on the first electrode 101a and the second electrode 105b with a laser drilling device. In the capacitor element 11, the hole for the via hole 107 has a larger hole diameter and a deeper depth than the hole for the via hole 107b. Therefore, the hole is not filled by plating simultaneously with the via hole 107b. Therefore, the via hole 107 is formed by filling the hole for the via hole 107 with a copper paste or a silver paste. Next, the surface of the via hole 107 and the insulating layer 108 and the hole on the second electrode 105b are plated with copper or a noble metal such as silver, gold, platinum, and the hole is filled to form the via hole 107b. The via holes 107 and 107 b are connected to the wiring pattern 106.

ここで、キャパシタ素子１１では、その誘電体層１０３を第１の拡散防止層１０２と第２の拡散防止層１０４で挟んで形成し、誘電体層１０３が直接第１の電極１０１ａおよび第２の電極１０５ｂの金属層と接触しない構造にする。そのため、熱可塑性樹脂のような高温の加熱処理で積層する絶縁層を有する配線基板にキャパシタ素子１１を埋め込むことができる。すなわち、その配線基板を高温の加熱処理により積層する際に、第１の電極１０１ａおよび第２の電極１０５ｂの金属が誘電体層１０３中に拡散せず、良好な誘電体層１０３の特性が得られる効果がある。また、第２の電極１０５ｂは、第２の拡散防止層１０４の上に巻き取り式スパッタリング装置４０により連続成膜で形成する。そのため、第２の拡散防止層１０４に対する高い密着力を得ることができる効果がある。更に、第２の電極１０５ｂは、その上に更に、厚い銅めっき層を形成し、第２の電極１０５ｂ上の絶縁層１０８にレーザ穴あけによりビアホール１０７ｂ用の穴を形成する際に、第２の電極１０５ｂがレーザ光で破られることが無いようにする。これにより、キャパシタ素子１１を絶縁層１０８埋め込んだ配線基板で、第２の電極１０６ｂの上に接続信頼性に優れたビアホール１０７ｂを形成できる効果がある。 Here, in the capacitor element 11, the dielectric layer 103 is formed by sandwiching the first diffusion prevention layer 102 and the second diffusion prevention layer 104, and the dielectric layer 103 directly forms the first electrode 101 a and the second diffusion layer 104. The structure is such that it does not come into contact with the metal layer of the electrode 105b. Therefore, the capacitor element 11 can be embedded in a wiring board having an insulating layer that is laminated by a high-temperature heat treatment such as a thermoplastic resin. That is, when the wiring board is laminated by high-temperature heat treatment, the metal of the first electrode 101a and the second electrode 105b does not diffuse into the dielectric layer 103, and favorable characteristics of the dielectric layer 103 are obtained. There is an effect. Further, the second electrode 105 b is formed by continuous film formation on the second diffusion prevention layer 104 by the take-up type sputtering apparatus 40. Therefore, there is an effect that high adhesion to the second diffusion prevention layer 104 can be obtained. Further, the second electrode 105b is formed with a thick copper plating layer thereon, and when the hole for the via hole 107b is formed in the insulating layer 108 on the second electrode 105b by laser drilling, The electrode 105b is prevented from being broken by the laser beam. Accordingly, there is an effect that the via hole 107b having excellent connection reliability can be formed on the second electrode 106b with the wiring board in which the capacitor element 11 is embedded in the insulating layer 108.

以下の実施例により本発明を詳細に説明する。
図２（ａ）〜（ｉ）は本発明の配線基板における工程の一部を断面で示した模式図である。まず、図４に模式図を示す巻き取り式スパッタリング装置４０を用いて厚さ３５μｍの銅箔２０１上に拡散防止層２０２として窒化チタン、誘電体層２０３として酸化ニオブを成膜した。この巻き取り式スパッタリング装置４０は、巻き取りロール４０１、４０２と、第１のスパッタリング成膜部４０４、第２のスパッタリング成膜部４０５、第３のスパッタリング成膜部４０６、第４のスパッタリング成膜部４０７と、冷却ロール４０８から成る。上記、巻き取り式スパッタリング装置４０の第１のスパッタリング成膜部４０４および第２のスパッタリング成膜部４０５には窒化チタンターゲット（ＴｉＮ）をまた第３のスパッタリング成膜部４０６および第４のスパッタリング成膜部４０７には酸化ニオブターゲット（Ｎｂ２Ｏ５）材料を取り付けた。また、第１から第４のスパッタリング成膜部４０４〜４０７は、それぞれデュアルカソード方式で交互にカソードを切り替えることで成膜とクリーニングを同時に実施可能な構造にした。このときの成膜方法としてはＤＣ（ＤｉｒｅｃｔＣｕｒｒｅｎｔ直流）スパッタリングにて成膜した。このときの投入電力はいずれの場合も３ｋＷ／ｃｍ²とした。まず、図２（ｂ）に示すように、銅箔２０１を基材とする誘電体シート４０３を巻きだし方向（Ｒ）に巻き取りロール４０２で巻き取りながら、第１と第２のスパッタリング成膜部４０４と４０５を用いて、銅箔２０１上に窒化チタンを成膜し、拡散防止層２０２とした。次に、第３と第４のスパッタリング成膜部４０６と４０７を用いて、その上に酸化ニオブを成膜し、誘電体層２０３とした。拡散防止層２０２を形成するための導入ガスはアルゴン(Ａｒ)と窒素ガスを２：１の割合で使用した。誘電体層２０３を形成するための導入ガスはアルゴンと酸素ガスを５０：３の割合で使用した。また、成膜中の膜厚制御には水晶振動子モニターを用いた。 The following examples illustrate the invention in detail.
2A to 2I are schematic views showing in cross section a part of the steps in the wiring board of the present invention. First, titanium nitride as a diffusion prevention layer 202 and niobium oxide as a dielectric layer 203 were formed on a copper foil 201 having a thickness of 35 μm using a winding type sputtering apparatus 40 whose schematic diagram is shown in FIG. The take-up type sputtering apparatus 40 includes take-up rolls 401 and 402, a first sputtering film forming unit 404, a second sputtering film forming unit 405, a third sputtering film forming unit 406, and a fourth sputtering film forming. It consists of a part 407 and a cooling roll 408. In the first sputtering film forming unit 404 and the second sputtering film forming unit 405 of the winding type sputtering apparatus 40, a titanium nitride target (TiN) is used, and the third sputtering film forming unit 406 and the fourth sputtering film forming unit 405 are used. A niobium oxide target (Nb 2 O 5) material was attached to the film portion 407. In addition, the first to fourth sputtering film forming units 404 to 407 each have a structure in which film formation and cleaning can be performed simultaneously by alternately switching the cathodes by a dual cathode method. As a film formation method at this time, the film was formed by DC (Direct Current DC) sputtering. The input power at this time was 3 kW / cm ^{2 in} all cases. First, as shown in FIG. 2B, the first and second sputtering films are formed while the dielectric sheet 403 having the copper foil 201 as a base material is wound by the winding roll 402 in the winding direction (R). Using portions 404 and 405, titanium nitride was deposited on the copper foil 201 to form the diffusion preventing layer 202. Next, using the third and fourth sputtering film forming portions 406 and 407, niobium oxide was formed thereon to form the dielectric layer 203. Argon (Ar) and nitrogen gas were used at a ratio of 2: 1 as an introduction gas for forming the diffusion prevention layer 202. Argon and oxygen gas were used at a ratio of 50: 3 as an introduction gas for forming the dielectric layer 203. A crystal resonator monitor was used for film thickness control during film formation.

上記で得られた誘電体シート４０３の膜厚は拡散防止層２０２が２００ｎｍ、誘電体層２０３が４００ｎｍであった。これらの薄膜は、ピンホール無い良好な品質で形成できた。この誘電体シート４０３に５００℃で２時間の熱処理を施し、誘電体を結晶化させた。ここで、銅箔上に拡散防止層２０２を介して誘電体層２０３が形成されているため、この結晶化に伴う高温熱処理によって銅が高誘電率材料中に拡散することが防止される。 The thickness of the dielectric sheet 403 obtained above was 200 nm for the diffusion prevention layer 202 and 400 nm for the dielectric layer 203. These thin films could be formed with good quality without pinholes. The dielectric sheet 403 was heat treated at 500 ° C. for 2 hours to crystallize the dielectric. Here, since the dielectric layer 203 is formed on the copper foil via the diffusion prevention layer 202, copper is prevented from diffusing into the high dielectric constant material by the high temperature heat treatment accompanying this crystallization.

次に、図２（ｃ）のように、この誘電体シート４０３上にドライフィルムレジスト（商品名：ＲＹ３３１５日立化成製）をロールラミネーターにて熱圧着して貼り付けフィルムマスクを用いた露光、現像によりエッチングレジストパターン２０４を得た。 Next, as shown in FIG. 2C, a dry film resist (trade name: RY3315, manufactured by Hitachi Chemical Co., Ltd.) is thermocompression-bonded on the dielectric sheet 403 with a roll laminator, and exposure and development using a film mask are performed. Thus, an etching resist pattern 204 was obtained.

次に、図２（ｄ）のように、この誘電体シート４０３を、中心粒径が６．７μｍの砥粒（例えば、アルミナ＃２０００）を用いたてエアー圧０．２５ＭＰａでノズルから水と一緒に吐出させるウェットブラストにより処理し、エッチングレジストパターン２０４をマスクとして、銅箔２０１が露出する程度まで誘電体層２０３と拡散防止層２０２の荒削り加工を行い、誘電体パターン２０５を形成した。 Next, as shown in FIG. 2 (d), the dielectric sheet 403 is made from a nozzle with water at a hot air pressure of 0.25 MPa using abrasive grains (for example, alumina # 2000) having a center particle diameter of 6.7 μm. The dielectric pattern 205 was formed by roughing the dielectric layer 203 and the diffusion prevention layer 202 until the copper foil 201 was exposed using the etching resist pattern 204 as a mask.

次に図２（ｅ）のように、この誘電体シート４０３上に、銅ペースト（商品名：ＮＦ２０００タツタシステムエレクトロニクス製）を１００メッシュ、線径５０μｍのステンレスメッシュ版を用いてスクリーン印刷することで、誘電体パターン２０５と銅箔（２０１）をまたぐ第２の電極２０６を厚さ１０μｍから５０μｍに形成した。この第２の電極
２０６の銅ペーストを９０℃で３０分間乾燥させた後、さらに１５０℃で３０分間の硬化処理を行った。このように、第２の電極２０６を形成する際には、１５０℃以下の温度で処理し、それ以上の高温の熱処理は施さないため、誘電体層２０３中への第２の電極２０６の銅の拡散が少ないという効果がある。 Next, as shown in FIG. 2 (e), on this dielectric sheet 403, copper paste (trade name: manufactured by NF2000 Tatsuta System Electronics Co., Ltd.) is screen-printed using a stainless mesh plate having a 100 mesh and a wire diameter of 50 μm. The second electrode 206 straddling the dielectric pattern 205 and the copper foil (201) was formed to a thickness of 10 μm to 50 μm. The copper paste of the second electrode 206 was dried at 90 ° C. for 30 minutes, and further cured at 150 ° C. for 30 minutes. As described above, when the second electrode 206 is formed, it is processed at a temperature of 150 ° C. or lower and is not subjected to a heat treatment at a temperature higher than that, so that the copper of the second electrode 206 in the dielectric layer 203 is formed. There is an effect that there is little diffusion.

次に、図２（ｆ）のように、この誘電体シート４０３を、その銅箔２０１の面を外側にして、プリプレグ（商品名ＧＥＡ−６７Ｎ日立化成製）と積層途中工程における配線基板を積層し、真空プレス機にて貼り合わせることで、誘電体シート４０３に積層途中配線基板２０７を貼り合わせた基板を形成した。 Next, as shown in FIG. 2 (f), the dielectric sheet 403 is laminated with the prepreg (trade name GEA-67N manufactured by Hitachi Chemical Co., Ltd.) and the wiring board in the middle of the lamination process with the copper foil 201 facing outside. And the board | substrate which bonded the wiring board 207 in the middle of a lamination | stacking to the dielectric material sheet 403 was formed by bonding together with a vacuum press machine.

次に、図２（ｇ）のように、この基板の銅箔２０１の面にドライフィルムレジスト（商品名：ＲＹ３３１５日立化成製）をロールラミネーターにて熱圧着して貼り付け、フィルムマスクを用いた露光、現像によりエッチングレジストパターン２０８を形成した。次に、図２（ｈ）のように、その銅箔２０１を塩化第２鉄でエッチングし、個々のキャパシタ素子２０の第１の電極２０９と第２の電極用ランド２０１ａを形成した。すなわち、個々のキャパシタ素子２０の第１の電極２０９上に第２の電極用ランド２０１ａを形成し、誘電体パターン２０５の上に第２の電極２０６と接続する部分を除く領域に第１の電極２０９を形成した。 Next, as shown in FIG. 2 (g), a dry film resist (trade name: RY3315, manufactured by Hitachi Chemical Co., Ltd.) was attached to the surface of the copper foil 201 of the substrate by thermocompression bonding using a roll laminator, and a film mask was used. An etching resist pattern 208 was formed by exposure and development. Next, as shown in FIG. 2 (h), the copper foil 201 was etched with ferric chloride to form the first electrode 209 and the second electrode land 201a of each capacitor element 20. That is, the second electrode land 201 a is formed on the first electrode 209 of each capacitor element 20, and the first electrode is formed on the dielectric pattern 205 except for the portion connected to the second electrode 206. 209 was formed.

次に、図２（ｉ）のように、この基板のキャパシタ素子２０を形成した面側に、プリプレグ（商品名：ＧＥＡ−６７Ｎ日立化成製）を真空プレス機にて貼り合わせることで、絶縁層２１０を形成した。次に、炭酸ガスレーザあるいはＹＡＧレーザの穴あけ装置で、第１の電極２０９および第２の電極用ランド２０１ａの位置の絶縁層２１０にビアホール２１２用の穴を形成した。また、基板を貫通するドリル孔加工によりスルホール用貫通孔を形成した。次に、過マンガン酸や重クロム酸カリなどの強酸化剤を用いたデスミア処理、あるいは酸処理により、ビアホール２１２用の穴およびスルホール用貫通孔の樹脂残渣を除去した。次に、その穴とスルホール用貫通孔の壁面および絶縁層２１０の表面に銅めっき層を形成した。次に、その銅めっき層をエッチングすることにより銅めっき層で充填されたビアホール２１２と、孔壁面に銅めっき層が形成されたスルホールと、それらと接続する配線パターンを形成した。次に、その配線パターンと絶縁層２１０の上にソルダーレジスト２１１を形成した。次に、配線パターンの端子部へ、ニッケル−金めっき仕上げ処理を施し配線基板を製造した。 Next, as shown in FIG. 2 (i), a prepreg (trade name: GEA-67N manufactured by Hitachi Chemical Co., Ltd.) is bonded to the surface of the substrate on which the capacitor element 20 is formed by using a vacuum press machine. 210 was formed. Next, a hole for a via hole 212 was formed in the insulating layer 210 at the position of the first electrode 209 and the second electrode land 201a by a carbon dioxide laser or YAG laser drilling device. Also, through-holes for through holes were formed by drilling holes that penetrate the substrate. Next, resin residues in the holes for the via holes 212 and the through holes for the through holes were removed by desmear treatment using a strong oxidizing agent such as permanganic acid or potassium dichromate or acid treatment. Next, a copper plating layer was formed on the hole, the wall surface of the through hole for the through hole, and the surface of the insulating layer 210. Next, by etching the copper plating layer, a via hole 212 filled with the copper plating layer, a through hole in which the copper plating layer was formed on the hole wall surface, and a wiring pattern connected to them were formed. Next, a solder resist 211 was formed on the wiring pattern and the insulating layer 210. Next, the terminal part of the wiring pattern was subjected to a nickel-gold plating finishing process to manufacture a wiring board.

ここで、ビアホール２１２用穴や、スルーホール用貫通孔を加工する際に、それらは、拡散防止層２０２及び誘電体層１０３を貫かないように形成する。そのため、ビアホール２１２用穴およびスルーホール用貫通孔の樹脂残渣を除去する為に実施される強酸化剤による処理および酸処理等の薬液処理で拡散防止層及び誘電体層１０３がダメージを受けることは無い。
表１に、このような製造方法で得られた配線基板のキャパシタ素子の容量値とその標準偏差の評価結果を示す。約０．８ｎＦ／ｍｍ²の容量のキャパシタが配線基板に内蔵できた。 Here, when processing the hole for the via hole 212 or the through hole for the through hole, they are formed so as not to penetrate the diffusion prevention layer 202 and the dielectric layer 103. Therefore, the diffusion prevention layer and the dielectric layer 103 are damaged by a chemical treatment such as a treatment with a strong oxidizing agent and an acid treatment performed to remove resin residues in the via hole 212 and the through hole for the through hole. No.
Table 1 shows the evaluation results of the capacitance value and the standard deviation of the capacitor element of the wiring board obtained by such a manufacturing method. A capacitor having a capacity of about 0.8 nF / mm ² could be built in the wiring board.

本実施例のキャパシタ素子２０の誘電体層２０３は、デュアルカソード方式のマグネトロンスパッタにより形成するため、酸素ガスを導入した反応性スパッタ中におけるターゲット表面の酸化に伴う成膜レートの低下、膜中の酸素欠陥濃度の増大を抑制できる効果がある。また、銅箔２０１上に拡散防止層２０２と誘電体層２０３を連続成膜した誘電体シート４０３を用いてキャパシタ素子２０を形成するため、銅箔２０１と誘電体層２０３と拡散防止層２０２の密着性を良くできる効果がある。 Since the dielectric layer 203 of the capacitor element 20 of the present embodiment is formed by dual cathode type magnetron sputtering, the film formation rate decreases due to oxidation of the target surface during the reactive sputtering in which oxygen gas is introduced. There is an effect that an increase in oxygen defect concentration can be suppressed. Further, since the capacitor element 20 is formed using the dielectric sheet 403 in which the diffusion prevention layer 202 and the dielectric layer 203 are continuously formed on the copper foil 201, the copper foil 201, the dielectric layer 203, and the diffusion prevention layer 202 are formed. There is an effect of improving the adhesion.

図３（ａ）〜（ｇ）は本発明の配線基板における工程の一部を断面で示した模式図である。まず、図４に示す様な巻き取り式スパッタリング装置４０を用いて厚み３５μmの銅箔３０１上に第１の拡散防止層３０２として窒化チタン、誘電体層３０３として酸化ニオブ、第２の拡散防止層３０４として窒化チタン、第２の電極用導体層３０５として銅を成膜した。上記、巻き取り式スパッタリング装置４０の第１のスパッタリング成膜部４０４には窒化チタンターゲット（ＴｉＮ）を、また第２のスパッタリング成膜部４０５には酸化ニオブターゲット（Ｎｂ２Ｏ５）を、また第３のスパッタリング成膜部４０６には窒化チタンターゲットを、また第４のスパッタリング成膜部４０７には銅ターゲット（Ｃｕ）材料を取り付けた。また、第１から第４のスパッタリング成膜部４０４〜４０７は、それぞれデュアルカソード方式で交互にカソードを切り替えることで成膜とクリーニングを同時に実施可能な構造とした。このときの成膜方法としてはＤＣ（ＤｉｒｅｃｔＣｕｒｒｅｎｔ直流）スパッタリングにて成膜した。このときの投入電力はいずれの場合も３ｋＷ／ｃｍ²とした。まず、誘電体シート４０３を巻きだし方向（Ｒ）に巻き取りロール４０２で巻き取りながら、第１のスパッタリング成膜部４０４を用いて、窒化チタンを銅箔３０１上に成膜し、第１の拡散防止層３０２とした。次に誘電体シート４０３を巻きだし方向（Ｓ）に巻き取りロール４０１で巻き取りながら、第２のスパッタリング成膜部４０５を用いて酸化ニオブを成膜し、誘電体層３０３とした。続いて巻き取り方向を（Ｒ）に切り替え、第３のスパッタリング成膜部４０６にて窒化チタンを成膜し、第２の拡散防止層とした。次に、巻き取り方向を（Ｓ）に切り替え、第４のスパッタリング成膜部４０７にて銅を成膜し、第２の電極用導体層３０５とした。成膜時の導入ガスは第１および第２の拡散防止層３０２と３０４はアルゴン(Ａｒ)と窒素ガスを２：１の割合で使用し、誘電体層３０３はＡｒと酸素ガスを５０：３の割合で使用し、第２の電極用導体層３０５の銅の層はＡｒガス単体を使用した。また、成膜中の膜厚制御には水晶振動子モニターを用いた。 FIGS. 3A to 3G are schematic views showing a part of the process in the wiring board of the present invention in cross section. First, using a winding type sputtering apparatus 40 as shown in FIG. 4, titanium nitride is used as the first diffusion preventing layer 302, niobium oxide as the dielectric layer 303, and the second diffusion preventing layer on the 35 μm thick copper foil 301. Titanium nitride was formed as 304 and copper was formed as the second electrode conductor layer 305. The titanium sputtering target (TiN) is used for the first sputtering film forming unit 404, the niobium oxide target (Nb 2 O 5) is used for the second sputtering film forming unit 405, and the third sputtering film forming unit 40 is used. A titanium nitride target was attached to the sputtering deposition unit 406, and a copper target (Cu) material was attached to the fourth sputtering deposition unit 407. The first to fourth sputtering film forming units 404 to 407 each have a structure in which film formation and cleaning can be performed simultaneously by alternately switching the cathodes in a dual cathode method. As a film formation method at this time, the film was formed by DC (Direct Current DC) sputtering. The input power at this time was 3 kW / cm ^{2 in} all cases. First, while winding the dielectric sheet 403 in the winding direction (R) with the winding roll 402, titanium nitride is formed on the copper foil 301 using the first sputtering film forming unit 404, and the first A diffusion preventing layer 302 was obtained. Next, while winding the dielectric sheet 403 in the winding direction (S) with the winding roll 401, niobium oxide was formed using the second sputtering film forming unit 405 to form the dielectric layer 303. Subsequently, the winding direction was switched to (R), and titanium nitride was deposited in the third sputtering deposition unit 406 to form a second diffusion prevention layer. Next, the winding direction was switched to (S), and copper was deposited in the fourth sputtering deposition unit 407 to form a second electrode conductor layer 305. The first and second diffusion prevention layers 302 and 304 used argon (Ar) and nitrogen gas in a ratio of 2: 1 as the introduction gas during film formation, and the dielectric layer 303 used Ar and oxygen gas at 50: 3. The copper layer of the second electrode conductor layer 305 was Ar gas alone. A crystal resonator monitor was used for film thickness control during film formation.

上記で得られた誘電体シート４０３は、図３（ｂ）のように、３５μｍの厚さの銅箔３０１を基材とするが、それに形成した第１および第２の拡散防止層３０２と３０４の膜厚が２００ｎｍ、誘電体層３０３の膜厚が４００ｎｍ、第２の電極用導体層３０５の銅の層の膜厚が５００ｎｍであった。この誘電体シート４０３に５００℃で２時間の熱処理を施し誘電体を結晶化させた。 As shown in FIG. 3B, the dielectric sheet 403 obtained above is based on a copper foil 301 having a thickness of 35 μm, and the first and second diffusion prevention layers 302 and 304 formed thereon are used. The film thickness of the dielectric layer 303 was 400 nm, and the thickness of the copper layer of the second electrode conductor layer 305 was 500 nm. The dielectric sheet 403 was heat-treated at 500 ° C. for 2 hours to crystallize the dielectric.

このようにして得られた誘電体シート４０３に、積層途中工程における配線基板を、プリプレグ（商品名ＧＥＡ−６７Ｎ日立化成製）を用いて真空プレス機にて貼り合わせることで誘電体シート４０３の片面に積層途中配線基板３０７を貼り合わせた。その後、図３（ｃ）のように、第２の電極用導体層３０５の銅の層上に電解銅めっきにて合計膜厚２０μｍとなる様にめっき被膜を形成することで第２の電極用導体層３０５の銅の層の厚さを増した。その後、ドライフィルムレジスト（商品名：ＲＹ３３１５日立化成製）をロールラミネーターにて熱圧着して貼り付けフィルムマスクを用いた露光、現像によりエッチングレジストパターン３０６を得た。 One side of the dielectric sheet 403 is bonded to the dielectric sheet 403 obtained in this manner with a vacuum press using a prepreg (trade name GEA-67N manufactured by Hitachi Chemical Co., Ltd.) using a prepreg (trade name GEA-67N manufactured by Hitachi Chemical Co., Ltd.). A wiring substrate 307 was laminated to the middle of the lamination. Thereafter, as shown in FIG. 3C, a plating film is formed on the copper layer of the second electrode conductor layer 305 by electrolytic copper plating so that the total film thickness becomes 20 μm. The thickness of the copper layer of the conductor layer 305 was increased. Thereafter, a dry film resist (trade name: RY3315, manufactured by Hitachi Chemical Co., Ltd.) was subjected to thermocompression bonding with a roll laminator, and an etching resist pattern 306 was obtained by exposure and development using an attached film mask.

次に、エッチングレジストパターン３０６をマスクとして、誘電体シート４０３の第２の電極用導体層３０５をエッチングすることで、図３（ｄ）のように、第２の電極３０５ａを形成した。次に、中心粒径が６．７μｍの砥粒（例えば、アルミナ＃２０００）を用いたてエアー圧０．２５ＭＰａでノズルから水と一緒に吐出させるウェットブラストにより、その第２の電極３０５ａをマスクとして、誘電体シート４０３の銅箔３０１が露出する程度まで第２の拡散防止層３０２と誘電体層３０３と拡散防止層３０４の荒削り加工を行い、第２の電極３０５ａの下に誘電体パターン３１０を形成した。 Next, using the etching resist pattern 306 as a mask, the second electrode conductor layer 305 of the dielectric sheet 403 was etched to form the second electrode 305a as shown in FIG. Next, the second electrode 305a is masked by wet blast using abrasive grains (for example, alumina # 2000) having a center particle diameter of 6.7 μm and discharging the nozzle together with water at a fresh air pressure of 0.25 MPa. The second diffusion barrier layer 302, the dielectric layer 303, and the diffusion barrier layer 304 are roughened to the extent that the copper foil 301 of the dielectric sheet 403 is exposed, and the dielectric pattern 310 is formed under the second electrode 305a. Formed.

この誘電体シート４０３の誘電体パターン３１０を形成した側の面にドライフィルムレジスト（商品名：ＲＹ３２３７日立化成製）を真空ラミネーターにて熱圧着して貼り付
け、次に、フィルムマスクを用いた露光、現像することにより、図３（ｅ）のようにエッチングレジストパターン３０８を形成した。このエッチングレジストパターン３０８をマスクとして、塩化第２鉄液で銅箔３０１をエッチングし、図３（ｆ）のように、キャパシタ素子３０を銅箔３０１から分離した個々の第１の電極３０９上に形成した。すなわち、キャパシタ素子３０を、第１の電極３０９の上に、誘電体パターン３１０とその上の第２の電極３０５ａとで形成した。 A dry film resist (trade name: RY3237, manufactured by Hitachi Chemical Co., Ltd.) is attached to the surface of the dielectric sheet 403 on which the dielectric pattern 310 is formed by thermocompression bonding using a vacuum laminator, and then exposed using a film mask. By developing, an etching resist pattern 308 was formed as shown in FIG. Using this etching resist pattern 308 as a mask, the copper foil 301 is etched with a ferric chloride solution, and the capacitor elements 30 are separated on the individual first electrodes 309 separated from the copper foil 301 as shown in FIG. Formed. That is, the capacitor element 30 was formed on the first electrode 309 with the dielectric pattern 310 and the second electrode 305a thereon.

この誘電体シート４０３のキャパシタ素子３０を形成した側の面に、図３（ｇ）のように、プリプレグ（商品名：ＧＥＡ−６７Ｎ日立化成製）を真空プレス機にて貼り合わせて絶縁層３１１を形成した。次に、キャパシタ素子３０の第１の電極３０９と第２の電極３０５ａの上の絶縁層３１１に、炭酸ガスレーザあるいはＹＡＧレーザによる穴あけ加工し、第１の電極３０９の上にビアホール３１２用の穴を形成し、第２の電極３０５ａの上にビアホール３１２ｂ用の穴を形成した。キャパシタ素子３０では、ビアホール３１２用の穴は、ビアホール３１２ｂ用の穴より穴径が大きく穴の深さが深いため、ビアホール３１２ｂと同時のめっきによっては穴が充填されない。そのため、ビアホール３１２用の穴に銅ペーストを充填してビアホール３１２を形成する。次に、ビアホール３１２と絶縁層３１１の表面と第２の電極３０５ａ上のビアホール３１２ｂ用穴に銅めっきし穴を充填しビアホール３１２ｂを形成し、そのビアホール３１２、３１２ｂを配線パターン３１３に接続した。次に、ソルダーレジストを形成し、端子部へのニッケル−金めっき仕上げを施し配線基板を製造した。
表１に、このような製造方法で得られた配線基板のキャパシタ素子の容量値とその標準偏差の評価結果を示す。約０．８ｎＦ／ｍｍ²の容量のキャパシタが配線基板に内蔵できた。 A prepreg (trade name: GEA-67N manufactured by Hitachi Chemical Co., Ltd.) is bonded to the surface of the dielectric sheet 403 on which the capacitor element 30 is formed, as shown in FIG. Formed. Next, the insulating layer 311 on the first electrode 309 and the second electrode 305a of the capacitor element 30 is drilled with a carbon dioxide gas laser or a YAG laser, and a hole for the via hole 312 is formed on the first electrode 309. Then, a hole for the via hole 312b was formed over the second electrode 305a. In the capacitor element 30, the hole for the via hole 312 has a larger hole diameter and a deeper depth than the hole for the via hole 312 b, so that the hole is not filled by plating simultaneously with the via hole 312 b. Therefore, the via hole 312 is formed by filling the hole for the via hole 312 with copper paste. Next, the surface of the via hole 312 and the insulating layer 311 and the hole for the via hole 312b on the second electrode 305a were plated with copper to fill the hole to form the via hole 312b, and the via holes 312 and 312b were connected to the wiring pattern 313. Next, a solder resist was formed, and a nickel-gold plating finish was applied to the terminal portion to manufacture a wiring board.
Table 1 shows the evaluation results of the capacitance value and the standard deviation of the capacitor element of the wiring board obtained by such a manufacturing method. A capacitor having a capacity of about 0.8 nF / mm ² could be built in the wiring board.

表１に示す様に、実施例１および実施例２の配線基板は０．８ｎＦ／ｍｍ²の高容量密度のキャパシタ素子を、標準偏差が０．０３ｎＦ／ｍｍ²で精度良く作り込む事ができる効果があった。

As shown in Table 1, the wiring substrate of Example 1 and Example 2 the capacitor element having a high capacity density 0.8nF / mm ^2, standard deviation can be fabricated accurately with 0.03nF / mm ² There was an effect.

本実施例によるキャパシタ素子３０の製造方法は、銅箔３０１上に第２の電極用導体層３０５を含む４層を連続成膜した誘電体シート４０３により製造するため、各層間の密着強度を強くでき層間剥離を防止できる効果がある。さらに第２の電極用導体層３０５は、更にその上に銅めっきを加えることで厚くした。そして、その誘電体シート４０５を、第２の電極用導体層３０５を外側にして配線基板に積層した後に、フォトリソ工程で第２の電極用導体層３０５をエッチングして第２の電極３０５ａを形成する。その第２の電極３０５ａのパターンを利用して、ウェットブラスト法などの方法により第１の拡散防止層３０２と誘電体層３０３と第２の拡散防止層３０４から成る誘電体パターン３１０を形成することで、第２の電極３０５ａを形成するフォトリソ工程だけで、誘電体パターン３１０用のフォトリソ工程が省略できる。そのため、キャパシタ素子１１の製造コストを低減できる効果がある。また、誘電体シート４０３を配線基板に貼り合わせた後に、第２の電極３０５ａをパターニングしてキャパシタ素子３０を形成するため、形成されたキャパシタ素子３０を配線基板に転写するハンドリングによりキャパシタ素子３０を傷つける不良の発生が無く、キャパシタ素子３０を内蔵した配線基板の製造歩留まりを向上させることができる効果がある。 The manufacturing method of the capacitor element 30 according to the present embodiment is manufactured by using the dielectric sheet 403 in which four layers including the second electrode conductor layer 305 are continuously formed on the copper foil 301. Therefore, the adhesion strength between the layers is increased. And delamination can be prevented. Further, the second electrode conductor layer 305 was further thickened by adding copper plating thereon. Then, after the dielectric sheet 405 is laminated on the wiring substrate with the second electrode conductor layer 305 facing outside, the second electrode conductor layer 305 is etched by a photolithography process to form the second electrode 305a. To do. Using the pattern of the second electrode 305a, a dielectric pattern 310 composed of the first diffusion prevention layer 302, the dielectric layer 303, and the second diffusion prevention layer 304 is formed by a method such as a wet blast method. Thus, the photolithography process for the dielectric pattern 310 can be omitted only by the photolithography process for forming the second electrode 305a. Therefore, the manufacturing cost of the capacitor element 11 can be reduced. In addition, after the dielectric sheet 403 is bonded to the wiring board, the second electrode 305a is patterned to form the capacitor element 30, so that the capacitor element 30 is handled by transferring the formed capacitor element 30 to the wiring board. There is no generation of a defect to be damaged, and there is an effect that it is possible to improve the manufacturing yield of the wiring board incorporating the capacitor element 30.

本発明のキャパシタ素子を内蔵した配線基板の２種類の実施形態を示す断面図である。It is sectional drawing which shows two types of embodiment of the wiring board which incorporated the capacitor element of this invention. 本発明の図１（ａ）の配線基板の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the wiring board of Fig.1 (a) of this invention. 本発明の図１（ｂ）の配線基板の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the wiring board of FIG.1 (b) of this invention. 本発明の誘電体シートの製造に用いる巻き取り式スパッタリング装置の断面模式図である。It is a cross-sectional schematic diagram of the winding type sputtering apparatus used for manufacture of the dielectric material sheet of this invention.

符号の説明Explanation of symbols

１０，１１，２０，３０・・・キャパシタ素子
４０・・・巻き取り式スパッタリング装置
１００・・・積層途中配線基板
１０１ａ・・・第１の電極
１０１ｂ・・・第２の電極用ランド
１０２・・・拡散防止層、第１の拡散防止層
１０３・・・誘電体層
１０４・・・第２の拡散防止層
１０５、１０５ｂ・・・第２の電極
１０６・・・配線パターン
１０７、１０７ｂ・・・ビアホール
１０８・・・絶縁層
２０１・・・銅箔
２０１ａ・・・第２の電極用ランド
２０２・・・拡散防止層
２０３・・・誘電体層
２０４、２０８・・・エッチングレジストパターン
２０５・・・誘電体パターン
２０６・・・第２の電極
２０７・・・積層途中配線基板
２０９・・・第１の電極
２１０・・・絶縁層
２１１・・・ソルダーレジスト
２１２・・・ビアホール
３０１・・・銅箔
３０２・・・第１の拡散防止層
３０３・・・誘電体層
３０４・・・第２の拡散防止層
３０５・・・第２の電極用導体層
３０５ａ・・・第２の電極
３０６，３０８・・・エッチングレジストパターン
３０７・・・積層途中配線基板
３０９・・・第１の電極
３１０・・・誘電体パターン
３１１・・・絶縁層
３１２、３１２ｂ・・・ビアホール
３１３・・・配線パターン
４０１、４０２・・・巻き取りロール
４０３・・・誘電体シート
４０４・・・第１のスパッタリング成膜部（ターゲット）
４０５・・・第２のスパッタリング成膜部（ターゲット）
４０６・・・第３のスパッタリング成膜部（ターゲット）
４０７・・・第４のスパッタリング成膜部（ターゲット）
４０８・・・冷却ロール 10, 11, 20, 30... Capacitor element 40... Winding type sputtering apparatus 100... Stacking wiring substrate 101 a... First electrode 101 b. Diffusion prevention layer, first diffusion prevention layer 103 ... dielectric layer 104 ... second diffusion prevention layer 105, 105b ... second electrode 106 ... wiring pattern 107, 107b ... Via hole 108 ... insulating layer 201 ... copper foil 201a ... second electrode land 202 ... diffusion prevention layer 203 ... dielectric layer 204, 208 ... etching resist pattern 205 ... Dielectric pattern 206... Second electrode 207... Laminated substrate 209 .. first electrode 210... Insulating layer 211. .... Copper foil 302 ... first diffusion prevention layer 303 ... dielectric layer 304 ... second diffusion prevention layer 305 ... second electrode conductor layer 305a ... second electrode 306, 308... Etching resist pattern 307... Laminated wiring substrate 309... First electrode 310... Dielectric pattern 311 .. Insulating layers 312, 312 b. Pattern 401, 402 ... Winding roll 403 ... Dielectric sheet 404 ... First sputtering film forming part (target)
405: Second sputtering film forming part (target)
406... Third sputtering film forming unit (target)
407: Fourth sputtering film forming unit (target)
408 ... cooling roll

Claims

絶縁層と銅配線層からなる多層配線基板であって、少なくとも１つ以上のキャパシタ素子を内蔵した配線基板であり、前記キャパシタ素子は、第１の電極となる銅箔上に拡散防止層と誘電体層を連続成膜により形成した誘電体シートの上に第２の電極を形成し第１の電極／拡散防止層／誘電体層／第２の電極の４層構成を有する誘電体シートを、積層途中配線基板に積層した後に前記銅箔がエッチングされることで前記キャパシタ素子が前記積層途中配線基板上で分離され、前記キャパシタ素子の上に絶縁層を形成し、前記キャパシタ素子の電極の上に形成されたビアホールを介して配線パターンと接続したことを特徴とする配線基板。 A multilayer wiring board comprising an insulating layer and a copper wiring layer, wherein the wiring board includes at least one or more capacitor elements, and the capacitor elements are formed on a copper foil serving as a first electrode on a diffusion prevention layer and a dielectric layer. A dielectric sheet having a four-layer configuration of a first electrode / diffusion prevention layer / dielectric layer / second electrode formed on a dielectric sheet formed by continuous film formation of a body layer, The copper foil is etched after being laminated on the wiring substrate in the middle of lamination so that the capacitor element is separated on the wiring substrate in the middle of the lamination, an insulating layer is formed on the capacitor element, and an electrode on the electrode of the capacitor element is formed. A wiring board connected to a wiring pattern through a via hole formed in the board.

絶縁層と銅配線層からなる多層配線基板であって、少なくとも１つ以上のキャパシタ素子を内蔵した配線基板であり、前記キャパシタ素子は、第１の電極となる銅箔上に第１の拡散防止層と誘電体層と第２の拡散防止層を連続成膜により形成した誘電体シートの上に第２の電極を形成し第１の電極／第１の拡散防止層／誘電体層／第２の拡散防止層／第２の電極の５層構成を有する誘電体シートを、積層途中配線基板に積層した後に前記銅箔がエッチングされることで前記キャパシタ素子が前記積層途中配線基板上で分離され、前記キャパシタ素子の上に絶縁層を形成し、前記キャパシタ素子の電極の上に形成されたビアホールを介して配線パターンと接続したことを特徴とする配線基板。 A multilayer wiring board comprising an insulating layer and a copper wiring layer, wherein the capacitor element includes at least one capacitor element, and the capacitor element is a first diffusion preventing layer on a copper foil serving as a first electrode. A second electrode is formed on a dielectric sheet in which a layer, a dielectric layer, and a second diffusion prevention layer are formed by continuous film formation, and the first electrode / first diffusion prevention layer / dielectric layer / second After the dielectric sheet having the five-layer structure of diffusion preventing layer / second electrode is laminated on the wiring substrate in the middle of lamination, the capacitor element is separated on the wiring substrate in the middle of the lamination by etching the copper foil. A wiring board comprising an insulating layer formed on the capacitor element and connected to a wiring pattern through a via hole formed on the electrode of the capacitor element.

前記拡散防止層は窒化チタン、タンタル、窒化タンタル、クロム、窒化クロムから選ばれる材料により構成されていることを特徴とする請求項１又は２に記載の配線基板。 The wiring board according to claim 1, wherein the diffusion prevention layer is made of a material selected from titanium nitride, tantalum, tantalum nitride, chromium, and chromium nitride.

前記誘電体層は酸化ニオブ、酸化タンタル、酸化チタンのいずれかもしくは２種以上を用いて形成されている請求項１又は２に記載の配線基板。 The wiring substrate according to claim 1, wherein the dielectric layer is formed using any one or more of niobium oxide, tantalum oxide, and titanium oxide.

前記第２の電極は銅、銀、あるいは銅ペースト、銀ペーストのいずれかである請求項１又は２に記載の配線基板。 The wiring board according to claim 1, wherein the second electrode is copper, silver, copper paste, or silver paste.

前記ビアホールは導電性ペーストにより電気的に接続された構造を特徴とする請求項１乃至５の何れか一項に記載の配線基板。 The wiring board according to claim 1, wherein the via hole is electrically connected by a conductive paste.

前記ビアホールは貴金属めっきにより電気的に接続された構造を特徴とする請求項１乃至５の何れか一項に記載の配線基板。 6. The wiring board according to claim 1, wherein the via hole is electrically connected by noble metal plating.

前記誘電体シートの、前記銅箔上に連続成膜により形成された前記拡散防止層、前記誘電体層が、デュアルマグネトロンスパッタによる連続成膜であることを特徴とする請求項１乃至７の何れか一項に記載の配線基板。 8. The dielectric sheet according to claim 1, wherein the diffusion prevention layer and the dielectric layer formed by continuous film formation on the copper foil of the dielectric sheet are continuous film formation by dual magnetron sputtering. The wiring board according to claim 1.

１）銅箔に連続成膜により拡散防止層、誘電体層を形成した誘電体シートを製造する工程、
２）前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
３）前記誘電体層上にフォトレジストをラミネートし、露光・現像することによりエッチングレジストパターンを形成する工程、
４）前記エッチングレジストパターンをマスクとして拡散防止層と誘電体層をパターニングする工程、
５）前記拡散防止層と前記銅箔とをまたぐ様に導電性ペーストにて第２の電極を形成した誘電体シートを製造する工程、
６）積層途中配線基板上に、半硬化性絶縁シートを介して前記誘電体シートを前記銅箔を
外側に向けて積層し前記半硬化性絶縁シートを硬化させることで誘電体シート積層基板を製造する工程、
７）前記誘電体シート積層基板の前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第１の電極と第２の電極用ランドを形成する工程、
８）前記第１の電極と前記第２の電極用ランドの上に絶縁層を形成する工程、
９）前記第１の電極と前記第２の電極用ランドの上の前記絶縁層にビアホール用の穴を形成する工程、
１０）前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法。 1) A step of manufacturing a dielectric sheet in which a diffusion prevention layer and a dielectric layer are formed by continuous film formation on a copper foil,
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) Laminating a photoresist on the dielectric layer, exposing and developing to form an etching resist pattern;
4) patterning the diffusion prevention layer and the dielectric layer using the etching resist pattern as a mask;
5) A step of manufacturing a dielectric sheet in which a second electrode is formed with a conductive paste so as to straddle the diffusion preventing layer and the copper foil.
6) The dielectric sheet laminated substrate is manufactured by laminating the dielectric sheet with the copper foil facing outwards on the wiring substrate in the middle of the lamination through the semi-curable insulating sheet and curing the semi-curable insulating sheet. The process of
7) Form a first electrode and a second electrode land by forming a photoresist on the copper foil of the dielectric sheet laminated substrate, exposing and developing, and etching the exposed portion of the copper foil. Process,
8) forming an insulating layer on the first electrode and the second electrode land;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode land;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:

前記銅箔上に連続成膜により前記拡散防止層、前記誘電体層を形成し誘電体シートを製造する工程が、デュアルマグネトロンスパッタにより連続成膜を形成することを特徴とする請求項９記載の配線基板の製造方法。 10. The step of forming the diffusion prevention layer and the dielectric layer by continuous film formation on the copper foil to manufacture a dielectric sheet forms the continuous film formation by dual magnetron sputtering. A method for manufacturing a wiring board.

１）銅箔に連続成膜により第１の拡散防止層、誘電体層、第２の拡散防止層、第２の電極層を形成した誘電体シートを製造する工程、
２）前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
３）積層途中配線基板上に半硬化性絶縁シートを介して前記誘電体シートを前記第２の電極層を外側に向けて積層する工程、
４）前記第２の電極層上にフォトレジストをラミネートし、露光・現像することによりエッチングレジストパターンを形成する工程、
５）前記エッチングレジストパターンをマスクとして前記第２の電極層をエッチングすることにより第２の電極を形成する工程、
６）前記第２の電極をマスクとして前記第２の拡散防止層、前記誘電体層および前記第１の拡散防止層より構成されるパターンを形成する工程、
７）前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第１の電極を形成する工程、
８）前記第１の電極および前記第２の電極上に絶縁層を形成する工程、
９）前記第１の電極および前記第２の電極の上の前記絶縁層にビアホール用の穴を形成する工程、
１０）前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法。 1) a step of producing a dielectric sheet in which a first diffusion prevention layer, a dielectric layer, a second diffusion prevention layer, and a second electrode layer are formed by continuous film formation on a copper foil;
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) A step of laminating the dielectric sheet on the wiring substrate in the middle of the lamination with the second electrode layer facing outward through a semi-curable insulating sheet;
4) Laminating a photoresist on the second electrode layer, exposing and developing to form an etching resist pattern;
5) forming a second electrode by etching the second electrode layer using the etching resist pattern as a mask;
6) forming a pattern composed of the second diffusion prevention layer, the dielectric layer, and the first diffusion prevention layer using the second electrode as a mask;
7) forming a first electrode by forming a photoresist on the copper foil, exposing and developing, and etching an exposed portion of the copper foil;
8) forming an insulating layer on the first electrode and the second electrode;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:

前記銅箔上に連続成膜により前記第１の拡散防止層、前記誘電体層および前記第２の拡散防止層を形成し誘電体シートを製造する工程が、デュアルマグネトロンスパッタにより連続成膜を形成することを特徴とする請求項１１記載の配線基板の製造方法。 The step of forming the first diffusion prevention layer, the dielectric layer, and the second diffusion prevention layer on the copper foil by continuous film formation to produce a dielectric sheet forms the continuous film formation by dual magnetron sputtering. 12. The method of manufacturing a wiring board according to claim 11, wherein: