JP2008078547A - Wiring board and manufacturing method - Google Patents
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Abstract
Description
本発明はキャパシタ素子をあらかじめ作り込んだ配線基板およびその製造方法に関するものである。 The present invention relates to a wiring board in which a capacitor element is pre-fabricated and a method for manufacturing the same.
近年、モバイル機器の急速な発展により小型化、高速化、高機能化の要求が強まり、配線基板の高密度化が期待されている。これを満たすべく表面に実装していた受動部品を配線基板内部に内蔵する技術が注目を集めている。受動部品を配線基板内部に内蔵する方法は大別するとチップ部品を配線基板に埋め込む方法と作り込む方法とに大別される。前者の、チップ部品を配線基板に埋め込む方法は、チップ部品の高さが数百μmあるため配線基板に埋め込むには絶縁層の厚みを厚くする、もしくは絶縁層を複数層犠牲にしたチップ部品を埋め込む穴を形成する必要があり、高密度化にはあまり寄与しない。後者の、受動部品を配線基板に作り込む方法は、先述の問題を解決できる技術として注目されている。例えば、特許文献1の技術では、有機樹脂中に無機誘電体フィラーを分散させた複合材料と導電性材料を順次一方の電極を形成した配線基板上に印刷形成しキャパシタ素子を配線基板に作り込む方法が提案されている。しかしながら、この方法でキャパシタ素子を形成した場合、有機樹脂中に高誘電率を有する無機フィラーの含有量を増大させると複合材料の比誘電率は大きくなるが、粒子間の空孔、フィラーの凝集、複合材料がもろくなる等の不具合により経験的に比誘電率を100以上にすることが困難であり高容量密度のキャパシタ素子を得ることができない欠点があった。 In recent years, with the rapid development of mobile devices, demands for miniaturization, high speed, and high functionality have increased, and higher density of wiring boards is expected. In order to meet this requirement, a technology that incorporates passive components mounted on the surface inside a wiring board has been attracting attention. The method of incorporating the passive component inside the wiring board is roughly divided into a method of embedding the chip component in the wiring substrate and a method of making it. The former method of embedding a chip component in a wiring board is to increase the thickness of the insulating layer to embed it in the wiring board because the height of the chip component is several hundred μm, or to chip the chip component with a plurality of insulating layers sacrificed. It is necessary to form a hole to be embedded, which does not contribute much to increasing the density. The latter method of building passive components on a wiring board is attracting attention as a technique that can solve the above-mentioned problems. For example, in the technique of Patent Document 1, a composite material in which an inorganic dielectric filler is dispersed in an organic resin and a conductive material are sequentially printed on a wiring board on which one electrode is formed, and a capacitor element is formed on the wiring board. A method has been proposed. However, when a capacitor element is formed by this method, increasing the content of the inorganic filler having a high dielectric constant in the organic resin increases the relative dielectric constant of the composite material. However, due to problems such as brittleness of the composite material, it has been empirically difficult to increase the relative dielectric constant to 100 or more, and a capacitor element having a high capacity density cannot be obtained.
又、特許文献2に、高誘電率材料を含有したセラミック材料および導電性材料を銅箔上に印刷形成し、高温焼成した後に配線基板に貼り合わせキャパシタ素子を形成する技術が提案されている。しかし、銅箔上にセラミック材料を形成する場合、バインダー樹脂を焼失させ、さらにチタン酸バリウムを結晶化させるために900℃以上の高温焼成が必要な問題がある。そして、誘電率の制御にはppmオーダーでの酸素濃度制御が必要となる欠点があり、さらに銅箔が酸化するなどの欠点がある。 Further, Patent Document 2 proposes a technique in which a ceramic material and a conductive material containing a high dielectric constant material are printed on a copper foil and bonded to a wiring board after being fired at a high temperature to form a capacitor element. However, when a ceramic material is formed on a copper foil, there is a problem that high temperature firing at 900 ° C. or higher is necessary in order to burn out the binder resin and further crystallize barium titanate. In addition, the control of the dielectric constant has the drawbacks of requiring oxygen concentration control in the order of ppm, and further has the disadvantages that the copper foil is oxidized.
又、特許文献3に、セラミックス材料に替わり誘電率の高い無機系材料をゾルゲル法、スパッタリング等により銅箔上に形成する方法も提案されている。しかし、銅箔上に誘電率の高いジルコン酸チタン酸鉛(PZT)などをゾルゲル法にて形成する場合、環境観点で望ましくない鉛を含む欠点がある。さらにピンホールなく薄膜形成することが困難である欠点がある。更に、600℃以上の高温焼成が必要である問題があり、600℃以上の高温焼成時に銅箔の銅が誘電体材料中に拡散する欠点がある。また、一方の電極を形成した配線基板もしくは銅箔上にスパッタリングにてBaTiO3など高誘電率材料を成膜する場合、無機物質をRFスパッタにより成膜するため成膜レートが遅い欠点があり、また結晶化させる為に900℃以上で高温焼成する必要がありその際に銅箔の銅が誘電体材料中に拡散する、酸化する等の欠点がある。 Patent Document 3 also proposes a method of forming an inorganic material having a high dielectric constant on a copper foil by a sol-gel method, sputtering or the like instead of a ceramic material. However, when lead zirconate titanate (PZT) or the like having a high dielectric constant is formed on a copper foil by a sol-gel method, there is a drawback that lead is undesirable from an environmental point of view. Furthermore, there is a drawback that it is difficult to form a thin film without pinholes. Furthermore, there is a problem that high temperature baking at 600 ° C. or higher is necessary, and there is a defect that copper of the copper foil diffuses into the dielectric material at high temperature baking at 600 ° C. or higher. In addition, when a high dielectric constant material such as BaTiO3 is formed by sputtering on the wiring substrate or copper foil on which one electrode is formed, there is a disadvantage that the film formation rate is slow because an inorganic substance is formed by RF sputtering. In order to crystallize, it is necessary to perform high-temperature baking at 900 ° C. or higher, and there are drawbacks such as copper in the copper foil diffusing into the dielectric material and oxidation.
以下に公知文献を記す。
本発明は、前記問題点を鑑みなされたものであり、その課題とするところは、多層配線
基板の層間に、高容量密度容量を有するキャパシタ素子を、低コストで生産性良く内蔵し、また、信頼性や歩留まりを確保してキャパシタ素子を内蔵した配線基板およびその製造方法を提供することである。
The present invention has been made in view of the above problems, and the problem is that a capacitor element having a high capacity density capacity is built in between the layers of the multilayer wiring board at low cost with high productivity, and To provide a wiring board having a built-in capacitor element while ensuring reliability and yield, and a method for manufacturing the wiring board.
本発明は、この課題を解決するために、絶縁層と銅配線層からなる多層配線基板であって、少なくとも1つ以上のキャパシタ素子を内蔵した配線基板であり、前記キャパシタ素子は、第1の電極となる銅箔上に拡散防止層と誘電体層を連続成膜により形成した誘電体シートの上に第2の電極を形成し第1の電極/拡散防止層/誘電体層/第2の電極の4層構成を有する誘電体シートを、積層途中配線基板に積層した後に前記銅箔がエッチングされることで前記キャパシタ素子が前記積層途中配線基板上で分離され、前記キャパシタ素子の上に絶縁層を形成し、前記キャパシタ素子の電極の上に形成されたビアホールを介して配線パターンと接続したことを特徴とする配線基板である。 In order to solve this problem, the present invention is a multilayer wiring board composed of an insulating layer and a copper wiring layer, which is a wiring board including at least one capacitor element, and the capacitor element includes: A second electrode is formed on a dielectric sheet in which a diffusion prevention layer and a dielectric layer are formed by continuous film formation on a copper foil to be an electrode, and the first electrode / diffusion prevention layer / dielectric layer / second After the dielectric sheet having a four-layer structure of electrodes is laminated on the wiring substrate in the middle of the lamination, the copper foil is etched so that the capacitor element is separated on the wiring substrate in the middle of the insulation and insulated on the capacitor element The wiring board is characterized in that a layer is formed and connected to a wiring pattern through a via hole formed on the electrode of the capacitor element.
また、本発明は、絶縁層と銅配線層からなる多層配線基板であって、少なくとも1つ以上のキャパシタ素子を内蔵した配線基板であり、前記キャパシタ素子は、第1の電極となる銅箔上に第1の拡散防止層と誘電体層と第2の拡散防止層を連続成膜により形成した誘電体シートの上に第2の電極を形成し第1の電極/第1の拡散防止層/誘電体層/第2の拡散防止層/第2の電極の5層構成を有する誘電体シートを、積層途中配線基板に積層した後に前記銅箔がエッチングされることで前記キャパシタ素子が前記積層途中配線基板上で分離され、前記キャパシタ素子の上に絶縁層を形成し、前記キャパシタ素子の電極の上に形成されたビアホールを介して配線パターンと接続したことを特徴とする配線基板である。 Further, the present invention is a multilayer wiring board comprising an insulating layer and a copper wiring layer, wherein the wiring board includes at least one capacitor element, and the capacitor element is on a copper foil serving as a first electrode. A second electrode is formed on a dielectric sheet in which a first diffusion prevention layer, a dielectric layer, and a second diffusion prevention layer are continuously formed, and the first electrode / first diffusion prevention layer / After the dielectric sheet having the five-layer structure of dielectric layer / second diffusion preventing layer / second electrode is laminated on the wiring substrate in the middle of the lamination, the copper foil is etched, so that the capacitor element is in the middle of the lamination. The wiring board is characterized in that it is separated on a wiring board, an insulating layer is formed on the capacitor element, and connected to a wiring pattern through a via hole formed on an electrode of the capacitor element.
また、本発明は、上記拡散防止層は窒化チタン、タンタル、窒化タンタル、クロム、窒化クロムから選ばれる材料により構成されていることを特徴とする上記の配線基板である。 In the wiring board according to the invention, the diffusion preventing layer is made of a material selected from titanium nitride, tantalum, tantalum nitride, chromium, and chromium nitride.
また、本発明は、上記誘電体層は酸化ニオブ、酸化タンタル、酸化チタンのいずれかもしくは2種以上を用いて形成されている上記の配線基板である。 The present invention is also the above wiring board in which the dielectric layer is formed using any one or more of niobium oxide, tantalum oxide, and titanium oxide.
また、本発明は、上記第2の電極は銅、銀、あるいは銅ペースト、銀ペーストのいずれかである上記の配線基板である。 Moreover, this invention is said wiring board whose said 2nd electrode is either copper, silver, or a copper paste and a silver paste.
また、本発明は、上記ビアホールは導電性ペーストにより電気的に接続された構造を特徴とする上記の配線基板である。 The present invention is also the above wiring board characterized in that the via hole is electrically connected by a conductive paste.
また、本発明は、上記ビアホールは貴金属めっきにより電気的に接続された構造を特徴とする上記の配線基板である。 The present invention is also the above wiring board characterized in that the via hole is electrically connected by precious metal plating.
また、本発明は、上記誘電体シートの、上記銅箔上に連続成膜により形成された上記拡散防止層、上記誘電体層が、デュアルマグネトロンスパッタによる連続成膜であることを特徴とする上記の配線基板である。 Further, the present invention is characterized in that the diffusion prevention layer formed by continuous film formation on the copper foil of the dielectric sheet and the dielectric layer are continuous film formation by dual magnetron sputtering. This is a wiring board.
また、本発明は、
1) 銅箔に連続成膜により拡散防止層、誘電体層を形成した誘電体シートを製造する工程、
2) 前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
3) 前記誘電体層上にフォトレジストをラミネートし、露光・現像することによりエッ
チングレジストパターンを形成する工程、
4) 前記エッチングレジストパターンをマスクとして拡散防止層と誘電体層をパターニングする工程、
5) 前記拡散防止層と前記銅箔とをまたぐ様に導電性ペーストにて第2の電極を形成した誘電体シートを製造する工程、
6)積層途中配線基板上に、半硬化性絶縁シートを介して前記誘電体シートを前記銅箔を外側に向けて積層し前記半硬化性絶縁シートを硬化させることで誘電体シート積層基板を製造する工程、
7) 前記誘電体シート積層基板の前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第1の電極と第2の電極用ランドを形成する工程、
8)前記第1の電極と前記第2の電極用ランドの上に絶縁層を形成する工程、
9)前記第1の電極と前記第2の電極用ランドの上の前記絶縁層にビアホール用の穴を形成する工程、
10)前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法である。
The present invention also provides:
1) A step of manufacturing a dielectric sheet in which a diffusion prevention layer and a dielectric layer are formed by continuous film formation on a copper foil,
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) Laminating a photoresist on the dielectric layer, exposing and developing to form an etching resist pattern;
4) patterning the diffusion prevention layer and the dielectric layer using the etching resist pattern as a mask;
5) A step of manufacturing a dielectric sheet in which a second electrode is formed with a conductive paste so as to straddle the diffusion preventing layer and the copper foil.
6) The dielectric sheet laminated substrate is manufactured by laminating the dielectric sheet with the copper foil facing outwards on the wiring substrate in the middle of the lamination through the semi-curable insulating sheet and curing the semi-curable insulating sheet. The process of
7) Form a first electrode and a second electrode land by forming a photoresist on the copper foil of the dielectric sheet laminated substrate, exposing and developing, and etching the exposed portion of the copper foil. Process,
8) forming an insulating layer on the first electrode and the second electrode land;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode land;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:
また、本発明は、上記銅箔上に連続成膜により上記拡散防止層、上記誘電体層を形成し誘電体シートを製造する工程が、デュアルマグネトロンスパッタにより連続成膜を形成することを特徴とする上記の配線基板の製造方法である。 Further, the present invention is characterized in that the step of forming the diffusion prevention layer and the dielectric layer by continuous film formation on the copper foil to produce a dielectric sheet forms the continuous film formation by dual magnetron sputtering. This is a method for manufacturing the wiring board.
また、本発明は、
1) 銅箔に連続成膜により第1の拡散防止層、誘電体層、第2の拡散防止層、第2の電極層を形成した誘電体シートを製造する工程、
2)前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
3) 積層途中配線基板上に半硬化性絶縁シートを介して前記誘電体シートを前記第2の電極層を外側に向けて積層する工程、
4) 前記第2の電極層上にフォトレジストをラミネートし、露光・現像することによりエッチングレジストパターンを形成する工程、
5)前記エッチングレジストパターンをマスクとして前記第2の電極層をエッチングすることにより第2の電極を形成する工程、
6) 前記第2の電極をマスクとして前記第2の拡散防止層、前記誘電体層および前記第1の拡散防止層より構成されるパターンを形成する工程、
7) 前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第1の電極を形成する工程、
8)前記第1の電極および前記第2の電極上に絶縁層を形成する工程、
9)前記第1の電極および前記第2の電極の上の前記絶縁層にビアホール用の穴を形成する工程、
10)前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法である。
The present invention also provides:
1) a step of producing a dielectric sheet in which a first diffusion prevention layer, a dielectric layer, a second diffusion prevention layer, and a second electrode layer are formed by continuous film formation on a copper foil;
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) A step of laminating the dielectric sheet on the wiring substrate in the middle of the lamination with the second electrode layer facing outward through a semi-curable insulating sheet;
4) Laminating a photoresist on the second electrode layer, exposing and developing to form an etching resist pattern;
5) forming a second electrode by etching the second electrode layer using the etching resist pattern as a mask;
6) forming a pattern composed of the second diffusion prevention layer, the dielectric layer, and the first diffusion prevention layer using the second electrode as a mask;
7) forming a first electrode by forming a photoresist on the copper foil, exposing and developing, and etching an exposed portion of the copper foil;
8) forming an insulating layer on the first electrode and the second electrode;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:
また、本発明は、上記銅箔上に連続成膜により上記第1の拡散防止層、上記誘電体層および上記第2の拡散防止層を形成し誘電体シートを製造する工程が、デュアルマグネトロンスパッタにより連続成膜を形成することを特徴とする上記の配線基板の製造方法である。 According to the present invention, the step of forming the first diffusion prevention layer, the dielectric layer, and the second diffusion prevention layer by continuous film formation on the copper foil to produce a dielectric sheet includes dual magnetron sputtering. A method for producing a wiring board as described above, wherein a continuous film is formed by the method.
本発明によれば、銅箔上に拡散防止層と誘電体層を連続成膜した誘電体シートを作成するので、高温焼成が不要である効果があり、また、ピンホール無く薄膜を形成できる効果がある。また、その誘電体シートを積層途中配線基板に積層し、その後にその表面の銅箔をエッチングすることでキャパシタ素子を積層途中配線基板上で分離して形成するため、キャパシタ素子が常に厚い保持材で安定に保持されてハンドリングされるので、キャパシタ素子を配線基板に内蔵する取扱が容易であり、そのキャパシタ素子を内蔵した配線基板の製造歩留まりを向上できる効果がある。更に、本発明は誘電体層を金属箔上に形成するため、高温処理による誘電体層の結晶化処理が可能である。また、高誘電体材料として酸化ニオブ、酸化タンタル、酸化チタン等、常誘電体を使用している為、温湿度変化に伴う容量値の変動量を抑制できる効果がある。 According to the present invention, since a dielectric sheet is formed by continuously forming a diffusion prevention layer and a dielectric layer on a copper foil, there is an effect that high-temperature firing is unnecessary, and an effect that a thin film can be formed without pinholes. There is. In addition, since the dielectric sheet is laminated on the wiring substrate in the middle of lamination, and then the copper foil on the surface is etched to separate the capacitor element on the wiring substrate in the middle of the lamination, the capacitor element is always a thick holding material Therefore, it is easy to handle the capacitor element in the wiring board, and the manufacturing yield of the wiring board having the capacitor element can be improved. Furthermore, since the dielectric layer is formed on the metal foil in the present invention, the dielectric layer can be crystallized by a high temperature treatment. Further, since a paraelectric material such as niobium oxide, tantalum oxide, titanium oxide or the like is used as the high dielectric material, there is an effect that the amount of change in capacitance value due to temperature and humidity changes can be suppressed.
以下に、本発明の実施形態を図面を用いて説明する。
図1は本発明のキャパシタ素子を内蔵した配線基板における配線基板の断面の模式図である。図1(a)と図1(b)とで2種類の配線基板を示す。図2は図1(a)の構造を有する配線基板に関する製造工程の一部を示した断面模式図である。図3は図1(b)の構造を有する配線基板に関する製造工程の一部を示した断面模式図である。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a schematic view of a cross section of a wiring board in a wiring board incorporating the capacitor element of the present invention. 2A and 2B show two types of wiring boards. FIG. 2 is a schematic cross-sectional view showing a part of the manufacturing process relating to the wiring board having the structure of FIG. FIG. 3 is a schematic cross-sectional view showing a part of the manufacturing process relating to the wiring board having the structure of FIG.
本発明は、厚さ10μmから100μmの銅箔上に、巻き取り式スパッタリング装置40により、厚さ1μm以下の拡散防止層102と誘電体層103を連続成膜処理により形成した誘電体シート403を製造する。その誘電体シート403を、銅箔の面を外側にして、ガラスエポキシ基板あるいはポリイミド基板等の積層途中配線基板100に、プリプレグを挟んで加熱・加圧し張り合わせる。その後にその基板の表面の銅箔をエッチングすることで第1の電極101aを形成すると同時にキャパシタ素子10あるいはキャパシタ素子11を積層途中配線基板100上で分離形成する。
In the present invention, a
本発明は、このように、巻き取り式スパッタリング装置40により、銅箔上に、キャパシタ素子10、11の拡散防止層102と誘電体層103を、連続成膜で形成するため、誘電体層103を形成する際の酸素ガスを導入した反応性スパッタ中において、ターゲット表面の酸化に伴う成膜レートの低下を抑制でき、形成した膜中の酸素欠陥濃度の増大を抑制できる効果がある。また、銅箔上に拡散防止層102と誘電体層103を連続成膜した誘電体シート403を作成し、その誘電体シート403を積層途中配線基板100に積層し、その後にその表面の銅箔をエッチングすることでキャパシタ素子10、11を積層途中配線基板100上で分離して形成する。そのため、キャパシタ素子10、11を配線基板に内蔵する全工程にわたり、厚い銅箔で保持されるか、あるいは積層途中配線基板100で保持され、キャパシタ素子10、11は常に厚い保持材で安定に保持されてハンドリングされるので、キャパシタ素子10、11を配線基板に内蔵する取扱が容易である効果があり、また、キャパシタ素子10、11を内蔵した配線基板の製造歩留まりを向上できる効果がある。
In the present invention, since the
図1(a)の配線基板に内蔵されたキャパシタ素子10は、図に示すように、キャパシタ素子10を積層途中配線基板100に積層し絶縁層108で被覆し、キャパシタ素子10の第1の電極101aと第2の電極105上の第2の電極用ランド101bの上の絶縁層8にレーザ穴あけ装置で穴をあけて、その穴に銅めっきし銅を充填したビアホール107を形成し、そのビアホール107を配線パターン106に接続する。ここで、キャパシタ素子10では、その厚さの主要な部分である第1の電極101aと第2の電極用ランド101bを同一層に形成する。そのため、キャパシタ素子10は、キャパシタチップ部品を埋設する従来の技術とは異なり、配線基板の単一層に設置でき、配線基板の複数層を犠牲にすることがなく、キャパシタ素子10の配置位置の制約が少ない効果がある。また、キャパシタ素子10の第1の電極101aと第2の電極105上の第2の電極用ランド101bの上に形成するビアホール107の形が同じであるため、両ビアホール107の穴をレーザ穴あけ装置で形成する際に、同じ加工条件で加工でき、穴加工の生産性が良い効果がある。また、両者のビアホール107の形が同じであるので、ビアホール107の内部を銅めっきにより充填する条件が同じになり、ビアホール107の生産性が良い効果がある。
As shown in the figure, the
キャパシタ素子10の第2の電極105は、銅ペーストあるいは銀ペーストをスクリーン印刷による簡易的な方法で形成する。第2の電極105にこれらの材料を用いることで誘電体層103に対する高い密着力を得ることができる。第2の電極105の面積は第1の電極101aより広く形成し、スクリーン印刷時の位置ズレによっても第1の電極101aの領域を第2の電極105が包含する構造とする。キャパシタ素子10の容量値は、第1の電極101aと第2の電極105の重なる面積と誘電体層103の厚み、誘電体の誘電率で規定されるが、第1の電極101aと第2の電極105の重なる面積はエッチング加工により得られる第1の電極101aの面積になる。そして、第1の電極101aの面積は、スクリーン印刷により形成する第2の電極105より精度良い寸法と位置に形成できるため、キャパシタ素子10の容量を精度を良く形成できる効果がある。
The
また、拡散防止層102は、その材料を遷移金属化合物で形成し、具体的には窒化チタン、タンタル、窒化タンタル、クロム、窒化クロムで形成する。これらの遷移金属化合物は銅および銀に対する拡散防止性能を有すると共に第1の電極101aの銅箔、あるいは第2の電極105の銅箔に対する高い密着強度が確保できる効果がある。
The
そして、誘電体層103は常誘電特性を有する金属酸化物で形成し、具体的には酸化ニオブ、酸化タンタル、酸化チタンを主成分にした金属酸化物で形成する。これらの2種以上を用いることもできる。これら金属酸化物は常誘電体なので分極−電解ヒステリシスループの面積は小さく、線形性が良いので容量を制御しやすい効果がある。また、誘電損失が小さい、DC Bias特性が良好である、容量温度特性が強誘電体と比較して小さい、等の利点を有する。さらに配線基板に内蔵した際に素子容量を変動させない効果がある。
The
図1(b)の配線基板に内蔵されたキャパシタ素子11は、図に示すように、キャパシタ素子11を積層途中配線基板100上に積層し、その上を絶縁層108で被覆し、キャパシタ素子11の第1の電極101aと第2の電極105bの上の絶縁層8にレーザ穴あけ装置で穴をあける。キャパシタ素子11では、ビアホール107用の穴は、ビアホール107b用の穴より穴径が大きく穴の深さが深いため、ビアホール107bと同時のめっきによっては穴が充填されない。そのため、ビアホール107用の穴に銅ペーストもしくは銀ペーストを充填してビアホール107を形成する。次に、ビアホール107と絶縁層108の表面と第2の電極105b上の穴に、銅めっき、あるいは、銀、金、白金などの貴金属をめっきし、穴を充填しビアホール107bを形成し、そのビアホール107、107bを配線パターン106に接続する。
1B, the
ここで、キャパシタ素子11では、その誘電体層103を第1の拡散防止層102と第2の拡散防止層104で挟んで形成し、誘電体層103が直接第1の電極101aおよび第2の電極105bの金属層と接触しない構造にする。そのため、熱可塑性樹脂のような高温の加熱処理で積層する絶縁層を有する配線基板にキャパシタ素子11を埋め込むことができる。すなわち、その配線基板を高温の加熱処理により積層する際に、第1の電極101aおよび第2の電極105bの金属が誘電体層103中に拡散せず、良好な誘電体層103の特性が得られる効果がある。また、第2の電極105bは、第2の拡散防止層104の上に巻き取り式スパッタリング装置40により連続成膜で形成する。そのため、第2の拡散防止層104に対する高い密着力を得ることができる効果がある。更に、第2の電極105bは、その上に更に、厚い銅めっき層を形成し、第2の電極105b上の絶縁層108にレーザ穴あけによりビアホール107b用の穴を形成する際に、第2の電極105bがレーザ光で破られることが無いようにする。これにより、キャパシタ素子11を絶縁層108埋め込んだ配線基板で、第2の電極106bの上に接続信頼性に優れたビアホール107bを形成できる効果がある。
Here, in the
以下の実施例により本発明を詳細に説明する。
図2(a)〜(i)は本発明の配線基板における工程の一部を断面で示した模式図である。まず、図4に模式図を示す巻き取り式スパッタリング装置40を用いて厚さ35μmの銅箔201上に拡散防止層202として窒化チタン、誘電体層203として酸化ニオブを成膜した。この巻き取り式スパッタリング装置40は、巻き取りロール401、402と、第1のスパッタリング成膜部404、第2のスパッタリング成膜部405、第3のスパッタリング成膜部406、第4のスパッタリング成膜部407と、冷却ロール408から成る。上記、巻き取り式スパッタリング装置40の第1のスパッタリング成膜部404および第2のスパッタリング成膜部405には窒化チタンターゲット(TiN)をまた第3のスパッタリング成膜部406および第4のスパッタリング成膜部407には酸化ニオブターゲット(Nb2O5)材料を取り付けた。また、第1から第4のスパッタリング成膜部404〜407は、それぞれデュアルカソード方式で交互にカソードを切り替えることで成膜とクリーニングを同時に実施可能な構造にした。このときの成膜方法としてはDC(Direct Current 直流)スパッタリングにて成膜した。このときの投入電力はいずれの場合も3kW/cm2とした。まず、図2(b)に示すように、銅箔201を基材とする誘電体シート403を巻きだし方向(R)に巻き取りロール402で巻き取りながら、第1と第2のスパッタリング成膜部404と405を用いて、銅箔201上に窒化チタンを成膜し、拡散防止層202とした。次に、第3と第4のスパッタリング成膜部406と407を用いて、その上に酸化ニオブを成膜し、誘電体層203とした。拡散防止層202を形成するための導入ガスはアルゴン(Ar)と窒素ガスを2:1の割合で使用した。誘電体層203を形成するための導入ガスはアルゴンと酸素ガスを50:3の割合で使用した。また、成膜中の膜厚制御には水晶振動子モニターを用いた。
The following examples illustrate the invention in detail.
2A to 2I are schematic views showing in cross section a part of the steps in the wiring board of the present invention. First, titanium nitride as a
上記で得られた誘電体シート403の膜厚は拡散防止層202が200nm、誘電体層203が400nmであった。これらの薄膜は、ピンホール無い良好な品質で形成できた。この誘電体シート403に500℃で2時間の熱処理を施し、誘電体を結晶化させた。ここで、銅箔上に拡散防止層202を介して誘電体層203が形成されているため、この結晶化に伴う高温熱処理によって銅が高誘電率材料中に拡散することが防止される。
The thickness of the
次に、図2(c)のように、この誘電体シート403上にドライフィルムレジスト(商品名:RY3315 日立化成製)をロールラミネーターにて熱圧着して貼り付けフィルムマスクを用いた露光、現像によりエッチングレジストパターン204を得た。
Next, as shown in FIG. 2C, a dry film resist (trade name: RY3315, manufactured by Hitachi Chemical Co., Ltd.) is thermocompression-bonded on the
次に、図2(d)のように、この誘電体シート403を、中心粒径が6.7μmの砥粒(例えば、アルミナ#2000)を用いたてエアー圧0.25MPaでノズルから水と一緒に吐出させるウェットブラストにより処理し、エッチングレジストパターン204をマスクとして、銅箔201が露出する程度まで誘電体層203と拡散防止層202の荒削り加工を行い、誘電体パターン205を形成した。
Next, as shown in FIG. 2 (d), the
次に図2(e)のように、この誘電体シート403上に、銅ペースト(商品名:NF2000 タツタシステムエレクトロニクス製)を100メッシュ、線径50μmのステンレスメッシュ版を用いてスクリーン印刷することで、誘電体パターン205と銅箔(201)をまたぐ第2の電極206を厚さ10μmから50μmに形成した。この第2の電極
206の銅ペーストを90℃で30分間乾燥させた後、さらに150℃で30分間の硬化処理を行った。このように、第2の電極206を形成する際には、150℃以下の温度で処理し、それ以上の高温の熱処理は施さないため、誘電体層203中への第2の電極206の銅の拡散が少ないという効果がある。
Next, as shown in FIG. 2 (e), on this
次に、図2(f)のように、この誘電体シート403を、その銅箔201の面を外側にして、プリプレグ(商品名GEA−67N 日立化成製)と積層途中工程における配線基板を積層し、真空プレス機にて貼り合わせることで、誘電体シート403に積層途中配線基板207を貼り合わせた基板を形成した。
Next, as shown in FIG. 2 (f), the
次に、図2(g)のように、この基板の銅箔201の面にドライフィルムレジスト(商品名:RY3315 日立化成製)をロールラミネーターにて熱圧着して貼り付け、フィルムマスクを用いた露光、現像によりエッチングレジストパターン208を形成した。次に、図2(h)のように、その銅箔201を塩化第2鉄でエッチングし、個々のキャパシタ素子20の第1の電極209と第2の電極用ランド201aを形成した。すなわち、個々のキャパシタ素子20の第1の電極209上に第2の電極用ランド201aを形成し、誘電体パターン205の上に第2の電極206と接続する部分を除く領域に第1の電極209を形成した。
Next, as shown in FIG. 2 (g), a dry film resist (trade name: RY3315, manufactured by Hitachi Chemical Co., Ltd.) was attached to the surface of the
次に、図2(i)のように、この基板のキャパシタ素子20を形成した面側に、プリプレグ(商品名:GEA−67N 日立化成製)を真空プレス機にて貼り合わせることで、絶縁層210を形成した。次に、炭酸ガスレーザあるいはYAGレーザの穴あけ装置で、第1の電極209および第2の電極用ランド201aの位置の絶縁層210にビアホール212用の穴を形成した。また、基板を貫通するドリル孔加工によりスルホール用貫通孔を形成した。次に、過マンガン酸や重クロム酸カリなどの強酸化剤を用いたデスミア処理、あるいは酸処理により、ビアホール212用の穴およびスルホール用貫通孔の樹脂残渣を除去した。次に、その穴とスルホール用貫通孔の壁面および絶縁層210の表面に銅めっき層を形成した。次に、その銅めっき層をエッチングすることにより銅めっき層で充填されたビアホール212と、孔壁面に銅めっき層が形成されたスルホールと、それらと接続する配線パターンを形成した。次に、その配線パターンと絶縁層210の上にソルダーレジスト211を形成した。次に、配線パターンの端子部へ、ニッケル−金めっき仕上げ処理を施し配線基板を製造した。
Next, as shown in FIG. 2 (i), a prepreg (trade name: GEA-67N manufactured by Hitachi Chemical Co., Ltd.) is bonded to the surface of the substrate on which the
ここで、ビアホール212用穴や、スルーホール用貫通孔を加工する際に、それらは、拡散防止層202及び誘電体層103を貫かないように形成する。そのため、ビアホール212用穴およびスルーホール用貫通孔の樹脂残渣を除去する為に実施される強酸化剤による処理および酸処理等の薬液処理で拡散防止層及び誘電体層103がダメージを受けることは無い。
表1に、このような製造方法で得られた配線基板のキャパシタ素子の容量値とその標準偏差の評価結果を示す。約0.8nF/mm2の容量のキャパシタが配線基板に内蔵できた。
Here, when processing the hole for the via
Table 1 shows the evaluation results of the capacitance value and the standard deviation of the capacitor element of the wiring board obtained by such a manufacturing method. A capacitor having a capacity of about 0.8 nF / mm 2 could be built in the wiring board.
本実施例のキャパシタ素子20の誘電体層203は、デュアルカソード方式のマグネトロンスパッタにより形成するため、酸素ガスを導入した反応性スパッタ中におけるターゲット表面の酸化に伴う成膜レートの低下、膜中の酸素欠陥濃度の増大を抑制できる効果がある。また、銅箔201上に拡散防止層202と誘電体層203を連続成膜した誘電体シート403を用いてキャパシタ素子20を形成するため、銅箔201と誘電体層203と拡散防止層202の密着性を良くできる効果がある。
Since the
図3(a)〜(g)は本発明の配線基板における工程の一部を断面で示した模式図である。まず、図4に示す様な巻き取り式スパッタリング装置40を用いて厚み35μmの銅箔301上に第1の拡散防止層302として窒化チタン、誘電体層303として酸化ニオブ、第2の拡散防止層304として窒化チタン、第2の電極用導体層305として銅を成膜した。上記、巻き取り式スパッタリング装置40の第1のスパッタリング成膜部404には窒化チタンターゲット(TiN)を、また第2のスパッタリング成膜部405には酸化ニオブターゲット(Nb2O5)を、また第3のスパッタリング成膜部406には窒化チタンターゲットを、また第4のスパッタリング成膜部407には銅ターゲット(Cu)材料を取り付けた。また、第1から第4のスパッタリング成膜部404〜407は、それぞれデュアルカソード方式で交互にカソードを切り替えることで成膜とクリーニングを同時に実施可能な構造とした。このときの成膜方法としてはDC(Direct Current 直流)スパッタリングにて成膜した。このときの投入電力はいずれの場合も3kW/cm2とした。まず、誘電体シート403を巻きだし方向(R)に巻き取りロール402で巻き取りながら、第1のスパッタリング成膜部404を用いて、窒化チタンを銅箔301上に成膜し、第1の拡散防止層302とした。次に誘電体シート403を巻きだし方向(S)に巻き取りロール401で巻き取りながら、第2のスパッタリング成膜部405を用いて酸化ニオブを成膜し、誘電体層303とした。続いて巻き取り方向を(R)に切り替え、第3のスパッタリング成膜部406にて窒化チタンを成膜し、第2の拡散防止層とした。次に、巻き取り方向を(S)に切り替え、第4のスパッタリング成膜部407にて銅を成膜し、第2の電極用導体層305とした。成膜時の導入ガスは第1および第2の拡散防止層302と304はアルゴン(Ar)と窒素ガスを2:1の割合で使用し、誘電体層303はArと酸素ガスを50:3の割合で使用し、第2の電極用導体層305の銅の層はArガス単体を使用した。また、成膜中の膜厚制御には水晶振動子モニターを用いた。
FIGS. 3A to 3G are schematic views showing a part of the process in the wiring board of the present invention in cross section. First, using a winding
上記で得られた誘電体シート403は、図3(b)のように、35μmの厚さの銅箔301を基材とするが、それに形成した第1および第2の拡散防止層302と304の膜厚が200nm、誘電体層303の膜厚が400nm、第2の電極用導体層305の銅の層の膜厚が500nmであった。この誘電体シート403に500℃で2時間の熱処理を施し誘電体を結晶化させた。
As shown in FIG. 3B, the
このようにして得られた誘電体シート403に、積層途中工程における配線基板を、プリプレグ(商品名GEA−67N 日立化成製)を用いて真空プレス機にて貼り合わせることで誘電体シート403の片面に積層途中配線基板307を貼り合わせた。その後、図3(c)のように、第2の電極用導体層305の銅の層上に電解銅めっきにて合計膜厚20μmとなる様にめっき被膜を形成することで第2の電極用導体層305の銅の層の厚さを増した。その後、ドライフィルムレジスト(商品名:RY3315 日立化成製)をロールラミネーターにて熱圧着して貼り付けフィルムマスクを用いた露光、現像によりエッチングレジストパターン306を得た。
One side of the
次に、エッチングレジストパターン306をマスクとして、誘電体シート403の第2の電極用導体層305をエッチングすることで、図3(d)のように、第2の電極305aを形成した。次に、中心粒径が6.7μmの砥粒(例えば、アルミナ#2000)を用いたてエアー圧0.25MPaでノズルから水と一緒に吐出させるウェットブラストにより、その第2の電極305aをマスクとして、誘電体シート403の銅箔301が露出する程度まで第2の拡散防止層302と誘電体層303と拡散防止層304の荒削り加工を行い、第2の電極305aの下に誘電体パターン310を形成した。
Next, using the etching resist
この誘電体シート403の誘電体パターン310を形成した側の面にドライフィルムレジスト(商品名:RY3237 日立化成製)を真空ラミネーターにて熱圧着して貼り付
け、次に、フィルムマスクを用いた露光、現像することにより、図3(e)のようにエッチングレジストパターン308を形成した。このエッチングレジストパターン308をマスクとして、塩化第2鉄液で銅箔301をエッチングし、図3(f)のように、キャパシタ素子30を銅箔301から分離した個々の第1の電極309上に形成した。すなわち、キャパシタ素子30を、第1の電極309の上に、誘電体パターン310とその上の第2の電極305aとで形成した。
A dry film resist (trade name: RY3237, manufactured by Hitachi Chemical Co., Ltd.) is attached to the surface of the
この誘電体シート403のキャパシタ素子30を形成した側の面に、図3(g)のように、プリプレグ(商品名:GEA−67N 日立化成製)を真空プレス機にて貼り合わせて絶縁層311を形成した。次に、キャパシタ素子30の第1の電極309と第2の電極305aの上の絶縁層311に、炭酸ガスレーザあるいはYAGレーザによる穴あけ加工し、第1の電極309の上にビアホール312用の穴を形成し、第2の電極305aの上にビアホール312b用の穴を形成した。キャパシタ素子30では、ビアホール312用の穴は、ビアホール312b用の穴より穴径が大きく穴の深さが深いため、ビアホール312bと同時のめっきによっては穴が充填されない。そのため、ビアホール312用の穴に銅ペーストを充填してビアホール312を形成する。次に、ビアホール312と絶縁層311の表面と第2の電極305a上のビアホール312b用穴に銅めっきし穴を充填しビアホール312bを形成し、そのビアホール312、312bを配線パターン313に接続した。次に、ソルダーレジストを形成し、端子部へのニッケル−金めっき仕上げを施し配線基板を製造した。
表1に、このような製造方法で得られた配線基板のキャパシタ素子の容量値とその標準偏差の評価結果を示す。約0.8nF/mm2の容量のキャパシタが配線基板に内蔵できた。
A prepreg (trade name: GEA-67N manufactured by Hitachi Chemical Co., Ltd.) is bonded to the surface of the
Table 1 shows the evaluation results of the capacitance value and the standard deviation of the capacitor element of the wiring board obtained by such a manufacturing method. A capacitor having a capacity of about 0.8 nF / mm 2 could be built in the wiring board.
本実施例によるキャパシタ素子30の製造方法は、銅箔301上に第2の電極用導体層305を含む4層を連続成膜した誘電体シート403により製造するため、各層間の密着強度を強くでき層間剥離を防止できる効果がある。さらに第2の電極用導体層305は、更にその上に銅めっきを加えることで厚くした。そして、その誘電体シート405を、第2の電極用導体層305を外側にして配線基板に積層した後に、フォトリソ工程で第2の電極用導体層305をエッチングして第2の電極305aを形成する。その第2の電極305aのパターンを利用して、ウェットブラスト法などの方法により第1の拡散防止層302と誘電体層303と第2の拡散防止層304から成る誘電体パターン310を形成することで、第2の電極305aを形成するフォトリソ工程だけで、誘電体パターン310用のフォトリソ工程が省略できる。そのため、キャパシタ素子11の製造コストを低減できる効果がある。また、誘電体シート403を配線基板に貼り合わせた後に、第2の電極305aをパターニングしてキャパシタ素子30を形成するため、形成されたキャパシタ素子30を配線基板に転写するハンドリングによりキャパシタ素子30を傷つける不良の発生が無く、キャパシタ素子30を内蔵した配線基板の製造歩留まりを向上させることができる効果がある。
The manufacturing method of the
10,11,20,30・・・キャパシタ素子
40・・・巻き取り式スパッタリング装置
100・・・積層途中配線基板
101a・・・第1の電極
101b・・・第2の電極用ランド
102・・・拡散防止層、第1の拡散防止層
103・・・誘電体層
104・・・第2の拡散防止層
105、105b・・・第2の電極
106・・・配線パターン
107、107b・・・ビアホール
108・・・絶縁層
201・・・銅箔
201a・・・第2の電極用ランド
202・・・拡散防止層
203・・・誘電体層
204、208・・・エッチングレジストパターン
205・・・誘電体パターン
206・・・第2の電極
207・・・積層途中配線基板
209・・・第1の電極
210・・・絶縁層
211・・・ソルダーレジスト
212・・・ビアホール
301・・・銅箔
302・・・第1の拡散防止層
303・・・誘電体層
304・・・第2の拡散防止層
305・・・第2の電極用導体層
305a・・・第2の電極
306,308・・・エッチングレジストパターン
307・・・積層途中配線基板
309・・・第1の電極
310・・・誘電体パターン
311・・・絶縁層
312、312b・・・ビアホール
313・・・配線パターン
401、402・・・巻き取りロール
403・・・誘電体シート
404・・・第1のスパッタリング成膜部(ターゲット)
405・・・第2のスパッタリング成膜部(ターゲット)
406・・・第3のスパッタリング成膜部(ターゲット)
407・・・第4のスパッタリング成膜部(ターゲット)
408・・・冷却ロール
10, 11, 20, 30...
405: Second sputtering film forming part (target)
406... Third sputtering film forming unit (target)
407: Fourth sputtering film forming unit (target)
408 ... cooling roll
Claims (12)
2) 前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
3) 前記誘電体層上にフォトレジストをラミネートし、露光・現像することによりエッチングレジストパターンを形成する工程、
4) 前記エッチングレジストパターンをマスクとして拡散防止層と誘電体層をパターニングする工程、
5) 前記拡散防止層と前記銅箔とをまたぐ様に導電性ペーストにて第2の電極を形成した誘電体シートを製造する工程、
6)積層途中配線基板上に、半硬化性絶縁シートを介して前記誘電体シートを前記銅箔を
外側に向けて積層し前記半硬化性絶縁シートを硬化させることで誘電体シート積層基板を製造する工程、
7) 前記誘電体シート積層基板の前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第1の電極と第2の電極用ランドを形成する工程、
8)前記第1の電極と前記第2の電極用ランドの上に絶縁層を形成する工程、
9)前記第1の電極と前記第2の電極用ランドの上の前記絶縁層にビアホール用の穴を形成する工程、
10)前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法。 1) A step of manufacturing a dielectric sheet in which a diffusion prevention layer and a dielectric layer are formed by continuous film formation on a copper foil,
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) Laminating a photoresist on the dielectric layer, exposing and developing to form an etching resist pattern;
4) patterning the diffusion prevention layer and the dielectric layer using the etching resist pattern as a mask;
5) A step of manufacturing a dielectric sheet in which a second electrode is formed with a conductive paste so as to straddle the diffusion preventing layer and the copper foil.
6) The dielectric sheet laminated substrate is manufactured by laminating the dielectric sheet with the copper foil facing outwards on the wiring substrate in the middle of the lamination through the semi-curable insulating sheet and curing the semi-curable insulating sheet. The process of
7) Form a first electrode and a second electrode land by forming a photoresist on the copper foil of the dielectric sheet laminated substrate, exposing and developing, and etching the exposed portion of the copper foil. Process,
8) forming an insulating layer on the first electrode and the second electrode land;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode land;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:
2)前記誘電体シートに熱処理もしくはプラズマ処理を施し、前記誘電体層を結晶化させる工程、
3) 積層途中配線基板上に半硬化性絶縁シートを介して前記誘電体シートを前記第2の電極層を外側に向けて積層する工程、
4) 前記第2の電極層上にフォトレジストをラミネートし、露光・現像することによりエッチングレジストパターンを形成する工程、
5)前記エッチングレジストパターンをマスクとして前記第2の電極層をエッチングすることにより第2の電極を形成する工程、
6) 前記第2の電極をマスクとして前記第2の拡散防止層、前記誘電体層および前記第1の拡散防止層より構成されるパターンを形成する工程、
7) 前記銅箔上にフォトレジストを形成し、露光・現像し、前記銅箔の露出部分をエッチングすることで第1の電極を形成する工程、
8)前記第1の電極および前記第2の電極上に絶縁層を形成する工程、
9)前記第1の電極および前記第2の電極の上の前記絶縁層にビアホール用の穴を形成する工程、
10)前記ビアホール用の穴と前記絶縁層の表面に金属めっきすることでビアホールと配線パターンを形成する工程、
を具備することを特徴とする配線基板の製造方法。 1) a step of producing a dielectric sheet in which a first diffusion prevention layer, a dielectric layer, a second diffusion prevention layer, and a second electrode layer are formed by continuous film formation on a copper foil;
2) subjecting the dielectric sheet to heat treatment or plasma treatment to crystallize the dielectric layer;
3) A step of laminating the dielectric sheet on the wiring substrate in the middle of the lamination with the second electrode layer facing outward through a semi-curable insulating sheet;
4) Laminating a photoresist on the second electrode layer, exposing and developing to form an etching resist pattern;
5) forming a second electrode by etching the second electrode layer using the etching resist pattern as a mask;
6) forming a pattern composed of the second diffusion prevention layer, the dielectric layer, and the first diffusion prevention layer using the second electrode as a mask;
7) forming a first electrode by forming a photoresist on the copper foil, exposing and developing, and etching an exposed portion of the copper foil;
8) forming an insulating layer on the first electrode and the second electrode;
9) forming a hole for a via hole in the insulating layer on the first electrode and the second electrode;
10) A step of forming a via hole and a wiring pattern by metal plating on the surface of the hole for the via hole and the insulating layer,
A method for manufacturing a wiring board, comprising:
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