JP2008059153A - モデル作成プログラム、モデル作成プログラムを格納したコンピュータ読み取り可能な記録媒体およびモデル作成装置 - Google Patents
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- 238000004458 analytical method Methods 0.000 claims abstract description 205
- 239000004020 conductor Substances 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims description 102
- 238000012545 processing Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 21
- 230000005672 electromagnetic field Effects 0.000 abstract description 63
- 238000013461 design Methods 0.000 abstract description 14
- 210000004027 cell Anatomy 0.000 description 50
- 230000005684 electric field Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 15
- 230000015654 memory Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 7
- 238000004891 communication Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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Abstract
【解決手段】まず、回路基板をメッシュ分割する(S802)。次いで、回路解析をする際に基準電位となる所定の端子を選択する(S804)。そして、その所定の端子に対応する導体面を生成し、導体面を回路基板と垂直方向に1メッシュ分ずらして配置する(S806)。最後に、導体面と解析対象の端子との間に、所定の回路解析で必要となる回路素子を配置する(S808)。
【選択図】図8
Description
図9を参照して、電流源法によるモデル作成について説明する。なお、図9(A)は、回路基板をセルに分割した、2次元電磁界解析モデルを示す図であり、図9(B)は、図9(A)で示したモデルに対して端子間距離を1セルにした例を示す図である。
A. Thomas, et al.: The use of SPICE lumped circuits as sub-grid models for FDTD analysis, IEEE Microwave Guided Wave Letters, vol. 4, pp. 141-143 (1994) 辻村彰宏、関根秀一、庄木裕樹:Sパラメータを用いたモデル化に基づくFDTD法による高周波回路解析、電子情報通信学会論文誌B、vol. J85-B, No.9, pp. 1526-1534 (2002)
図1は、本発明のモデル作成方法を用いた、電磁界回路連携解析プログラムを実行するコンピュータ100の一例を示す概念図である。
図2に示されるように、このコンピュータ100を構成するコンピュータ本体102は、光ディスクドライブ108およびFDドライブ106に加えて、それぞれバス105に接続されたCPU(Central Processing Unit)120と、ROM(Read Only Memory)およびRAM(Random Access Memory)を含むメモリ122と、直接アクセスメモリ装置、たとえば、ハードディスク124と、外部とデータの授受を行なうための通信インターフェイス128とを含んでいる。光ディスクドライブ108にはCD−ROM118などの光ディスクが装着される。FDドライブ106にはFD116が装着される。
図3を参照して、CPU120の機能的構成を説明する。
以下、本発明に係る電磁界回路連携解析の方法について説明する。
まず、電磁界解析を行なう手法の一つであるFDTD法について説明し、次いで連携解析するのに用いられる解析手法の例として電流源法について説明する。
式(1)はnタイムステップの電界E(ベクトル)、式(2)は(n+1/2)タイムステップの磁界H(ベクトル)についての関係式である。ただし、Δt,μ,ε,σは、それぞれ、タイムステップ、透磁率、誘電率、導電率とする。
ここで、式(3)の左辺第1項のε(ΔxΔy)/Δzを等価的に平行平板コンデンサの容量C0とし、右辺をセルに流れる全電流Iとすると、式(3)は、以下の式(4)のように書き直すことが出来る。
セルに流れる全電流Iは、アンペアの法則を用いて素子の周りの磁界を面40に沿って周回積分して求められるが、磁界は一定であるため、Iは定電流源と考えることができる。したがって、式(4)は、図4(C)に示すように、電流源42とコンデンサ44と回路網46を含む等価回路として考えられる。
ここでは、本発明のモデル作成方法の概略を説明する。
図5は、図9(A)で示す2次元電磁界解析モデルに対して導体面を生成した例を示す図である。
図6は、図9(A)で示す2次元電磁界解析モデルに対して導体面を生成した、図5とは異なる例を示す図である。
以上の発明に係る電磁界回路連携解析は、以下の手続きによってコンピュータソフトウェアとして実装できる。
図7は、図4(C)で示した連携解析の処理の流れを具体的に示したフローチャートである。
まず、CPU120は、ハードディスク124に格納されている設計データ134、解析対象モデル135から解析に必要なデータを読み込む(ステップS7100)。ここで読み込むデータとは、たとえば、格子セルの寸法、FDTD解析のタイムステップ、回路解析のタイムステップ、解析時間、解析領域内の電界、磁界の初期値、回路素子の電流、電圧の初期値、解析領域内に配置されている誘電体、導体の座標値、回路素子のネットリスト、最大解析時刻Tmaxである。
まず、CPU120は、解析時刻をゼロに設定する。そして、所定のネットリストをもとに、メモリ122に記憶領域を確保し、素子の結線情報をもとに電流源法による電流源とキャパシタを追加した回路行列を生成する(ステップS7200)。
図8は、モデル作成処理の流れを示したフローチャートである。
まず、ステップS800において、CPU120は、設計データ134、解析対象モデル135から解析に必要なデータを読み込み、各種設定を行なう。具体的には、設計データ134から電磁界解析に用いるメッシュサイズや、CADデータの座標系において、解析対象となる回路素子の存在している領域を示す形状座標と回路端子が存在している位置を示す端子座標を読み込む。また、解析対象モデル135から解析対象回路の解析種別情報(電流源法、電圧源法、ブラックボックス法等)を取得し、各解析方法に従った設定を行なう。
Claims (6)
- 演算処理部を有するコンピュータに、回路基板について電磁界回路連携解析をする際に用いられるモデルの作成処理を実行させるためのモデル作成プログラムであって、
前記演算処理部が、前記回路基板をメッシュ分割するステップと、
前記演算処理部が、回路解析をする際に基準電位となる所定の端子に対応する導体面を生成した上で、前記導体面を前記回路基板と垂直方向に1メッシュ分ずらして配置したとして、前記所定の端子に対応する前記導体面上の位置を特定するステップと、
前記演算処理部が、前記導体面と解析対象の端子との間に、所定の回路解析で必要となる回路素子を配置する位置の特定を行なうステップとを備える、モデル作成プログラム。 - 前記導体面上の位置を特定するステップは、前記演算処理部が、前記回路基板上における端子に対応する端子を含むような導体面を生成する、請求項1記載のモデル作成プログラム。
- 前記導体面上の位置を特定するステップは、前記演算処理部が、前記回路基板上における前記所定の端子以外の端子に対応する、前記端子を含むような前記メッシュを削除した導体面を生成する、請求項1記載のモデル作成プログラム。
- 前記前記回路基板をメッシュ分割するステップは、
前記演算処理部が、メッシュ分割された前記回路基板からメッシュ座標を算出するステップと、
前記演算処理部が、メッシュの各頂点の空間座標と前記回路基板上における複数の端子の空間座標とから、前記端子の前記メッシュ座標を算出するステップとを含む、請求項1記載のモデル作成プログラム。 - 請求項1記載のモデル作成プログラムを格納したコンピュータ読み取り可能な記録媒体。
- 回路基板について電磁界回路連携解析をする際に用いられるモデル作成処理を実行するためのモデル作成装置であって、
前記回路基板の3次元形状を表わすデータを格納する記憶装置と、
前記モデル作成処理を実行するための演算処理装置とを備え、
前記演算処理装置は、
前記回路基板をメッシュ分割する手段と、
回路解析をする際に基準電位となる所定の端子に対応する導体面を生成し、前記導体面を前記回路基板と垂直方向に1メッシュ分ずらして配置したとして、前記所定の端子に対応する、前記導体面上の位置を特定する手段と、
前記導体面と解析対象の端子との間に、所定の回路解析で必要となる回路素子を配置する位置の特定を行なう手段とを含む、モデル作成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006233769A JP4684188B2 (ja) | 2006-08-30 | 2006-08-30 | 回路モデル作成プログラム、回路モデル作成プログラムを格納したコンピュータ読み取り可能な記録媒体および回路モデル作成装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006233769A JP4684188B2 (ja) | 2006-08-30 | 2006-08-30 | 回路モデル作成プログラム、回路モデル作成プログラムを格納したコンピュータ読み取り可能な記録媒体および回路モデル作成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008059153A true JP2008059153A (ja) | 2008-03-13 |
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Country Status (1)
Country | Link |
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