JP2008058856A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2008058856A JP2008058856A JP2006238564A JP2006238564A JP2008058856A JP 2008058856 A JP2008058856 A JP 2008058856A JP 2006238564 A JP2006238564 A JP 2006238564A JP 2006238564 A JP2006238564 A JP 2006238564A JP 2008058856 A JP2008058856 A JP 2008058856A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- circuit
- generation circuit
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
【課題】簡易な構成でブルーバック表示を行うことのできる表示装置を提供する。
【解決手段】表示装置は、ブルーバック表示用の同期信号非入力時表示データBDを生成する同期信号非入力時表示データ生成回路37と、水平同期信号Hsyncが外部から入力されているか否かを示す切替信号Ssyncを出力する回路であって、水平同期信号Hsyncが外部から入力されていない時には同期信号非入力時表示データBDが駆動用映像信号OUTとしてソースバスラインSL1〜SLnに供給されるように切替信号Ssyncを出力する切替信号生成回路38と、切替信号生成回路38から出力された切替信号Ssyncに基づいて表示部500を駆動する液晶駆動LSI2とを備える。ここで、同期信号非入力時表示データ生成回路37と切替信号生成回路38とは、液晶駆動LSI2に含まれている。
【選択図】図1
【解決手段】表示装置は、ブルーバック表示用の同期信号非入力時表示データBDを生成する同期信号非入力時表示データ生成回路37と、水平同期信号Hsyncが外部から入力されているか否かを示す切替信号Ssyncを出力する回路であって、水平同期信号Hsyncが外部から入力されていない時には同期信号非入力時表示データBDが駆動用映像信号OUTとしてソースバスラインSL1〜SLnに供給されるように切替信号Ssyncを出力する切替信号生成回路38と、切替信号生成回路38から出力された切替信号Ssyncに基づいて表示部500を駆動する液晶駆動LSI2とを備える。ここで、同期信号非入力時表示データ生成回路37と切替信号生成回路38とは、液晶駆動LSI2に含まれている。
【選択図】図1
Description
本発明は、表示装置に関し、特に、外部から表示用の信号が入力されないときにブルーバックと呼ばれる画像を表示するための処理に関する。
従来より、外部からコンポジット信号を受け取り、当該コンポジット信号に基づいて画像表示を行う表示装置が知られている。ここで、コンポジット信号とは、輝度信号や色信号や同期信号などが合成されて1つの信号として処理することのできる信号のことである。コンポジット信号を採用すると、複数の信号を1本のケーブル(信号線)で伝送することができるので、システムの構成が簡易になるという利点がある。
図11は、従来の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、ビデオデコーダ900と、基準クロック発生回路910と、タイミング信号生成回路920とソースドライバ(映像信号線駆動回路)930とゲートドライバ(走査信号線駆動回路)940とを含む液晶駆動LSI9と、表示部950とを備えている。表示部950には、複数本(n本)のソースバスライン(映像信号線)SL1〜SLnと、複数本(m本)のゲートバスライン(走査信号線)GL1〜GLmと、それら複数本のソースバスラインSL1〜SLnと複数本のゲートバスラインGL1〜GLmとの交差点にそれぞれ対応して設けられた複数個(n×m個)の画素形成部(不図示)が含まれている。
図12は、従来のソースドライバ930の詳細な構成を示すブロック図である。このソースドライバ930は、シフトレジスタ931とサンプリングメモリ群932とホールドメモリ群934とDA変換回路群935と出力回路群936とを備えている。シフトレジスタ931には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のフリップフロップ回路FF1〜FFnが含まれている。サンプリングメモリ群932には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のサンプリングメモリSM1〜SMnが含まれている。ホールドメモリ群934には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のホールドメモリHM1〜HMnが含まれている。DA変換回路群935には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のDA変換回路DAC1〜DACnが含まれている。出力回路群936には、ソースバスラインSL1〜SLnにそれぞれ対応するn個の出力回路OP1〜OPnが含まれている。
このような液晶表示装置において、外部から送られるコンポジット信号CMPを伝送するためのケーブルが取り外されることがある。図13は、当該ケーブルが取り外されたときの液晶表示装置の動作を説明するための信号波形図である。なお、時点tzでケーブルが取り外されたものとして説明する。
時点tzを含む水平走査期間よりも前の各水平走査期間においては、ラッチパルス信号LPのパルスが発生すると、当該パルス発生時にサンプリングメモリ群932内のサンプリングメモリSM1〜SMnに保持されているデータがホールドメモリ群934内のホールドメモリHM1〜HMnに取り込まれる。ホールドメモリHM1〜HMnに取り込まれたデータは、DA変換後、駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。また、各水平走査期間において、データイネーブル信号DEの論理レベルがハイレベルの期間中にタイミング信号生成回路920から送られる表示データ(デジタル映像信号)DATAがサンプリングメモリSM1〜SMnに取り込まれる。
図13に示すようにラッチパルス信号LPのパルスP91が発生すると、サンプリングメモリSM1〜SMnに保持されている(k−1)ライン目の表示データDATAがホールドメモリHM1〜HMnに取り込まれ、当該(k−1)ライン目の表示データDATAのDA変換後のデータが駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。そして、ラッチパルス信号LPのパルスP91の発生後、時点tzにケーブルが取り外される。これにより、水平同期信号Hsync、データイネーブル信号DE、および表示データDATAがソースドライバ930に正常に伝送されなくなる。このため、サンプリングメモリSM1〜SMnに取り込まれるデータについては不定の値となる。
その後、所定の期間経過後、タイミング信号生成回路920内などに設けられている自走回路によってラッチパルス信号LPのパルスP92が生成される。そのパルスP92によってサンプリングメモリSM1〜SMnに保持されているデータがホールドメモリHM1〜HMnに取り込まれるが、上述のようにサンプリングメモリSM1〜SMnに取り込まれているデータの値は不定となっている。このため、パルスP92の発生後に出力回路OP1〜OPnから出力される駆動用映像信号OUTのデータ値についても不定の値(一部サンプリングに応じた値)となる。
以上のように、液晶表示装置においてケーブルが取り外されると、本来表示されるべき画像は画面に表示されず、不定な画像表示が行われる。そこで、液晶表示装置に正常に信号が入力されていないことを使用者に認識させるために、「ブルーバック」あるいは「ブルースクリーン」と呼ばれる画像の表示が行われることがある。当該画像が「ブルーバック」あるいは「ブルースクリーン」と呼ばれているのは、典型的には青色の画像の表示が行われるからである。この色については青色に限定されるものではないが、以下の説明においては、これらの画像を総称して「ブルーバック」という。
上述したブルーバックの表示(以下、「ブルーバック表示」という。)を行うために、従来の液晶表示装置においては、液晶駆動LSI9の外部にあるビデオデコーダ900等にブルーバック表示用の処理回路が設けられている。そして、所定の期間コンポジット信号CMPが入力されなかったときに、ブルーバック表示用の処理回路で表示用のデータや水平同期信号Hsync、垂直同期信号Vsyncが生成され、それらがソースドライバ930に送られる。
特開平10−111665号公報
上述のように、従来の液晶表示装置においては、外部から送られるコンポジット信号を受け取るビデオデコーダ900等にブルーバック表示用の処理回路が設けられている。このため、ビデオデコーダ900等でのデータの作成や当該データの液晶駆動LSI9への伝送が必要となり、回路規模が大きくなっている。ところが、近年、液晶表示装置の小型化、簡略化の要求が高まっている。例えば、携帯電話や携帯端末等においても有線によるデータ伝送が行われることがあり、このようなサイズの小さい表示装置においてもブルーバック表示の必要性がある。
そこで、本発明は、簡易な構成でブルーバック表示を行うことのできる表示装置を提供することを目的とする。
第1の発明は、画像を表示するための駆動用映像信号を伝達する映像信号線を有する表示部を備え、画像表示用の同期信号が外部から入力されていない時には前記表示部に所定の同期信号非入力時用画像を表示する表示装置であって、
前記同期信号非入力時用画像を示す同期信号非入力時用画像信号を生成する同期信号非入力時用画像信号生成回路と、
前記同期信号が外部から入力されているか否かを示す切替信号を出力する回路であって、前記同期信号が外部から入力されていない時には前記同期信号非入力時用画像信号が前記駆動用映像信号として前記映像信号線に供給されるように前記切替信号を出力する切替信号生成回路と、
前記駆動用映像信号として前記映像信号線に供給される信号を前記切替信号に基づいて選択する選択回路と、
前記切替信号生成回路から出力された切替信号に基づいて前記表示部を駆動する駆動用集積回路と
を備え、
前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは前記駆動用集積回路に含まれていることを特徴とする。
前記同期信号非入力時用画像を示す同期信号非入力時用画像信号を生成する同期信号非入力時用画像信号生成回路と、
前記同期信号が外部から入力されているか否かを示す切替信号を出力する回路であって、前記同期信号が外部から入力されていない時には前記同期信号非入力時用画像信号が前記駆動用映像信号として前記映像信号線に供給されるように前記切替信号を出力する切替信号生成回路と、
前記駆動用映像信号として前記映像信号線に供給される信号を前記切替信号に基づいて選択する選択回路と、
前記切替信号生成回路から出力された切替信号に基づいて前記表示部を駆動する駆動用集積回路と
を備え、
前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは前記駆動用集積回路に含まれていることを特徴とする。
第2の発明は、第1の発明において、
前記同期信号非入力時用画像信号は、前記選択回路に並列信号として入力されることを特徴とする。
前記同期信号非入力時用画像信号は、前記選択回路に並列信号として入力されることを特徴とする。
第3の発明は、第1または第2の発明において、
前記駆動用集積回路は、
前記同期信号に基づいて画像表示のタイミングを取るためのタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づいて前記駆動用映像信号を前記映像信号線に供給する映像信号線駆動回路と
を含み、
前記タイミング信号生成回路と前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは、前記映像信号線駆動回路に含まれていることを特徴とする。
前記駆動用集積回路は、
前記同期信号に基づいて画像表示のタイミングを取るためのタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づいて前記駆動用映像信号を前記映像信号線に供給する映像信号線駆動回路と
を含み、
前記タイミング信号生成回路と前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは、前記映像信号線駆動回路に含まれていることを特徴とする。
第4の発明は、第1から第3までのいずれかの発明において、
外部から送られるコンポジット信号を分離して前記同期信号を取り出すデコーダ回路を備えていることを特徴とする。
外部から送られるコンポジット信号を分離して前記同期信号を取り出すデコーダ回路を備えていることを特徴とする。
上記第1の発明によれば、同期信号が外部から入力されていない時には、切替信号生成回路によって、同期信号非入力時用画像信号生成回路で生成される同期信号非入力時用画像信号が駆動用映像信号として映像信号線に供給されるように切替信号が出力される。そして、選択回路では、その切替信号によって駆動用映像信号として同期信号非入力時用画像信号が選択される。これにより、同期信号が外部から入力されていない時には、同期信号非入力時用画像信号に基づいてブルーバック表示が行われる。ここで、同期信号非入力時用画像信号生成回路と切替信号生成回路と選択回路とは、表示部を駆動する駆動用集積回路に含まれている。すなわち、ブルーバック表示のための構成要素は全て駆動用集積回路に含まれている。また、駆動用集積回路の外部から駆動用集積回路の内部へのブルーバック表示のためのデータの伝送が不要となる。これにより、表示装置において、従来よりも簡易な構成でブルーバック表示を行うことができる。
上記第2の発明によれば、同期信号非入力時用画像信号は、選択回路にパラレルに入力される。このため、同期信号が外部から入力されなかった時、選択回路が同期信号非入力時用画像信号を選択することによって、速やかに同期信号非入力時用画像信号が映像信号線に供給されるようにすることができる。これにより、従来よりも速やかにブルーバック表示を行うことができる。
上記第3の発明によれば、同期信号非入力時用画像信号生成回路と切替信号生成回路と選択回路とタイミング信号を生成するためのタイミング信号生成回路とは、駆動用集積回路内の映像信号線駆動回路に含まれている。このため、集積度が高まり、ブルーバック表示を行う表示装置の小型化が実現される。
上記第4の発明によれば、外部からコンポジット信号を受け取り当該コンポジット信号の入力状態に基づいてブルーバック表示を行う表示装置の小型化が実現される。
以下、添付図面を参照しつつ本発明の一実施形態について説明する。
<1.液晶表示装置の全体構成および動作>
図2は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、デコーダ回路としてのビデオデコーダ100と、基準クロック発生回路150と、タイミング信号生成回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400とを含む駆動用集積回路として液晶駆動LSI2と、表示部500とを備えている。タイミング信号生成回路200には、自走回路210が含まれている。表示部500には、複数本(n本)のソースバスライン(映像信号線)SL1〜SLnと、複数本(m本)のゲートバスライン(走査信号線)GL1〜GLmと、それら複数本のソースバスラインSL1〜SLnと複数本のゲートバスラインGL1〜GLmとの交差点にそれぞれ対応して設けられた複数個(n×m個)の画素形成部(不図示)が含まれている。各画素形成部には、スイッチング素子としてのTFTと、そのTFTのドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた共通電極および補助容量電極と、画素電極と共通電極とによって形成される液晶容量と、画素電極と補助容量電極とによって形成される補助容量とが含まれている。そして、液晶容量と補助容量とによって画素容量が形成されている。
図2は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、デコーダ回路としてのビデオデコーダ100と、基準クロック発生回路150と、タイミング信号生成回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400とを含む駆動用集積回路として液晶駆動LSI2と、表示部500とを備えている。タイミング信号生成回路200には、自走回路210が含まれている。表示部500には、複数本(n本)のソースバスライン(映像信号線)SL1〜SLnと、複数本(m本)のゲートバスライン(走査信号線)GL1〜GLmと、それら複数本のソースバスラインSL1〜SLnと複数本のゲートバスラインGL1〜GLmとの交差点にそれぞれ対応して設けられた複数個(n×m個)の画素形成部(不図示)が含まれている。各画素形成部には、スイッチング素子としてのTFTと、そのTFTのドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた共通電極および補助容量電極と、画素電極と共通電極とによって形成される液晶容量と、画素電極と補助容量電極とによって形成される補助容量とが含まれている。そして、液晶容量と補助容量とによって画素容量が形成されている。
この液晶表示装置では、装置からケーブルが取り外される等によって外部から正常に信号が入力されなくなったときには、正常に信号が入力されていないことを使用者に認識させるために、「ブルーバック」等と呼ばれる画像(同期信号非入力時用画像)の表示が行われる。
基準クロック発生回路150は、基準クロック信号CLKを出力する。ビデオデコーダ100は、外部から送られるコンポジット信号CMPと基準クロック発生回路150から出力される基準クロック信号CLKとを受け取り、水平同期信号Hsync、垂直同期信号Vsync、データイネーブル信号DE、およびデジタル映像信号DATAを出力する。
タイミング信号生成回路200は、ビデオデコーダ100から出力される水平同期信号Hsync、垂直同期信号Vsync、データイネーブル信号DE、およびデジタル映像信号DATAと、基準クロック発生回路150から出力される基準クロック信号CLKとを受け取り、ドットクロック信号DCLK、ソーススタートパルス信号SSP、ラッチパルス信号LP、データイネーブル信号DE、水平同期信号Hsync、デジタル映像信号DATA、ゲートスタートパルス信号GSP、ゲートクロック信号GCK、およびゲートイネーブル信号GOEを出力する。
ソースドライバ300は、タイミング信号生成回路200から出力される画像表示のためのタイミング信号としてのドットクロック信号DCLK、ソーススタートパルス信号SSP、ラッチパルス信号LP、データイネーブル信号DE、および水平同期信号Hsyncと、デジタル映像信号DATAとを受け取り、表示部500内の各画素形成部の画素容量を充電するために駆動用映像信号を各ソースバスラインSL1〜SLnに印加する。
ゲートドライバ400は、タイミング信号生成回路200から出力されるゲートスタートパルス信号GSP、ゲートクロック信号GCK、およびゲートイネーブル信号GOEに基づいて、アクティブな走査信号の各ゲートバスラインGL1〜GLmへの印加を1垂直走査期間を周期として繰り返す。
以上のようにして、各ソースバスラインSL1〜SLnに駆動用映像信号が印加され、各ゲートバスラインGL1〜GLmに走査信号が印加されることにより、表示部500に画像が表示される。
<2.ソースドライバの構成および動作>
図1は、本実施形態におけるソースドライバ300の詳細な構成を示すブロック図である。このソースドライバ300は、シフトレジスタ31と、サンプリングメモリ群32と、選択回路群33と、ホールドメモリ群34と、DA変換回路群35と、出力回路群36と、同期信号非入力時用画像信号生成回路としての同期信号非入力時表示データ生成回路37と、切替信号生成回路38とを備えている。
図1は、本実施形態におけるソースドライバ300の詳細な構成を示すブロック図である。このソースドライバ300は、シフトレジスタ31と、サンプリングメモリ群32と、選択回路群33と、ホールドメモリ群34と、DA変換回路群35と、出力回路群36と、同期信号非入力時用画像信号生成回路としての同期信号非入力時表示データ生成回路37と、切替信号生成回路38とを備えている。
シフトレジスタ31には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のフリップフロップ回路FF1〜FFnが含まれている。サンプリングメモリ群32には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のサンプリングメモリSM1〜SMnが含まれている。選択回路群33には、ソースバスラインSL1〜SLnにそれぞれ対応するn個の選択回路SE1〜SEnが含まれている。ホールドメモリ群34には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のホールドメモリHM1〜HMnが含まれている。DA変換回路群35には、ソースバスラインSL1〜SLnにそれぞれ対応するn個のDA変換回路DAC1〜DACnが含まれている。出力回路群36には、ソースバスラインSL1〜SLnにそれぞれ対応するn個の出力回路OP1〜OPnが含まれている。
シフトレジスタ31にはソーススタートパルス信号SSPとドットクロック信号DCLKとが入力される。シフトレジスタ31は、これらの信号SSP、DCLKに基づき、ソーススタートパルス信号SSPに含まれる各パルスをフリップフロップ回路FF1からFFnへと順次に転送する。この転送に応じて、各フリップフロップ回路FF1〜FFnからサンプリングパルスが順次に出力される。
サンプリングパルスは、サンプリングメモリ群32の各サンプリングメモリSM1〜SMnに入力される。また、サンプリングメモリSM1〜SMnには、タイミング信号生成回路200から出力されたデジタル映像信号DATAおよびデータイネーブル信号DEが入力される。各サンプリングメモリSM1〜SMnは、データイネーブル信号DEの論理レベルがハイレベルの期間中に、対応するフリップフロップ回路FF1〜FFnから出力されるサンプリングパルスのタイミングでデジタル映像信号DATAをサンプリングし、それを内部画像信号として出力する。
選択回路群33に含まれる各選択回路SE1〜SEnには、対応するサンプリングメモリSM1〜SMnから出力される内部画像信号と、同期信号非入力時表示データ生成回路37から出力される後述の同期信号非入力時表示データBDと、切替信号生成回路38から出力される後述の切替信号Ssyncとが入力される。そして、切替信号Ssyncの論理レベルがハイレベルの時には、上記内部画像信号が各選択回路SE1〜SEnから表示用信号として出力される。一方、切替信号Ssyncの論理レベルがローレベルの時には、上記同期信号非入力時表示データBDが各選択回路SE1〜SEnから表示用信号として出力される。
各ホールドメモリHM1〜HMnは、対応する選択回路SE1〜SEnから出力される表示用信号を受け取り、タイミング信号生成回路200から出力されるラッチパルス信号LPのパルスに基づいてその表示用信号を一斉に出力する。
DA変換回路群35に含まれる各DA変換回路DAC1〜DACnは、対応するホールドメモリHM1〜HMnから出力されるデジタルの表示用信号をアナログ信号に変換する。そして、当該アナログ信号が出力回路群36に含まれる各出力回路OP1〜OPnから駆動用映像信号として出力される。
同期信号非入力時表示データ生成回路37は、ブルーバック表示用のデータ(同期信号非入力時表示データ)BDを生成し、出力する。なお、ブルーバック表示の画像の色は、RGBの色毎に設定が行われることにより決定される。例えばRGBの各色8ビットの液晶表示装置の場合、コンポジット信号CMPが入力されていない時に青色の画像を表示するのであれば、B(青)については8ビット全てがハイレベルに設定され、R(赤)およびG(緑)については8ビット全てがローレベルに設定される。なお、ソースドライバ300内にレジスタを備えておき、RGBの各色のデータを外部から設定できるようにしても良い。
図3は、切替信号生成回路38の構成を示す回路図である。この切替信号生成回路38は公知のフリップフロップ回路となっている。この切替信号生成回路38では、水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化すると切替信号Ssyncの論理レベルがローレベルからハイレベルに変化し、水平同期信号Hsyncの論理レベルがハイレベルの時にラッチパルス信号LPの論理レベルがハイレベルからローレベルに変化すると切替信号Ssyncの論理レベルがハイレベルからローレベルに変化する。なお、水平同期信号Hsyncを伝送する信号線はプルアップ抵抗に接続され、切替信号生成回路38に不安定な水平同期信号Hsyncが入力されないように施されている。
<3.通常表示からブルーバック表示への変化>
次に、ケーブルが取り外される等によって通常表示からブルーバック表示に変化するときの液晶表示装置の動作について説明する。
次に、ケーブルが取り外される等によって通常表示からブルーバック表示に変化するときの液晶表示装置の動作について説明する。
<3.1 自走回路の動作>
まず、タイミング信号生成回路200内の自走回路210の動作について、図4および図5を参照しつつ説明する。この自走回路210は、ビデオデコーダ100から出力される水平同期信号Hsyncと基準クロック発生回路150から出力される基準クロック信号CLKとを受け取り、ラッチパルス信号LPとソーススタートパルス信号SSPとを出力する。
まず、タイミング信号生成回路200内の自走回路210の動作について、図4および図5を参照しつつ説明する。この自走回路210は、ビデオデコーダ100から出力される水平同期信号Hsyncと基準クロック発生回路150から出力される基準クロック信号CLKとを受け取り、ラッチパルス信号LPとソーススタートパルス信号SSPとを出力する。
また、この自走回路210は、内部カウンタを有している。内部カウンタは、水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化した時、あるいは、前回水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化した時から基準クロック信号CLKのパルスが所定回数(以下、「カウンタリセット設定回数」という。)だけ発生した時にリセットされる。なお、基準クロック信号CLKのパルスがカウンタリセット設定回数だけ発生するのに要する期間が少なくとも1水平走査期間となるように、カウンタリセット設定回数は定められている。
図4は、通常表示が行われている期間中すなわちコンポジット信号CMPが外部から正常に入力されているときの自走回路210内の信号波形図である。水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化すると、上述のとおり内部カウンタがリセットされる。そして、内部カウンタがリセットされた後、期間T1経過後にラッチパルス信号LPのパルスが発生し、その後さらに期間T2経過後にソーススタートパルス信号SSPのパルスが発生する。このような動作が1水平走査期間毎に繰り返される。
図5は、この液晶表示装置からケーブルが取り外される前後の自走回路210内の信号波形図である。なお、ケーブルは時点taと時点tbとの間で取り外されたものとして説明する。
時点taでは、コンポジット信号CMPは外部から正常に入力されている。従って、自走回路210では、水平同期信号Hsyncについてのハイレベルからローレベルへの論理レベルの変化が検出される。これにより内部カウンタがリセットされ、時点taから期間T1経過後にラッチパルス信号LPのパルスが発生し、その後さらに期間T2経過後にソーススタートパルス信号SSPのパルスが発生する。
その後、本来であれば時点taから1水平走査期間経過後の時点tbに水平同期信号Hsyncの論理レベルの変化が検出されるが、時点taと時点tbとの間でケーブルが取り外されているので当該変化が検出されない。このとき、時点taから基準クロック信号CLKのパルスが上述のカウンタリセット設定回数だけ発生した時点(時点taから期間T3経過後)tcに内部カウンタがリセットされる。そして、内部カウンタがリセットされた後、期間T1経過後にラッチパルス信号LPのパルスが生成され、その後さらに期間T2経過後にソーススタートパルス信号SSPのパルスが生成される。
<3.2 切替信号生成回路の動作>
次に切替信号生成回路38の動作について、図6および図7を参照しつつ説明する。図6は、通常表示が行われている期間中の切替信号生成回路38の信号波形図である。図6に示すように、水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化した時、切替信号Ssyncの論理レベルがローレベルからハイレベルに変化する。その後、ラッチパルス信号LPのパルスが発生する。この時、選択回路SE1〜SEnから出力されているデータがホールドメモリHM1〜HMnに取り込まれるところ、切替信号Ssyncの論理レベルがハイレベルの期間中にはサンプリングメモリSM1〜SMnから出力されている内部画像信号が選択回路SE1〜SEnから出力されている。従って、ラッチパルス信号LPのパルスの発生によって、通常の表示データがホールドメモリHM1〜HMnに取り込まれる。
次に切替信号生成回路38の動作について、図6および図7を参照しつつ説明する。図6は、通常表示が行われている期間中の切替信号生成回路38の信号波形図である。図6に示すように、水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化した時、切替信号Ssyncの論理レベルがローレベルからハイレベルに変化する。その後、ラッチパルス信号LPのパルスが発生する。この時、選択回路SE1〜SEnから出力されているデータがホールドメモリHM1〜HMnに取り込まれるところ、切替信号Ssyncの論理レベルがハイレベルの期間中にはサンプリングメモリSM1〜SMnから出力されている内部画像信号が選択回路SE1〜SEnから出力されている。従って、ラッチパルス信号LPのパルスの発生によって、通常の表示データがホールドメモリHM1〜HMnに取り込まれる。
図7は、装置からケーブルが取り外されてコンポジット信号CMPが外部から入力されなかったときの切替信号生成回路38の信号波形図である。コンポジット信号CMPの入力が行われないときには水平同期信号Hsyncの論理レベルはハイレベルで維持されるので、切替信号Ssyncの論理レベルはローレベルに維持される。このとき、上述した自走回路210で生成されたラッチパルス信号LPのパルスが与えられると、当該パルスが発生した時に選択回路SE1〜SEnから出力されているデータがホールドメモリHM1〜HMnに取り込まれる。ここで、切替信号Ssyncの論理レベルがローレベルの期間中にはブルーバック表示のための同期信号非入力時表示データBDが選択回路SE1〜SEnから出力されている。従って、ラッチパルス信号LPのパルスの発生によって、ブルーバック表示のための同期信号非入力時表示データBDがホールドメモリHM1〜HMnに取り込まれる。
<3.3 画像表示の変化>
次に、画像表示の変化について、図8および図9を参照しつつ説明する。
次に、画像表示の変化について、図8および図9を参照しつつ説明する。
図8は、通常表示が行われている期間中のソースドライバ300における信号波形図である。各水平走査期間において、ラッチパルス信号LPのパルスが発生すると、当該パルス発生時にサンプリングメモリSM1〜SMnに保持されているデータ(通常の表示データ)がホールドメモリHM1〜HMnに取り込まれ、DA変換後、駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。
例えば、ラッチパルス信号LPのパルスP1が発生すると、サンプリングメモリSM1〜SMnに保持されている(k−1)ライン目の表示データがホールドメモリHM1〜HMnに取り込まれ、当該(k−1)ライン目の表示データのDA変換後のデータが駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。そして、ラッチパルス信号LPのパルスP1の発生後、データイネーブル信号DEの論理レベルがハイレベルの期間中に、タイミング信号生成回路200から送られるkライン目の有効表示データがサンプリングメモリSM1〜SMnに取り込まれる。
その後、ラッチパルス信号LPのパルスP2が発生すると、サンプリングメモリSM1〜SMnに保持されているkライン目の表示データがホールドメモリHM1〜HMnに取り込まれ、当該kライン目の表示データのDA変換後のデータが駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。以上のようにして、1水平走査期間毎に1ライン分ずつ通常の表示データの表示が行われる。
図9は、通常表示からブルーバック表示に変化するときのソースドライバ300における信号波形図である。なお、時点txでケーブルが取り外されたものとして説明する。
ケーブルが取り外される時点txを含む水平走査期間よりも前の各水平走査期間においては、ラッチパルス信号LPのパルスが発生すると、当該パルス発生時にサンプリングメモリSM1〜SMnに保持されているデータ(通常の表示データ)がホールドメモリHM1〜HMnに取り込まれる。そのホールドメモリHM1〜HMnに取り込まれたデータは、DA変換後、駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。また、各水平走査期間において、データイネーブル信号DEの論理レベルがハイレベルの期間中に、タイミング信号生成回路200から送られる有効表示データがサンプリングメモリSM1〜SMnに取り込まれる。
図9に示すようにラッチパルス信号LPのパルスP11が発生すると、サンプリングメモリSM1〜SMnに保持されている(k−1)ライン目の表示データがホールドメモリHM1〜HMnに取り込まれ、当該(k−1)ライン目の表示データのDA変換後のデータが駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。
ラッチパルス信号LPのパルスP11の発生後、時点txにケーブルが取り外される。これにより、水平同期信号Hsyncの論理レベルはハイレベルに維持される。また、データイネーブル信号DEおよび表示データDATAがソースドライバ300に正常に伝送されなくなり、それらのデータ値が不定の値となる。このため、サンプリングメモリSM1〜SMnに取り込まれるデータについても不定の値となる。
その後、パルスP11の発生時から期間T3(図5に示す期間T3と同じ長さ)経過後にタイミング信号生成回路200内の自走回路210によってラッチパルス信号LPのパルスP12が生成される。この時には、図7に示したように切替信号Ssyncの論理レベルはローレベルになっているので、パルスP12の発生によってブルーバック表示のための同期信号非入力時表示データBDがホールドメモリHM1〜HMnに取り込まれる。そして、同期信号非入力時表示データBDのDA変換後のデータが駆動用映像信号OUTとして出力回路OP1〜OPnから出力される。これにより、パルスP12の発生後にはブルーバック表示が行われる。
<4.効果>
本実施形態によると、タイミング信号生成回路200内には、水平同期信号Hsyncと基準クロック信号CLKとに基づいてラッチパルス信号LPとソーススタートパルス信号SSPとを生成する自走回路210が設けられている。また、ソースドライバ300には、ブルーバック表示用のデータである同期信号非入力時表示データBDを生成する同期信号非入力時表示データ生成回路37が設けられている。さらに、ソースドライバ300には、ラッチパルス信号LPと水平同期信号Hsyncとに基づいてサンプリングメモリSM1〜SMnに取り込まれている表示データと同期信号非入力時表示データBDの一方を表示用信号として選択するための切替信号Ssyncを生成する切替信号生成回路38が設けられている。
本実施形態によると、タイミング信号生成回路200内には、水平同期信号Hsyncと基準クロック信号CLKとに基づいてラッチパルス信号LPとソーススタートパルス信号SSPとを生成する自走回路210が設けられている。また、ソースドライバ300には、ブルーバック表示用のデータである同期信号非入力時表示データBDを生成する同期信号非入力時表示データ生成回路37が設けられている。さらに、ソースドライバ300には、ラッチパルス信号LPと水平同期信号Hsyncとに基づいてサンプリングメモリSM1〜SMnに取り込まれている表示データと同期信号非入力時表示データBDの一方を表示用信号として選択するための切替信号Ssyncを生成する切替信号生成回路38が設けられている。
ここで、水平同期信号Hsyncの論理レベルがハイレベルからローレベルに変化すると切替信号Ssyncの論理レベルがローレベルからハイレベルに変化し、水平同期信号Hsyncの論理レベルがハイレベルの時にラッチパルス信号LPの論理レベルがハイレベルからローレベルに変化すると切替信号Ssyncの論理レベルがハイレベルからローレベルに変化するように切替信号生成回路38は構成されている。また、ソースドライバ300内の各選択回路SE1〜SEnは、切替信号Ssyncの論理レベルがローレベルの時には同期信号非入力時表示データBDが表示用信号として選択され、切替信号Ssyncの論理レベルがハイレベルの時にはサンプリングメモリSM1〜SMnに取り込まれている表示データが表示用信号として選択されるように構成されている。
上述の構成において、装置からケーブルが取り外される等によってコンポジット信号CMPが外部から入力されなくなると、タイミング信号生成回路200内の自走回路210でラッチパルス信号LPとソーススタートパルス信号SSPとが生成される。切替信号生成回路38ではラッチパルス信号LPと水平同期信号Hsyncとに基づいて切替信号Ssyncが生成されるところ、水平同期信号Hsyncの論理レベルはハイレベルで維持されるので、切替信号Ssyncの論理レベルはローレベルに維持される。このため、各選択回路SE1〜SEnでは、表示用信号として同期信号非入力時表示データBDが選択される。これにより、同期信号非入力時表示データBDに基づく駆動用映像信号OUTが各出力回路OP1〜OPnから出力され、ブルーバック表示が行われる。
ここで、従来の液晶表示装置においては、ブルーバック表示をするために液晶駆動LSI2の外部にあるビデオデコーダ100等にブルーバック表示用の処理回路が設けられていた。そして、コンポジット信号CMPが外部から正常に入力されなくなったときには、ブルーバック表示用の処理回路で表示用のデータや水平同期信号Hsync、垂直同期信号Vsyncを生成し、当該生成されたデータをソースドライバ300に伝送することを要していた。一方、本実施形態においては、液晶駆動LSI2の外部には従来設けられていたブルーバック表示用の処理回路は設けられておらず、ブルーバック表示をするための構成は全て液晶駆動LSI2内に設けられている。このため、ブルーバック表示用のデータを液晶駆動LSI2の外部から液晶駆動LSI2の内部に伝送することを要しない。
以上のように、本実施形態によると、従来よりも簡易な構成でブルーバック表示を行うことができる。このため、小型化や簡略化の要求が高まっている液晶表示装置に本構成を適用することにより、サイズの拡大化を抑制することができる。
また、従来においては、液晶駆動LSI2の外部のビデオデコーダ100等で水平同期信号Hsyncが検出されなかったときに、当該ビデオデコーダ100等でブルーバック表示用のデータが生成され、さらにその生成されたデータの液晶駆動LSI2の内部への伝送がなされていた。このため、コンポジット信号CMPが外部から正常に入力されなくなったときに、ブルーバック表示は速やかには行われなかった。一方、本実施形態では、水平同期信号Hsyncを検出する切替信号生成回路38が液晶駆動LSI2内のソースドライバ300に設けられ、また、ブルーバック表示用の同期信号非入力時表示データBDはソースドライバ300内の各選択回路SE1〜SEnにパラレルに入力される。このため、水平同期信号Hsyncが正常に検出されなかったときに、液晶駆動LSI2の外部から液晶駆動LSI2の内部にブルーバック表示用のデータを伝送することなく、コンポジット信号CMPが外部から正常に入力されなくなった水平走査期間の次の水平走査期間からブルーバック表示を開始することができる。
<5.その他>
上記実施形態においては、タイミング信号生成回路200はビデオデコーダ100とソースドライバ300との間に設けられていることを前提に説明しているが、本発明はこれに限定されない。例えば、図10に示すようにソースドライバ310内にタイミング信号生成回路200を備える構成においても本発明を適用することができる。これにより、ブルーバック表示をするための構成要素が全てソースドライバ310内に格納され、上記実施形態と比べてさらなる装置の小型化、簡略化が実現される。なお、図10におけるソース駆動部301は、上記実施形態(図2)におけるソースドライバ300に相当する。
上記実施形態においては、タイミング信号生成回路200はビデオデコーダ100とソースドライバ300との間に設けられていることを前提に説明しているが、本発明はこれに限定されない。例えば、図10に示すようにソースドライバ310内にタイミング信号生成回路200を備える構成においても本発明を適用することができる。これにより、ブルーバック表示をするための構成要素が全てソースドライバ310内に格納され、上記実施形態と比べてさらなる装置の小型化、簡略化が実現される。なお、図10におけるソース駆動部301は、上記実施形態(図2)におけるソースドライバ300に相当する。
また、ソースドライバ300を複数個備える液晶表示装置においても本発明を適用することができる。この場合、その複数個のソースドライバ300のそれぞれの構成が図1に示したようなものとなる。
2…液晶駆動LSI
31…シフトレジスタ
32…サンプリングメモリ群
33…選択回路群
34…ホールドメモリ群
35…DA変換回路群
36…出力回路群
37…同期信号非入力時表示データ生成回路
38…切替信号生成回路
100…ビデオデコーダ
150…基準クロック発生回路
200…タイミング信号生成回路
210…自走回路
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
500…表示部
BD…同期信号非入力時表示データ
CLK…基準クロック信号
DATA…デジタル映像信号
DCLK…ドットクロック信号
DE…データイネーブル信号
Hsync…水平同期信号
LP…ラッチパルス信号
SSP…ソーススタートパルス信号
Ssync…切替信号
31…シフトレジスタ
32…サンプリングメモリ群
33…選択回路群
34…ホールドメモリ群
35…DA変換回路群
36…出力回路群
37…同期信号非入力時表示データ生成回路
38…切替信号生成回路
100…ビデオデコーダ
150…基準クロック発生回路
200…タイミング信号生成回路
210…自走回路
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
500…表示部
BD…同期信号非入力時表示データ
CLK…基準クロック信号
DATA…デジタル映像信号
DCLK…ドットクロック信号
DE…データイネーブル信号
Hsync…水平同期信号
LP…ラッチパルス信号
SSP…ソーススタートパルス信号
Ssync…切替信号
Claims (4)
- 画像を表示するための駆動用映像信号を伝達する映像信号線を有する表示部を備え、画像表示用の同期信号が外部から入力されていない時には前記表示部に所定の同期信号非入力時用画像を表示する表示装置であって、
前記同期信号非入力時用画像を示す同期信号非入力時用画像信号を生成する同期信号非入力時用画像信号生成回路と、
前記同期信号が外部から入力されているか否かを示す切替信号を出力する回路であって、前記同期信号が外部から入力されていない時には前記同期信号非入力時用画像信号が前記駆動用映像信号として前記映像信号線に供給されるように前記切替信号を出力する切替信号生成回路と、
前記駆動用映像信号として前記映像信号線に供給される信号を前記切替信号に基づいて選択する選択回路と、
前記切替信号生成回路から出力された切替信号に基づいて前記表示部を駆動する駆動用集積回路と
を備え、
前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは前記駆動用集積回路に含まれていることを特徴とする、表示装置。 - 前記同期信号非入力時用画像信号は、前記選択回路に並列信号として入力されることを特徴とする、請求項1に記載の表示装置。
- 前記駆動用集積回路は、
前記同期信号に基づいて画像表示のタイミングを取るためのタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づいて前記駆動用映像信号を前記映像信号線に供給する映像信号線駆動回路と
を含み、
前記タイミング信号生成回路と前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは、前記映像信号線駆動回路に含まれていることを特徴とする、請求項1または2に記載の表示装置。 - 外部から送られるコンポジット信号を分離して前記同期信号を取り出すデコーダ回路を備えていることを特徴とする、請求項1から3までのいずれか1項に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238564A JP2008058856A (ja) | 2006-09-04 | 2006-09-04 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238564A JP2008058856A (ja) | 2006-09-04 | 2006-09-04 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008058856A true JP2008058856A (ja) | 2008-03-13 |
Family
ID=39241614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006238564A Pending JP2008058856A (ja) | 2006-09-04 | 2006-09-04 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008058856A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013156323A (ja) * | 2012-01-27 | 2013-08-15 | Seiko Epson Corp | 表示制御装置及びそれを用いた電子機器 |
JP2020086200A (ja) * | 2018-11-28 | 2020-06-04 | セイコーエプソン株式会社 | 回路装置、電気光学装置、電子機器及び移動体 |
-
2006
- 2006-09-04 JP JP2006238564A patent/JP2008058856A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013156323A (ja) * | 2012-01-27 | 2013-08-15 | Seiko Epson Corp | 表示制御装置及びそれを用いた電子機器 |
JP2020086200A (ja) * | 2018-11-28 | 2020-06-04 | セイコーエプソン株式会社 | 回路装置、電気光学装置、電子機器及び移動体 |
CN111243470A (zh) * | 2018-11-28 | 2020-06-05 | 精工爱普生株式会社 | 电路装置、电光装置、电子设备及移动体 |
JP7119948B2 (ja) | 2018-11-28 | 2022-08-17 | セイコーエプソン株式会社 | 回路装置、電気光学装置、電子機器及び移動体 |
CN111243470B (zh) * | 2018-11-28 | 2023-06-27 | 精工爱普生株式会社 | 电路装置、电光装置、电子设备及移动体 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8305326B2 (en) | Gate driving circuit having improved tolerance to gate voltage ripple and display device having the same | |
KR101325982B1 (ko) | 액정표시장치 및 이의 구동방법 | |
TWI540562B (zh) | 液晶顯示裝置 | |
TWI493521B (zh) | 顯示器驅動器積體電路以及使用顯示器驅動器積體電路之系統及方法 | |
US20140198023A1 (en) | Gate driver on array and method for driving gate lines of display panel | |
US7612789B2 (en) | Image display device and timing controller | |
JP2010049229A (ja) | タイミングコントローラ、及びこれを有する表示装置 | |
JP5623064B2 (ja) | データストリームを利用した送受信システムのインターフェース方法 | |
US20130187843A1 (en) | Display device and method of driving same | |
US20150138259A1 (en) | Driving device for driving display unit | |
JP2011133888A (ja) | 駆動回路及びこれを有する表示装置 | |
US20090085858A1 (en) | Driving circuit and related driving method of display panel | |
US8823626B2 (en) | Matrix display device with cascading pulses and method of driving the same | |
TW200912876A (en) | Display device, driving method of the same and electronic equipment incorporating the same | |
JP2008058856A (ja) | 表示装置 | |
US7782289B2 (en) | Timing controller for controlling pixel level multiplexing display panel | |
US20210201756A1 (en) | Display driving apparatus | |
KR100977217B1 (ko) | 액정표시장치의 구동장치 및 방법 | |
JP2006295607A (ja) | 映像信号処理装置及びその映像信号処理装置を備えたディスプレイ装置 | |
JP2006295588A (ja) | 映像信号処理装置 | |
US20070229481A1 (en) | Scanning signal line driving device, liquid crystal display device, and liquid crystal display method | |
KR101630335B1 (ko) | 액정표시장치 | |
US20130278489A1 (en) | Display panel driving circuit and display device | |
US10607558B2 (en) | Gate driving circuit | |
KR20190079825A (ko) | Gip 구동회로 및 이를 이용한 표시장치 |