JP2008058856A - 表示装置 - Google Patents

Abstract

【課題】簡易な構成でブルーバック表示を行うことのできる表示装置を提供する。
【解決手段】表示装置は、ブルーバック表示用の同期信号非入力時表示データＢＤを生成する同期信号非入力時表示データ生成回路３７と、水平同期信号Ｈｓｙｎｃが外部から入力されているか否かを示す切替信号Ｓｓｙｎｃを出力する回路であって、水平同期信号Ｈｓｙｎｃが外部から入力されていない時には同期信号非入力時表示データＢＤが駆動用映像信号ＯＵＴとしてソースバスラインＳＬ１〜ＳＬｎに供給されるように切替信号Ｓｓｙｎｃを出力する切替信号生成回路３８と、切替信号生成回路３８から出力された切替信号Ｓｓｙｎｃに基づいて表示部５００を駆動する液晶駆動ＬＳＩ２とを備える。ここで、同期信号非入力時表示データ生成回路３７と切替信号生成回路３８とは、液晶駆動ＬＳＩ２に含まれている。
【選択図】図１

Description

本発明は、表示装置に関し、特に、外部から表示用の信号が入力されないときにブルーバックと呼ばれる画像を表示するための処理に関する。

従来より、外部からコンポジット信号を受け取り、当該コンポジット信号に基づいて画像表示を行う表示装置が知られている。ここで、コンポジット信号とは、輝度信号や色信号や同期信号などが合成されて１つの信号として処理することのできる信号のことである。コンポジット信号を採用すると、複数の信号を１本のケーブル（信号線）で伝送することができるので、システムの構成が簡易になるという利点がある。

図１１は、従来の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、ビデオデコーダ９００と、基準クロック発生回路９１０と、タイミング信号生成回路９２０とソースドライバ（映像信号線駆動回路）９３０とゲートドライバ（走査信号線駆動回路）９４０とを含む液晶駆動ＬＳＩ９と、表示部９５０とを備えている。表示部９５０には、複数本（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎと、複数本（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍと、それら複数本のソースバスラインＳＬ１〜ＳＬｎと複数本のゲートバスラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部（不図示）が含まれている。

図１２は、従来のソースドライバ９３０の詳細な構成を示すブロック図である。このソースドライバ９３０は、シフトレジスタ９３１とサンプリングメモリ群９３２とホールドメモリ群９３４とＤＡ変換回路群９３５と出力回路群９３６とを備えている。シフトレジスタ９３１には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のフリップフロップ回路ＦＦ１〜ＦＦｎが含まれている。サンプリングメモリ群９３２には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のサンプリングメモリＳＭ１〜ＳＭｎが含まれている。ホールドメモリ群９３４には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のホールドメモリＨＭ１〜ＨＭｎが含まれている。ＤＡ変換回路群９３５には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のＤＡ変換回路ＤＡＣ１〜ＤＡＣｎが含まれている。出力回路群９３６には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個の出力回路ＯＰ１〜ＯＰｎが含まれている。

このような液晶表示装置において、外部から送られるコンポジット信号ＣＭＰを伝送するためのケーブルが取り外されることがある。図１３は、当該ケーブルが取り外されたときの液晶表示装置の動作を説明するための信号波形図である。なお、時点ｔｚでケーブルが取り外されたものとして説明する。

時点ｔｚを含む水平走査期間よりも前の各水平走査期間においては、ラッチパルス信号ＬＰのパルスが発生すると、当該パルス発生時にサンプリングメモリ群９３２内のサンプリングメモリＳＭ１〜ＳＭｎに保持されているデータがホールドメモリ群９３４内のホールドメモリＨＭ１〜ＨＭｎに取り込まれる。ホールドメモリＨＭ１〜ＨＭｎに取り込まれたデータは、ＤＡ変換後、駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。また、各水平走査期間において、データイネーブル信号ＤＥの論理レベルがハイレベルの期間中にタイミング信号生成回路９２０から送られる表示データ（デジタル映像信号）ＤＡＴＡがサンプリングメモリＳＭ１〜ＳＭｎに取り込まれる。

図１３に示すようにラッチパルス信号ＬＰのパルスＰ９１が発生すると、サンプリングメモリＳＭ１〜ＳＭｎに保持されている（ｋ−１）ライン目の表示データＤＡＴＡがホールドメモリＨＭ１〜ＨＭｎに取り込まれ、当該（ｋ−１）ライン目の表示データＤＡＴＡのＤＡ変換後のデータが駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。そして、ラッチパルス信号ＬＰのパルスＰ９１の発生後、時点ｔｚにケーブルが取り外される。これにより、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、および表示データＤＡＴＡがソースドライバ９３０に正常に伝送されなくなる。このため、サンプリングメモリＳＭ１〜ＳＭｎに取り込まれるデータについては不定の値となる。

その後、所定の期間経過後、タイミング信号生成回路９２０内などに設けられている自走回路によってラッチパルス信号ＬＰのパルスＰ９２が生成される。そのパルスＰ９２によってサンプリングメモリＳＭ１〜ＳＭｎに保持されているデータがホールドメモリＨＭ１〜ＨＭｎに取り込まれるが、上述のようにサンプリングメモリＳＭ１〜ＳＭｎに取り込まれているデータの値は不定となっている。このため、パルスＰ９２の発生後に出力回路ＯＰ１〜ＯＰｎから出力される駆動用映像信号ＯＵＴのデータ値についても不定の値（一部サンプリングに応じた値）となる。

以上のように、液晶表示装置においてケーブルが取り外されると、本来表示されるべき画像は画面に表示されず、不定な画像表示が行われる。そこで、液晶表示装置に正常に信号が入力されていないことを使用者に認識させるために、「ブルーバック」あるいは「ブルースクリーン」と呼ばれる画像の表示が行われることがある。当該画像が「ブルーバック」あるいは「ブルースクリーン」と呼ばれているのは、典型的には青色の画像の表示が行われるからである。この色については青色に限定されるものではないが、以下の説明においては、これらの画像を総称して「ブルーバック」という。

上述したブルーバックの表示（以下、「ブルーバック表示」という。）を行うために、従来の液晶表示装置においては、液晶駆動ＬＳＩ９の外部にあるビデオデコーダ９００等にブルーバック表示用の処理回路が設けられている。そして、所定の期間コンポジット信号ＣＭＰが入力されなかったときに、ブルーバック表示用の処理回路で表示用のデータや水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃが生成され、それらがソースドライバ９３０に送られる。
特開平１０−１１１６６５号公報

上述のように、従来の液晶表示装置においては、外部から送られるコンポジット信号を受け取るビデオデコーダ９００等にブルーバック表示用の処理回路が設けられている。このため、ビデオデコーダ９００等でのデータの作成や当該データの液晶駆動ＬＳＩ９への伝送が必要となり、回路規模が大きくなっている。ところが、近年、液晶表示装置の小型化、簡略化の要求が高まっている。例えば、携帯電話や携帯端末等においても有線によるデータ伝送が行われることがあり、このようなサイズの小さい表示装置においてもブルーバック表示の必要性がある。

そこで、本発明は、簡易な構成でブルーバック表示を行うことのできる表示装置を提供することを目的とする。

第１の発明は、画像を表示するための駆動用映像信号を伝達する映像信号線を有する表示部を備え、画像表示用の同期信号が外部から入力されていない時には前記表示部に所定の同期信号非入力時用画像を表示する表示装置であって、
前記同期信号非入力時用画像を示す同期信号非入力時用画像信号を生成する同期信号非入力時用画像信号生成回路と、
前記同期信号が外部から入力されているか否かを示す切替信号を出力する回路であって、前記同期信号が外部から入力されていない時には前記同期信号非入力時用画像信号が前記駆動用映像信号として前記映像信号線に供給されるように前記切替信号を出力する切替信号生成回路と、
前記駆動用映像信号として前記映像信号線に供給される信号を前記切替信号に基づいて選択する選択回路と、
前記切替信号生成回路から出力された切替信号に基づいて前記表示部を駆動する駆動用集積回路と
を備え、
前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは前記駆動用集積回路に含まれていることを特徴とする。

第２の発明は、第１の発明において、
前記同期信号非入力時用画像信号は、前記選択回路に並列信号として入力されることを特徴とする。

第３の発明は、第１または第２の発明において、
前記駆動用集積回路は、
前記同期信号に基づいて画像表示のタイミングを取るためのタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づいて前記駆動用映像信号を前記映像信号線に供給する映像信号線駆動回路と
を含み、
前記タイミング信号生成回路と前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは、前記映像信号線駆動回路に含まれていることを特徴とする。

第４の発明は、第１から第３までのいずれかの発明において、
外部から送られるコンポジット信号を分離して前記同期信号を取り出すデコーダ回路を備えていることを特徴とする。

上記第１の発明によれば、同期信号が外部から入力されていない時には、切替信号生成回路によって、同期信号非入力時用画像信号生成回路で生成される同期信号非入力時用画像信号が駆動用映像信号として映像信号線に供給されるように切替信号が出力される。そして、選択回路では、その切替信号によって駆動用映像信号として同期信号非入力時用画像信号が選択される。これにより、同期信号が外部から入力されていない時には、同期信号非入力時用画像信号に基づいてブルーバック表示が行われる。ここで、同期信号非入力時用画像信号生成回路と切替信号生成回路と選択回路とは、表示部を駆動する駆動用集積回路に含まれている。すなわち、ブルーバック表示のための構成要素は全て駆動用集積回路に含まれている。また、駆動用集積回路の外部から駆動用集積回路の内部へのブルーバック表示のためのデータの伝送が不要となる。これにより、表示装置において、従来よりも簡易な構成でブルーバック表示を行うことができる。

上記第２の発明によれば、同期信号非入力時用画像信号は、選択回路にパラレルに入力される。このため、同期信号が外部から入力されなかった時、選択回路が同期信号非入力時用画像信号を選択することによって、速やかに同期信号非入力時用画像信号が映像信号線に供給されるようにすることができる。これにより、従来よりも速やかにブルーバック表示を行うことができる。

上記第３の発明によれば、同期信号非入力時用画像信号生成回路と切替信号生成回路と選択回路とタイミング信号を生成するためのタイミング信号生成回路とは、駆動用集積回路内の映像信号線駆動回路に含まれている。このため、集積度が高まり、ブルーバック表示を行う表示装置の小型化が実現される。

上記第４の発明によれば、外部からコンポジット信号を受け取り当該コンポジット信号の入力状態に基づいてブルーバック表示を行う表示装置の小型化が実現される。

以下、添付図面を参照しつつ本発明の一実施形態について説明する。

＜１．液晶表示装置の全体構成および動作＞
図２は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、デコーダ回路としてのビデオデコーダ１００と、基準クロック発生回路１５０と、タイミング信号生成回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００とを含む駆動用集積回路として液晶駆動ＬＳＩ２と、表示部５００とを備えている。タイミング信号生成回路２００には、自走回路２１０が含まれている。表示部５００には、複数本（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎと、複数本（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍと、それら複数本のソースバスラインＳＬ１〜ＳＬｎと複数本のゲートバスラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部（不図示）が含まれている。各画素形成部には、スイッチング素子としてのＴＦＴと、そのＴＦＴのドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた共通電極および補助容量電極と、画素電極と共通電極とによって形成される液晶容量と、画素電極と補助容量電極とによって形成される補助容量とが含まれている。そして、液晶容量と補助容量とによって画素容量が形成されている。

この液晶表示装置では、装置からケーブルが取り外される等によって外部から正常に信号が入力されなくなったときには、正常に信号が入力されていないことを使用者に認識させるために、「ブルーバック」等と呼ばれる画像（同期信号非入力時用画像）の表示が行われる。

基準クロック発生回路１５０は、基準クロック信号ＣＬＫを出力する。ビデオデコーダ１００は、外部から送られるコンポジット信号ＣＭＰと基準クロック発生回路１５０から出力される基準クロック信号ＣＬＫとを受け取り、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データイネーブル信号ＤＥ、およびデジタル映像信号ＤＡＴＡを出力する。

タイミング信号生成回路２００は、ビデオデコーダ１００から出力される水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データイネーブル信号ＤＥ、およびデジタル映像信号ＤＡＴＡと、基準クロック発生回路１５０から出力される基準クロック信号ＣＬＫとを受け取り、ドットクロック信号ＤＣＬＫ、ソーススタートパルス信号ＳＳＰ、ラッチパルス信号ＬＰ、データイネーブル信号ＤＥ、水平同期信号Ｈｓｙｎｃ、デジタル映像信号ＤＡＴＡ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、およびゲートイネーブル信号ＧＯＥを出力する。

ソースドライバ３００は、タイミング信号生成回路２００から出力される画像表示のためのタイミング信号としてのドットクロック信号ＤＣＬＫ、ソーススタートパルス信号ＳＳＰ、ラッチパルス信号ＬＰ、データイネーブル信号ＤＥ、および水平同期信号Ｈｓｙｎｃと、デジタル映像信号ＤＡＴＡとを受け取り、表示部５００内の各画素形成部の画素容量を充電するために駆動用映像信号を各ソースバスラインＳＬ１〜ＳＬｎに印加する。

ゲートドライバ４００は、タイミング信号生成回路２００から出力されるゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、およびゲートイネーブル信号ＧＯＥに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｍに走査信号が印加されることにより、表示部５００に画像が表示される。

＜２．ソースドライバの構成および動作＞
図１は、本実施形態におけるソースドライバ３００の詳細な構成を示すブロック図である。このソースドライバ３００は、シフトレジスタ３１と、サンプリングメモリ群３２と、選択回路群３３と、ホールドメモリ群３４と、ＤＡ変換回路群３５と、出力回路群３６と、同期信号非入力時用画像信号生成回路としての同期信号非入力時表示データ生成回路３７と、切替信号生成回路３８とを備えている。

シフトレジスタ３１には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のフリップフロップ回路ＦＦ１〜ＦＦｎが含まれている。サンプリングメモリ群３２には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のサンプリングメモリＳＭ１〜ＳＭｎが含まれている。選択回路群３３には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個の選択回路ＳＥ１〜ＳＥｎが含まれている。ホールドメモリ群３４には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のホールドメモリＨＭ１〜ＨＭｎが含まれている。ＤＡ変換回路群３５には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個のＤＡ変換回路ＤＡＣ１〜ＤＡＣｎが含まれている。出力回路群３６には、ソースバスラインＳＬ１〜ＳＬｎにそれぞれ対応するｎ個の出力回路ＯＰ１〜ＯＰｎが含まれている。

シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとドットクロック信号ＤＣＬＫとが入力される。シフトレジスタ３１は、これらの信号ＳＳＰ、ＤＣＬＫに基づき、ソーススタートパルス信号ＳＳＰに含まれる各パルスをフリップフロップ回路ＦＦ１からＦＦｎへと順次に転送する。この転送に応じて、各フリップフロップ回路ＦＦ１〜ＦＦｎからサンプリングパルスが順次に出力される。

サンプリングパルスは、サンプリングメモリ群３２の各サンプリングメモリＳＭ１〜ＳＭｎに入力される。また、サンプリングメモリＳＭ１〜ＳＭｎには、タイミング信号生成回路２００から出力されたデジタル映像信号ＤＡＴＡおよびデータイネーブル信号ＤＥが入力される。各サンプリングメモリＳＭ１〜ＳＭｎは、データイネーブル信号ＤＥの論理レベルがハイレベルの期間中に、対応するフリップフロップ回路ＦＦ１〜ＦＦｎから出力されるサンプリングパルスのタイミングでデジタル映像信号ＤＡＴＡをサンプリングし、それを内部画像信号として出力する。

選択回路群３３に含まれる各選択回路ＳＥ１〜ＳＥｎには、対応するサンプリングメモリＳＭ１〜ＳＭｎから出力される内部画像信号と、同期信号非入力時表示データ生成回路３７から出力される後述の同期信号非入力時表示データＢＤと、切替信号生成回路３８から出力される後述の切替信号Ｓｓｙｎｃとが入力される。そして、切替信号Ｓｓｙｎｃの論理レベルがハイレベルの時には、上記内部画像信号が各選択回路ＳＥ１〜ＳＥｎから表示用信号として出力される。一方、切替信号Ｓｓｙｎｃの論理レベルがローレベルの時には、上記同期信号非入力時表示データＢＤが各選択回路ＳＥ１〜ＳＥｎから表示用信号として出力される。

各ホールドメモリＨＭ１〜ＨＭｎは、対応する選択回路ＳＥ１〜ＳＥｎから出力される表示用信号を受け取り、タイミング信号生成回路２００から出力されるラッチパルス信号ＬＰのパルスに基づいてその表示用信号を一斉に出力する。

ＤＡ変換回路群３５に含まれる各ＤＡ変換回路ＤＡＣ１〜ＤＡＣｎは、対応するホールドメモリＨＭ１〜ＨＭｎから出力されるデジタルの表示用信号をアナログ信号に変換する。そして、当該アナログ信号が出力回路群３６に含まれる各出力回路ＯＰ１〜ＯＰｎから駆動用映像信号として出力される。

同期信号非入力時表示データ生成回路３７は、ブルーバック表示用のデータ（同期信号非入力時表示データ）ＢＤを生成し、出力する。なお、ブルーバック表示の画像の色は、ＲＧＢの色毎に設定が行われることにより決定される。例えばＲＧＢの各色８ビットの液晶表示装置の場合、コンポジット信号ＣＭＰが入力されていない時に青色の画像を表示するのであれば、Ｂ（青）については８ビット全てがハイレベルに設定され、Ｒ（赤）およびＧ（緑）については８ビット全てがローレベルに設定される。なお、ソースドライバ３００内にレジスタを備えておき、ＲＧＢの各色のデータを外部から設定できるようにしても良い。

図３は、切替信号生成回路３８の構成を示す回路図である。この切替信号生成回路３８は公知のフリップフロップ回路となっている。この切替信号生成回路３８では、水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルからローレベルに変化すると切替信号Ｓｓｙｎｃの論理レベルがローレベルからハイレベルに変化し、水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルの時にラッチパルス信号ＬＰの論理レベルがハイレベルからローレベルに変化すると切替信号Ｓｓｙｎｃの論理レベルがハイレベルからローレベルに変化する。なお、水平同期信号Ｈｓｙｎｃを伝送する信号線はプルアップ抵抗に接続され、切替信号生成回路３８に不安定な水平同期信号Ｈｓｙｎｃが入力されないように施されている。

＜３．通常表示からブルーバック表示への変化＞
次に、ケーブルが取り外される等によって通常表示からブルーバック表示に変化するときの液晶表示装置の動作について説明する。

＜３．１ 自走回路の動作＞
まず、タイミング信号生成回路２００内の自走回路２１０の動作について、図４および図５を参照しつつ説明する。この自走回路２１０は、ビデオデコーダ１００から出力される水平同期信号Ｈｓｙｎｃと基準クロック発生回路１５０から出力される基準クロック信号ＣＬＫとを受け取り、ラッチパルス信号ＬＰとソーススタートパルス信号ＳＳＰとを出力する。

また、この自走回路２１０は、内部カウンタを有している。内部カウンタは、水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルからローレベルに変化した時、あるいは、前回水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルからローレベルに変化した時から基準クロック信号ＣＬＫのパルスが所定回数（以下、「カウンタリセット設定回数」という。）だけ発生した時にリセットされる。なお、基準クロック信号ＣＬＫのパルスがカウンタリセット設定回数だけ発生するのに要する期間が少なくとも１水平走査期間となるように、カウンタリセット設定回数は定められている。

図４は、通常表示が行われている期間中すなわちコンポジット信号ＣＭＰが外部から正常に入力されているときの自走回路２１０内の信号波形図である。水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルからローレベルに変化すると、上述のとおり内部カウンタがリセットされる。そして、内部カウンタがリセットされた後、期間Ｔ１経過後にラッチパルス信号ＬＰのパルスが発生し、その後さらに期間Ｔ２経過後にソーススタートパルス信号ＳＳＰのパルスが発生する。このような動作が１水平走査期間毎に繰り返される。

図５は、この液晶表示装置からケーブルが取り外される前後の自走回路２１０内の信号波形図である。なお、ケーブルは時点ｔａと時点ｔｂとの間で取り外されたものとして説明する。

時点ｔａでは、コンポジット信号ＣＭＰは外部から正常に入力されている。従って、自走回路２１０では、水平同期信号Ｈｓｙｎｃについてのハイレベルからローレベルへの論理レベルの変化が検出される。これにより内部カウンタがリセットされ、時点ｔａから期間Ｔ１経過後にラッチパルス信号ＬＰのパルスが発生し、その後さらに期間Ｔ２経過後にソーススタートパルス信号ＳＳＰのパルスが発生する。

その後、本来であれば時点ｔａから１水平走査期間経過後の時点ｔｂに水平同期信号Ｈｓｙｎｃの論理レベルの変化が検出されるが、時点ｔａと時点ｔｂとの間でケーブルが取り外されているので当該変化が検出されない。このとき、時点ｔａから基準クロック信号ＣＬＫのパルスが上述のカウンタリセット設定回数だけ発生した時点（時点ｔａから期間Ｔ３経過後）ｔｃに内部カウンタがリセットされる。そして、内部カウンタがリセットされた後、期間Ｔ１経過後にラッチパルス信号ＬＰのパルスが生成され、その後さらに期間Ｔ２経過後にソーススタートパルス信号ＳＳＰのパルスが生成される。

＜３．２ 切替信号生成回路の動作＞
次に切替信号生成回路３８の動作について、図６および図７を参照しつつ説明する。図６は、通常表示が行われている期間中の切替信号生成回路３８の信号波形図である。図６に示すように、水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルからローレベルに変化した時、切替信号Ｓｓｙｎｃの論理レベルがローレベルからハイレベルに変化する。その後、ラッチパルス信号ＬＰのパルスが発生する。この時、選択回路ＳＥ１〜ＳＥｎから出力されているデータがホールドメモリＨＭ１〜ＨＭｎに取り込まれるところ、切替信号Ｓｓｙｎｃの論理レベルがハイレベルの期間中にはサンプリングメモリＳＭ１〜ＳＭｎから出力されている内部画像信号が選択回路ＳＥ１〜ＳＥｎから出力されている。従って、ラッチパルス信号ＬＰのパルスの発生によって、通常の表示データがホールドメモリＨＭ１〜ＨＭｎに取り込まれる。

図７は、装置からケーブルが取り外されてコンポジット信号ＣＭＰが外部から入力されなかったときの切替信号生成回路３８の信号波形図である。コンポジット信号ＣＭＰの入力が行われないときには水平同期信号Ｈｓｙｎｃの論理レベルはハイレベルで維持されるので、切替信号Ｓｓｙｎｃの論理レベルはローレベルに維持される。このとき、上述した自走回路２１０で生成されたラッチパルス信号ＬＰのパルスが与えられると、当該パルスが発生した時に選択回路ＳＥ１〜ＳＥｎから出力されているデータがホールドメモリＨＭ１〜ＨＭｎに取り込まれる。ここで、切替信号Ｓｓｙｎｃの論理レベルがローレベルの期間中にはブルーバック表示のための同期信号非入力時表示データＢＤが選択回路ＳＥ１〜ＳＥｎから出力されている。従って、ラッチパルス信号ＬＰのパルスの発生によって、ブルーバック表示のための同期信号非入力時表示データＢＤがホールドメモリＨＭ１〜ＨＭｎに取り込まれる。

＜３．３ 画像表示の変化＞
次に、画像表示の変化について、図８および図９を参照しつつ説明する。

図８は、通常表示が行われている期間中のソースドライバ３００における信号波形図である。各水平走査期間において、ラッチパルス信号ＬＰのパルスが発生すると、当該パルス発生時にサンプリングメモリＳＭ１〜ＳＭｎに保持されているデータ（通常の表示データ）がホールドメモリＨＭ１〜ＨＭｎに取り込まれ、ＤＡ変換後、駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。

例えば、ラッチパルス信号ＬＰのパルスＰ１が発生すると、サンプリングメモリＳＭ１〜ＳＭｎに保持されている（ｋ−１）ライン目の表示データがホールドメモリＨＭ１〜ＨＭｎに取り込まれ、当該（ｋ−１）ライン目の表示データのＤＡ変換後のデータが駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。そして、ラッチパルス信号ＬＰのパルスＰ１の発生後、データイネーブル信号ＤＥの論理レベルがハイレベルの期間中に、タイミング信号生成回路２００から送られるｋライン目の有効表示データがサンプリングメモリＳＭ１〜ＳＭｎに取り込まれる。

その後、ラッチパルス信号ＬＰのパルスＰ２が発生すると、サンプリングメモリＳＭ１〜ＳＭｎに保持されているｋライン目の表示データがホールドメモリＨＭ１〜ＨＭｎに取り込まれ、当該ｋライン目の表示データのＤＡ変換後のデータが駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。以上のようにして、１水平走査期間毎に１ライン分ずつ通常の表示データの表示が行われる。

図９は、通常表示からブルーバック表示に変化するときのソースドライバ３００における信号波形図である。なお、時点ｔｘでケーブルが取り外されたものとして説明する。

ケーブルが取り外される時点ｔｘを含む水平走査期間よりも前の各水平走査期間においては、ラッチパルス信号ＬＰのパルスが発生すると、当該パルス発生時にサンプリングメモリＳＭ１〜ＳＭｎに保持されているデータ（通常の表示データ）がホールドメモリＨＭ１〜ＨＭｎに取り込まれる。そのホールドメモリＨＭ１〜ＨＭｎに取り込まれたデータは、ＤＡ変換後、駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。また、各水平走査期間において、データイネーブル信号ＤＥの論理レベルがハイレベルの期間中に、タイミング信号生成回路２００から送られる有効表示データがサンプリングメモリＳＭ１〜ＳＭｎに取り込まれる。

図９に示すようにラッチパルス信号ＬＰのパルスＰ１１が発生すると、サンプリングメモリＳＭ１〜ＳＭｎに保持されている（ｋ−１）ライン目の表示データがホールドメモリＨＭ１〜ＨＭｎに取り込まれ、当該（ｋ−１）ライン目の表示データのＤＡ変換後のデータが駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。

ラッチパルス信号ＬＰのパルスＰ１１の発生後、時点ｔｘにケーブルが取り外される。これにより、水平同期信号Ｈｓｙｎｃの論理レベルはハイレベルに維持される。また、データイネーブル信号ＤＥおよび表示データＤＡＴＡがソースドライバ３００に正常に伝送されなくなり、それらのデータ値が不定の値となる。このため、サンプリングメモリＳＭ１〜ＳＭｎに取り込まれるデータについても不定の値となる。

その後、パルスＰ１１の発生時から期間Ｔ３（図５に示す期間Ｔ３と同じ長さ）経過後にタイミング信号生成回路２００内の自走回路２１０によってラッチパルス信号ＬＰのパルスＰ１２が生成される。この時には、図７に示したように切替信号Ｓｓｙｎｃの論理レベルはローレベルになっているので、パルスＰ１２の発生によってブルーバック表示のための同期信号非入力時表示データＢＤがホールドメモリＨＭ１〜ＨＭｎに取り込まれる。そして、同期信号非入力時表示データＢＤのＤＡ変換後のデータが駆動用映像信号ＯＵＴとして出力回路ＯＰ１〜ＯＰｎから出力される。これにより、パルスＰ１２の発生後にはブルーバック表示が行われる。

＜４．効果＞
本実施形態によると、タイミング信号生成回路２００内には、水平同期信号Ｈｓｙｎｃと基準クロック信号ＣＬＫとに基づいてラッチパルス信号ＬＰとソーススタートパルス信号ＳＳＰとを生成する自走回路２１０が設けられている。また、ソースドライバ３００には、ブルーバック表示用のデータである同期信号非入力時表示データＢＤを生成する同期信号非入力時表示データ生成回路３７が設けられている。さらに、ソースドライバ３００には、ラッチパルス信号ＬＰと水平同期信号Ｈｓｙｎｃとに基づいてサンプリングメモリＳＭ１〜ＳＭｎに取り込まれている表示データと同期信号非入力時表示データＢＤの一方を表示用信号として選択するための切替信号Ｓｓｙｎｃを生成する切替信号生成回路３８が設けられている。

ここで、水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルからローレベルに変化すると切替信号Ｓｓｙｎｃの論理レベルがローレベルからハイレベルに変化し、水平同期信号Ｈｓｙｎｃの論理レベルがハイレベルの時にラッチパルス信号ＬＰの論理レベルがハイレベルからローレベルに変化すると切替信号Ｓｓｙｎｃの論理レベルがハイレベルからローレベルに変化するように切替信号生成回路３８は構成されている。また、ソースドライバ３００内の各選択回路ＳＥ１〜ＳＥｎは、切替信号Ｓｓｙｎｃの論理レベルがローレベルの時には同期信号非入力時表示データＢＤが表示用信号として選択され、切替信号Ｓｓｙｎｃの論理レベルがハイレベルの時にはサンプリングメモリＳＭ１〜ＳＭｎに取り込まれている表示データが表示用信号として選択されるように構成されている。

上述の構成において、装置からケーブルが取り外される等によってコンポジット信号ＣＭＰが外部から入力されなくなると、タイミング信号生成回路２００内の自走回路２１０でラッチパルス信号ＬＰとソーススタートパルス信号ＳＳＰとが生成される。切替信号生成回路３８ではラッチパルス信号ＬＰと水平同期信号Ｈｓｙｎｃとに基づいて切替信号Ｓｓｙｎｃが生成されるところ、水平同期信号Ｈｓｙｎｃの論理レベルはハイレベルで維持されるので、切替信号Ｓｓｙｎｃの論理レベルはローレベルに維持される。このため、各選択回路ＳＥ１〜ＳＥｎでは、表示用信号として同期信号非入力時表示データＢＤが選択される。これにより、同期信号非入力時表示データＢＤに基づく駆動用映像信号ＯＵＴが各出力回路ＯＰ１〜ＯＰｎから出力され、ブルーバック表示が行われる。

ここで、従来の液晶表示装置においては、ブルーバック表示をするために液晶駆動ＬＳＩ２の外部にあるビデオデコーダ１００等にブルーバック表示用の処理回路が設けられていた。そして、コンポジット信号ＣＭＰが外部から正常に入力されなくなったときには、ブルーバック表示用の処理回路で表示用のデータや水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃを生成し、当該生成されたデータをソースドライバ３００に伝送することを要していた。一方、本実施形態においては、液晶駆動ＬＳＩ２の外部には従来設けられていたブルーバック表示用の処理回路は設けられておらず、ブルーバック表示をするための構成は全て液晶駆動ＬＳＩ２内に設けられている。このため、ブルーバック表示用のデータを液晶駆動ＬＳＩ２の外部から液晶駆動ＬＳＩ２の内部に伝送することを要しない。

以上のように、本実施形態によると、従来よりも簡易な構成でブルーバック表示を行うことができる。このため、小型化や簡略化の要求が高まっている液晶表示装置に本構成を適用することにより、サイズの拡大化を抑制することができる。

また、従来においては、液晶駆動ＬＳＩ２の外部のビデオデコーダ１００等で水平同期信号Ｈｓｙｎｃが検出されなかったときに、当該ビデオデコーダ１００等でブルーバック表示用のデータが生成され、さらにその生成されたデータの液晶駆動ＬＳＩ２の内部への伝送がなされていた。このため、コンポジット信号ＣＭＰが外部から正常に入力されなくなったときに、ブルーバック表示は速やかには行われなかった。一方、本実施形態では、水平同期信号Ｈｓｙｎｃを検出する切替信号生成回路３８が液晶駆動ＬＳＩ２内のソースドライバ３００に設けられ、また、ブルーバック表示用の同期信号非入力時表示データＢＤはソースドライバ３００内の各選択回路ＳＥ１〜ＳＥｎにパラレルに入力される。このため、水平同期信号Ｈｓｙｎｃが正常に検出されなかったときに、液晶駆動ＬＳＩ２の外部から液晶駆動ＬＳＩ２の内部にブルーバック表示用のデータを伝送することなく、コンポジット信号ＣＭＰが外部から正常に入力されなくなった水平走査期間の次の水平走査期間からブルーバック表示を開始することができる。

＜５．その他＞
上記実施形態においては、タイミング信号生成回路２００はビデオデコーダ１００とソースドライバ３００との間に設けられていることを前提に説明しているが、本発明はこれに限定されない。例えば、図１０に示すようにソースドライバ３１０内にタイミング信号生成回路２００を備える構成においても本発明を適用することができる。これにより、ブルーバック表示をするための構成要素が全てソースドライバ３１０内に格納され、上記実施形態と比べてさらなる装置の小型化、簡略化が実現される。なお、図１０におけるソース駆動部３０１は、上記実施形態（図２）におけるソースドライバ３００に相当する。

また、ソースドライバ３００を複数個備える液晶表示装置においても本発明を適用することができる。この場合、その複数個のソースドライバ３００のそれぞれの構成が図１に示したようなものとなる。

本発明の一実施形態に係る液晶表示装置のソースドライバの詳細な構成を示すブロック図である。 上記実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、切替信号生成回路の構成を示す回路図である。 上記実施形態において、コンポジット信号が外部から正常に入力されているときの自走回路内の信号波形図である。 上記実施形態において、ケーブルが取り外される前後の自走回路内の信号波形図である。 上記実施形態において、通常表示が行われている期間中の切替信号生成回路の信号波形図である。 上記実施形態において、ケーブルが取り外されたときの切替信号生成回路の信号波形図である。 上記実施形態において、通常表示が行われている期間中のソースドライバにおける信号波形図である。 上記実施形態において、通常表示からブルーバック表示に変化するときのソースドライバにおける信号波形図である。 上記実施形態の変形例に係る液晶表示装置の全体構成を示すブロック図である。 従来例における液晶表示装置の全体構成を示すブロック図である。 従来例において、ソースドライバの詳細な構成を示すブロック図である。 従来例において、ケーブルが取り外されたときの液晶表示装置の動作を説明するための信号波形図である。

符号の説明

２…液晶駆動ＬＳＩ
３１…シフトレジスタ
３２…サンプリングメモリ群
３３…選択回路群
３４…ホールドメモリ群
３５…ＤＡ変換回路群
３６…出力回路群
３７…同期信号非入力時表示データ生成回路
３８…切替信号生成回路
１００…ビデオデコーダ
１５０…基準クロック発生回路
２００…タイミング信号生成回路
２１０…自走回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
５００…表示部
ＢＤ…同期信号非入力時表示データ
ＣＬＫ…基準クロック信号
ＤＡＴＡ…デジタル映像信号
ＤＣＬＫ…ドットクロック信号
ＤＥ…データイネーブル信号
Ｈｓｙｎｃ…水平同期信号
ＬＰ…ラッチパルス信号
ＳＳＰ…ソーススタートパルス信号
Ｓｓｙｎｃ…切替信号

Claims (4)

1. 画像を表示するための駆動用映像信号を伝達する映像信号線を有する表示部を備え、画像表示用の同期信号が外部から入力されていない時には前記表示部に所定の同期信号非入力時用画像を表示する表示装置であって、
   前記同期信号非入力時用画像を示す同期信号非入力時用画像信号を生成する同期信号非入力時用画像信号生成回路と、
   前記同期信号が外部から入力されているか否かを示す切替信号を出力する回路であって、前記同期信号が外部から入力されていない時には前記同期信号非入力時用画像信号が前記駆動用映像信号として前記映像信号線に供給されるように前記切替信号を出力する切替信号生成回路と、
   前記駆動用映像信号として前記映像信号線に供給される信号を前記切替信号に基づいて選択する選択回路と、
   前記切替信号生成回路から出力された切替信号に基づいて前記表示部を駆動する駆動用集積回路と
   を備え、
   前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは前記駆動用集積回路に含まれていることを特徴とする、表示装置。
2. 前記同期信号非入力時用画像信号は、前記選択回路に並列信号として入力されることを特徴とする、請求項１に記載の表示装置。
3. 前記駆動用集積回路は、
   前記同期信号に基づいて画像表示のタイミングを取るためのタイミング信号を生成するタイミング信号生成回路と、
   前記タイミング信号に基づいて前記駆動用映像信号を前記映像信号線に供給する映像信号線駆動回路と
   を含み、
   前記タイミング信号生成回路と前記同期信号非入力時用画像信号生成回路と前記切替信号生成回路と前記選択回路とは、前記映像信号線駆動回路に含まれていることを特徴とする、請求項１または２に記載の表示装置。
4. 外部から送られるコンポジット信号を分離して前記同期信号を取り出すデコーダ回路を備えていることを特徴とする、請求項１から３までのいずれか１項に記載の表示装置。
   

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