JP2008054205A - アナログ／ディジタル変換装置 - Google Patents

Abstract

【課題】 Ａ／Ｄ変換の精度を簡易な構成で向上できるようにする。
【解決手段】 アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、二値電圧出力回路１３ａの動作によって、コンパレータ１１ａにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（＋Ｖ１）が変化する。これにより、エンコーダ１６は、一定クロックの間、「１０」と「０１」とを１クロック毎に交互に出力する。また、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、二値電圧出力回路１３ｂの動作によって、コンパレータ１１ｂにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（−Ｖ１）が変化する。これにより、エンコーダ１６は、一定クロックの間、「００」と「０１」とを１クロック毎に交互に出力する。
【選択図】 図１

Description

本発明は、アナログ／ディジタル変換装置に関し、特に、アナログ信号をディジタル信号に変換するために用いて好適なものである。

従来から、ディジタルカメラ等においては、ＣＣＤやＣＭＯＳセンサ等の固体撮像素子で撮像された画像信号等を、パイプライン型アナログ／ディジタル変換器を用いてディジタル信号に変換することが行われている。尚、以下の説明では、アナログ／ディジタル変換器をＡＤＣと称し、アナログ／ディジタル変換をＡ／Ｄ変換と称する。

図７は、パイプライン型ＡＤＣの構成の一例を示すブロック図である。
図７において、パイプライン型ＡＤＣ５０は、直列に接続（パイプライン接続）されたＮ（Ｎは２以上の自然数）個のステージ５１〜５３と、ディジタル加算回路５４とを備える。ステージ５１は、例えば、アナログ信号５６をラフなディジタルコードに変換してディジタル加算回路５４に出力すると共に、アナログ信号５６の残差信号５７を次段のステージ５２へ送る。次段のステージ５２は、ステージ５１から出力されたアナログの残差信号５７を入力して、ステージ５１と同様の動作を行い、ステージ５１で変換されたディジタルコードよりも下位のビットのディジタルコードを生成する。このような動作を各ステージ５１〜５３が行うことにより、固体撮像素子から入力されたアナログ信号５６に対応するディジタルコードを生成することができる。
ディジタル加算回路５４は、各ステージ５１〜５３から出力されたラフなディジタルコードを統合し、最終的なディジタル信号５５を生成して外部装置に出力する。

図８は、各ステージ５１〜５３の構成を示す図である。
各ステージ５１〜５３は、コンパレータ６１ａ、６１ｂと、閾値電圧発生回路６２ａ、６２ｂと、エンコーダ６３と、参照電圧源回路６４ａ、６４ｂと、スイッチ６５と、演算増幅器６６とを備える。尚、抵抗ｒは、参照電圧源回路６４ａ、６４ｂの内部抵抗を示す。

コンパレータ６１ａ、６１ｂは、閾値電圧発生回路６２ａ、６２ｂで発生された閾値電圧と、アナログ入力電圧Ｖｉｎとを比較し、比較した結果に基づくディジタル信号（「０」又は「１」）をエンコーダ６３に出力する。エンコーダ６３は、コンパレータ６１ａ、６１ｂから出力されたディジタル信号を多値化する。これにより、固体撮像素子等から入力されたアナログ電圧Ｖｉｎは、ラフなディジタルコードに変換される。図８では「００」、「０１」、又は「１０」のディジタルコードが、エンコーダ６３から出力される。

スイッチ６５は、エンコーダ６３から出力されたディジタルコードに応じて、端子６７ａ〜６７ｃの何れかを選択する。図８では、エンコーダ６３から「００」のディジタルコードが出力された場合には、端子６７ｃが選択される。エンコーダ６３から「０１」のディジタルコードがエンコーダ６３から出力された場合には、端子６７ｂが選択される。エンコーダ６３から「１０」のディジタルコードがエンコーダ６３から出力された場合には、端子６７ａが選択される。このようなスイッチ６５の動作により、残差信号の残差量が決定される。

参照電圧源回路６４ａ、６４ｂは、残差信号の残差量を決定する為の電圧を供給する。図８では、参照電圧源回路６４ａは、＋Ｖｒｅｆ［Ｖ］の電圧を供給し、参照電圧源回路６４ｂは、−Ｖｒｅｆ［Ｖ］の電圧を供給する。
演算増幅器６６は、スイッチ６５を介して入力したアナログ信号を増幅して、アナログの残差信号を発生させる。

尚、ステージ５１〜５３の動作モードには２種類あり、変換クロックの半周期毎に動作モードが変わる。動作モードの１つはサンプリングモードである。このサンプリングモードでは、アナログ電圧Ｖｉｎを、コンデンサＣに蓄える動作を行う。もう１つの動作モードはホールドモードである。ホールドモードでは、前述したようにしてエンコーダ６３がディジタルコードを出力し、出力したディジタルコードに基づいて、スイッチ６５を端子６７ａ〜６７ｃの何れかに接続して残差信号の残差量を決定する。そして、決定した残差量に基づいて、演算増幅器６６がアナログの残差信号を次段のステージに出力する。尚、図８では、ホールドモード時の接続形態を示している。

特開２００４−２２２２７４号公報

以上のような従来の技術には、次に述べる問題点があった。
即ち、ホールドモード時に、図３に示す内部抵抗ｒ、サンプリング周波数ｆｃｌｋ、及びコンデンサＣの大きさ等に依存して、端子６７ａ、６７ｃの電位Ｖａ、Ｖｂが変動する。この電位の変動によって、演算増幅器６６の出力に歪みを生じ、パイプライン型ＡＤＣ全体の変換精度が悪化するという問題点があった。

以下に、この問題点のメカニズムを詳しく説明する。
サンプリングモードにおいてアナログ電圧Ｖｉｎを蓄えたコンデンサＣは、ホールドモードにおいて端子６７ａ〜６７ｃの何れかに選択的に接続され、接続点に対する負荷となる。ここで、端子６７ａにコンデンサＣが接続された場合を考える。そうすると、端子６７ａからはコンデンサＣを充電する為の電流が流れ出し、端子６７ａの電位が低下する。サンプリングされるアナログ電圧Ｖｉｎが毎クロック同じ値であり、且つコンデンサＣが端子６７ａに毎クロック選択される場合の状態は、図９に示す等価回路で表現される。この時、点Ａの電位Ｖａは、以下の（１）式で表される。

（１）式において、ｆｃｌｋはクロック周波数［Ｈｚ］であり、Ｖｉｎはアナログ入力電圧Ｖｉｎの値［Ｖ］であり、ＣはコンデンサＣの容量［Ｆ］である。ｒは、参照電圧源回路６４の内部抵抗の値［Ω］であり、Ｖｒｅｆは、参照電圧源回路６４が供給する参照電圧の値［Ｖ］である。

また、端子６７ｃが毎クロック選択された場合の等価回路も、図９に示すのと同様にして表現される。この場合の点Ｂの電位Ｖｂは、以下の（２）式で表される（点Ｂについては図８を参照）。

（２）式において、ｆｃｌｋはクロック周波数［Ｈｚ］であり、Ｖｉｎはアナログ入力電圧Ｖｉｎの値［Ｖ］であり、ＣはコンデンサＣの容量［Ｆ］である。ｒは、参照電圧源回路６４の内部抵抗の値［Ω］であり、Ｖｒｅｆは、参照電圧源回路６４が供給する参照電圧の値［Ｖ］である。

図１０は、点Ａ、Ｂにおける電位Ｖａ、Ｖｂと、アナログ電圧Ｖｉｎとの関係を示す図である。また、図１０では、アナログ電圧Ｖｉｎとエンコーダ６３から出力されるディジタルコード（出力コード）との関係も併せて示している。この図１０に示すグラフ８１は、（１）式及び（２）式から求められる。具体的に、（１）式から求められる電位Ｖａを示す部分がグラフ８１ｂに対応する。また、（２）式から求められる電位Ｖｂの絶対値（｜Ｖｂ｜）を示す部分がグラフ８１ａに対応する。

図１０に示すように、アナログ入力電圧Ｖｉｎが電圧値Ｖ２のときには、電位Ｖａが変動しない理想的なグラフ８３の値と、（１）式から求められる電位Ｖａを示すグラフ８１ｂの値との差は、Vmiss1［Ｖ］である。同様に、アナログ入力電圧Ｖｉｎが電圧値−Ｖ２のときには、電位Ｖｂが変動しない理想的なグラフ８２と、（２）式から求められる電位Ｖｂを示すグラフ８１ａの値との差は、Vmiss1［Ｖ］である。このように電位Ｖａ、Ｖｂが大きく変動すると、パイプライン型ＡＤＣ全体の変換精度が悪化する。特に、ＡＤＣの重要な精度指標であるＤＮＬ(微分性非直線誤差）及びＩＮＬ（積分性非直線誤差）が大きくなるという問題点がある。

以上のような問題点に対し、ディジタルキャリブレーション技法がある（特許文献１を参照）。このディジタルキャリブレーション技法では、電圧差Vmissの大きさを予め自己測定し、自己測定した電圧差Vmissの値を内部メモリに記憶し、記憶した電圧差Vmissの値に応じて、ＡＤＣの変換動作時に補正を加える。
しかしながら、このディジタルキャリブレーション技法では、自己測定回路、内部メモリ、及び補正用回路等を要する。従って、ＩＣの内部に複雑なロジック回路を組み込む必要がある。このため、ＩＣの製造コストが上昇してしまう。更に、複雑なロジック回路の動作に伴い消費電力が増大してしまう。

本発明は、このような問題点に鑑みてなされたものであり、Ａ／Ｄ変換の精度を簡易な構成で向上できるようにすることを目的とする。

本発明のアナログ／ディジタル変換装置は、直列に接続された複数のステージと、前記複数のステージにより生成されたディジタルコードを加算するディジタル加算回路とを有するアナログ／ディジタル変換装置であって、前記複数のステージは、入力されたアナログ信号と、閾値信号とをクロック毎に比較し、比較した結果に基づいて、前記ディジタルコードを生成するディジタルコード生成手段と、前記閾値信号を変更する変更手段と、前記入力されたアナログ信号の逓倍信号に基づく差分信号を生成する差分信号生成手段と、前記差分信号生成手段により生成された差分信号に基づくアナログ信号を次段のステージに出力する出力手段とを有する。

本発明によれば、比較手段における閾値信号を変更するようにしたので、比較手段における比較の結果に基づいて得られるディジタルコードを制御することが可能になる。従って、このディジタルコードに応じて生成される差分信号が変動することを抑制することが可能になる。これにより、大幅に回路を増加させることなく、ＤＮＬ(微分性非直線誤差)やＩＮＬ（積分性非直線誤差）を低減することが可能となり、Ａ／Ｄ変換の精度を簡易な構成で向上することが可能となる。

（第１の実施形態）
以下に、本発明の第１の実施形態を図面に基づいて説明する。
図１は、パイプライン型ＡＤＣにおける各ステージの構成の一例を示す図である。尚、パイプライン型ＡＤＣの全体の構成は、例えば図７に示したものと同じであるので詳細な説明を省略する。また、本実施形態のパイプライン型ＡＤＣは、半導体集積回路を用いて構成される。

図１において、各ステージは、コンパレータ１１ａ、１１ｂと、遅延素子（１／Ｚ）１２ａ、１２ｂと、二値電圧出力回路１３ａ、１３ｂと、基準電圧発生回路１４ａ、１４ｂと、加算器１５ａ、１５ｂと、エンコーダ１６とを備える。更に、各ステージは、参照電圧源回路１７ａ、１７ｂと、切替スイッチ１８と、演算増幅器１９とを備える。尚、抵抗ｒは、参照電圧源回路１７ａ、１７ｂの内部抵抗を示している。
以上のように本実施形態の各ステージは、フラッシュＡＤＣとＭＤＡＣとを備える構成となる。

コンパレータ１１ａ、１１ｂは、加算器１５ａ、１５ｂの出力電圧と、アナログ入力電圧Ｖｉｎとを比較し、比較した結果に基づくディジタル信号（「０」又は「１」）をエンコーダ１６に出力する。具体的にコンパレータ１１ａ、１１ｂは、アナログ電圧Ｖｉｎが加算器１５ａ、１５ｂの出力電圧より大きい場合に「１」を出力し、そうでない場合に「０」を出力する。このように、コンパレータ１１ａ、１１ｂは、１ビットのディジタル信号をエンコーダ１６に出力する。尚、以下の説明では、加算器１５ａ、１５ｂから出力される電圧を閾値電圧と称する。

遅延素子（１／Ｚ）１２ａ、１２ｂは、コンパレータ１１ａ、１１ｂから出力されたディジタル信号を１クロック分だけ遅延させた後、二値電圧出力回路１３ａ、１３ｂに出力する。すなわち、コンパレータ１１ａ、１１ｂから出力された１クロック前のディジタル信号を出力する。

二値電圧出力回路１３ａ、１３ｂは、遅延素子１２ａ、１２ｂから出力されたディジタル信号を、二値の微小アナログ信号に変換する。ここで、二値電圧出力回路１３ａ、１３ｂの動作の具体例を説明する。
まず、遅延素子（１／Ｚ）１２ａ、１２ｂから出力されたディジタル信号が「１」の場合、二値電圧出力回路１３ａ、１３ｂは、そのディジタル信号を、相対的に大きな値の微小アナログ信号に変換する。一方、遅延素子（１／Ｚ）１２ａ、１２ｂから出力されたディジタル信号が「０」の場合、二値電圧出力回路１３ａ、１３ｂは、そのディジタル信号を、相対的に小さな値の微小アナログ信号に変換する。
尚、後述するように、本実施形態では、二値電圧出力回路１３ａ、１３ｂが出力する二値の微小アナログ信号の差（図２のΔＶ）を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１（＝｜Ｖｒｅｆ／４｜）としている。

基準電圧発生回路１４ａ、１４ｂは、コンパレータ１１ａ、１１ｂにおける基準電圧を発生する。尚、本実施形態では、基準電圧発生回路１４ａが発生する基準電圧の値を＋Ｖ２［Ｖ］とし、基準電圧発生回路１４ｂが発生する基準電圧の値を−Ｖ２［Ｖ］とする。

加算器１５ａ、１５ｂは、基準電圧発生回路１４ａ、１４ｂから出力された基準電圧と、二値電圧出力回路１３ａ、１３ｂから出力された二値の微小アナログ信号とを加算して閾値電圧を生成する。尚、本実施形態では、加算器１５ａから出力される閾値電圧の値を＋Ｖ１［Ｖ］とし、加算器１５ｂから出力される閾値電圧の値を−Ｖ１［Ｖ］とする。

前述したように、コンパレータ１１ａ、１１ｂは、加算器１５ａ、１５ｂで得られた閾値電圧と、アナログ入力電圧Ｖｉｎとを比較し、比較した結果に基づくディジタル信号をエンコーダ１６に出力する。
エンコーダ１６は、コンパレータ１１ａ、１１ｂから出力されたディジタル信号を多値化する。本実施形態のエンコーダ１６は、コンパレータ１１ａ、１１ｂから出力された１ビットのディジタル信号に基づいて、２ビット（「００」、「０１」、又は「１０」）のディジタルコードを出力する。具体的にエンコーダ１６は、以下の３種類のディジタルコードを出力する。

第１に、アナログ入力電圧Ｖｉｎが、閾値電圧（＋Ｖ１）よりも大きいと判断した場合には、「１０」を出力する。第２に、アナログ入力電圧Ｖｉｎが、閾値電圧（−Ｖ１）よりも小さいと判断した場合には、「００」を出力する。第３に、エンコーダ１６は、アナログ入力電圧Ｖｉｎが、閾値電圧（＋Ｖ１、−Ｖ１）の間にあると判断した場合には、「０１」を出力する。こうして、アナログ入力電圧Ｖｉｎは、エンコーダ１６によりラフなディジタルコードに変換される。

切替スイッチ１８は、エンコーダ１６から出力されたディジタルコードに基づいて、端子２０ａ〜２０ｃの何れかを選択する。このように、エンコーダ１６から出力されたディジタルコードは、切替スイッチ１８の選択信号となる。
本実施形態では、エンコーダ１６から「００」のディジタルコードが出力された場合には、端子２０ｃが選択される。エンコーダ１６から「０１」のディジタルコードがエンコーダ６３から出力された場合には、端子２０ｂが選択される。エンコーダ１６から「１０」のディジタルコードがエンコーダ１６から出力された場合には、端子２０ａが選択される。このような切替スイッチ１８の動作により、残差信号の残差量が決定される。

参照電圧源回路１７ａ、１７ｂは、残差信号の残差量を決定する為の参照電圧を供給する。本実施形態では、参照電圧源回路１７ａが供給する参照電圧の値を＋Ｖｒｅｆ［Ｖ］とし、参照電圧源回路１７ｂが供給する参照電圧の値を−Ｖｒｅｆ［Ｖ］とする。そして、本実施形態では、基準電圧発生回路１４ａが発生する基準電圧の値（＝＋Ｖ２［Ｖ］）を、参照電圧源回路１７ａが供給する参照電圧の値の１／４倍（Ｖ２＝＋Ｖｒｅｆ／４）とする。また、本実施形態では、基準電圧発生回路１４ｂが発生する基準電圧の値（＝−Ｖ２［Ｖ］）を、参照電圧源回路１７ｂが供給する参照電圧の値の１／４倍（−Ｖ２＝−Ｖｒｅｆ／４）とする。

演算増幅器１９は、切替スイッチ１８を介して入力したアナログ信号を増幅して、アナログの残差信号を発生させ、次段のステージに出力する。即ち、演算増幅器１９は、アナログ入力電圧Ｖｉｎを逓倍に増幅した信号と、エンコーダ１６で生成されたディジタルコードに基づくアナログ信号（即ち点Ａの電位Ｖａ、０、点Ｂの電位Ｖｂの何れか）との差分信号を生成する。そして、演算増幅器１９は、生成した差分信号をアナログの残差信号として、次段のステージに出力する。
尚、前述したように、各ステージの動作モードには、サンプリングモードと、ホールドモードとの２種類のモードがある。図１では、ホールドモード時の接続形態を示している。また、アナログ入力電圧Ｖｉｎを逓倍に増幅した信号とは、アナログ入力電圧Ｖｉｎを２ⁿ倍、又はそれ以外の整数倍した信号をいう。

次に、エンコーダ１６と、コンパレータ１１ａ、１１ｂの動作について詳しく説明する。尚、以下の説明において、コンパレータ１１ａの動作と同じ部分については、コンパレータ１１ｂの動作についての説明を省略する。

本実施形態では、アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、エンコーダ１６は、「１０」と「０１」とを１クロック毎に交互に出力する。

具体的に、１クロック前にエンコーダ１６から出力されたディジタルコードが「１０」であった場合、その次のクロックにおいては、エンコーダ１６から出力されるディジタルコードが「０１」になるように、閾値電圧（＋Ｖ１）を高くする。逆に、１クロック前のエンコーダ１６から出力されたディジタルコードが「０１」であった場合、その次のクロックにおいては、エンコーダ１６から出力されるディジタルコードが「１０」になるように、閾値電圧（＋Ｖ１）を低くする。

より具体的に説明すると、アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、コンパレータ１１ａの出力が１クロック毎に反転するようにしている。即ち、コンパレータ１１ａの出力が１クロック毎に反転するように、コンパレータ１１ａに入力される閾値電圧（＋Ｖ１）が、二値電圧出力回路１３ａから出力される二値の微小アナログ信号によって操作される。

例えば、１クロック前にコンパレータ１１ａから出力されたディジタル信号が「１」である場合には、その次のクロックでコンパレータ１１ａから出力されるディジタル信号が「０」になるように、閾値電圧（＋Ｖ１）を高くする。逆に、１クロック前にコンパレータ１１ａから出力されたディジタル信号が「０」である場合には、その次のクロックでコンパレータ１１ａから出力されるディジタル信号が「１」になるように、閾値電圧（＋Ｖ１）を低くする。

このように、アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、同じ値のアナログ入力電圧Ｖｉｎがコンパレータ１１ａに入力されても、閾値電圧（＋Ｖ１）がアナログ入力電圧Ｖｉｎより高くなったり低くなったりする。即ち、コンパレータ１１ａの出力は、発振状態になる。

また、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、一定クロックの間、エンコーダ１６は、「００」と「０１」とを１クロック毎に交互に出力するようにしている。
具体的に、１クロック前にエンコーダ１６から出力されたディジタルコードが「０１」であった場合、その次のクロックにおいては、エンコーダ１６から出力されるディジタルコードが「００」になるように、閾値電圧（−Ｖ１）を高くする。逆に、１クロック前のエンコーダ１６から出力されたディジタルコードが「００」であった場合、その次のクロックにおいては、エンコーダ１６から出力されるディジタルコードが「１０」になるように、閾値電圧（−Ｖ１）を低くする。

より具体的に説明すると、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、コンパレータ１１ｂの出力が１クロック毎に反転するようにしている。即ち、コンパレータ１１ｂの出力が１クロック毎に反転するように、コンパレータ１１ｂに入力される閾値電圧（−Ｖ１）が、二値電圧出力回路１３ｂから出力される二値の微小アナログ信号によって操作される。

例えば、１クロック前にコンパレータ１１ｂから出力されたディジタル信号が「１」である場合には、その次のクロックでコンパレータ１１ｂから出力されるディジタル信号が「０」になるように、閾値電圧（−Ｖ１）を高くする。逆に、１クロック前にコンパレータ１１ｂから出力されたディジタル信号が「０」である場合には、その次のクロックでコンパレータ１１ｂから出力されるディジタル信号が「１」になるように、閾値電圧（−Ｖ１）を低くする。

このように、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、同じ値のアナログ入力電圧Ｖｉｎがコンパレータ１１ｂに入力されても、閾値電圧（＝―Ｖ１）がアナログ入力電圧Ｖｉｎより高くなったり低くなったりする。即ち、コンパレータ１１ｂの出力は、発振状態になる。

尚、前記において、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックは、以下の（３）式により定められる。
一定クロック＝ｆｃｌｋ×｜Ｖ１−Ｖ２｜／（Ｖｉｎの時間傾き） ・・・（３）
（３）式において、ｆｃｌｋはクロック周波数［Ｈｚ］であり、Ｖ１は閾値電圧の値［Ｖ］であり、Ｖ２は基準電圧の値［Ｖ］であり、Ｖｉｎはアナログ入力電圧Ｖｉｎの値［Ｖ］である。具体的に一定クロックは、例えば「２」以上の整数である。

図２は、アナログ入力電圧Ｖｉｎと、クロックと、エンコーダ１６から出力されるディジタルコード（出力コード）との関係の一例を示す図である。尚、図２では、アナログ入力電圧Ｖｉｎと時間との関係（グラフ２１）が正比例（リニア）である場合を例に挙げて示している。また、図２では、エンコーダ１６から出力されるディジタルコード（出力コード）２２に加え、参考として、図８に示した従来のエンコーダ６３から出力されるディジタルコード（出力コード）２３も併せて示している。

図２において、アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、閾値電圧（＋Ｖ１）として、"＋Ｖ２"と"＋Ｖ２＋ΔＶ"との何れかの値の電圧が、クロック２４が計数される度に、交互に加算器１５ａから出力される。そして、コンパレータ１１ａは、一定クロックの間、「１０」と「０１」とを、クロック２４が計数される度に交互に出力する。
このようにコンパレータ１１ａが反転動作を行っている間、図１に示した切替スイッチ１８は、端子２０ａ、２０ｂを１クロック毎に交互に接続することになる。従って、図１に示す点Ａの電位Ｖａは、以下の（４）式で表される。

（４）式において、ｆｃｌｋはクロック周波数［Ｈｚ］であり、Ｖｉｎはアナログ入力電圧Ｖｉｎの値［Ｖ］であり、ＣはコンデンサＣの容量［Ｆ］である。ｒは、参照電圧源回路１７ａの内部抵抗の値［Ω］であり、Ｖｒｅｆは、参照電圧源回路１７ａが供給する参照電圧の値［Ｖ］である。

この（３）式と、背景技術で示した（１）式とを比べれば明らかなように、本実施形態の方が、参照電圧源回路１７ａの負荷変動が軽減されており、点Ａの電位Ｖａの変動が小さくなることが分かる。

同様に、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、閾値電圧（−Ｖ１）として、"−Ｖ２"と"−Ｖ２−ΔＶ"との何れか値の電圧が、クロック２４が計数される度に、交互に加算器１５ａから出力される。そして、コンパレータ１１ｂは、一定クロックの間、「００」と「０１」とを、クロック２４が計数される度に交互に出力する。
このようにコンパレータ１１ａが反転動作を行っている間、図１に示した切替スイッチ１８は、端子２０ｃ、２０ｂを１クロック毎に交互に接続することになる。従って、図１に示す点Ｂの電位Ｖｂは、以下の（５）式で表される。

（５）式において、ｆｃｌｋはクロック周波数［Ｈｚ］であり、Ｖｉｎはアナログ入力電圧Ｖｉｎの値［Ｖ］であり、ＣはコンデンサＣの容量［Ｆ］である。ｒは、参照電圧源回路１７ｂの内部抵抗の値［Ω］であり、Ｖｒｅｆは、参照電圧源回路１７ｂが供給する参照電圧の値［Ｖ］である。

この（５）式と、背景技術で示した（２）式とを比べても、本実施形態の方が、参照電圧源回路１７ｂの負荷変動が軽減されており、点Ｂの電位Ｖｂの変動が小さくなることが分かる。

図３は、点Ａ、Ｂにおける電位Ｖａ、Ｖｂと、アナログ電圧Ｖｉｎとの関係を示す図である。また、図３では、アナログ電圧Ｖｉｎとエンコーダ１６から出力されるディジタルコード（出力コード）との関係も併せて示している。この図３に示すグラフ３１は、（４）式から求められる。また、グラフ３２は、（５）式から求められる電位Ｖｂの絶対値（｜Ｖｂ｜）から求められる。

図３に示すように、アナログ入力電圧Ｖｉｎが閾値電圧（＝＋Ｖ２）のときには、電位Ｖａが変動しない理想的なグラフ８３の値と、（４）式から求められる電位Ｖａを示すグラフ３１の値との差は、Vmiss2［Ｖ］である。同様に、アナログ入力電圧Ｖｉｎが閾値電圧（＝−Ｖ２）のときには、電位Ｖｂが変動しない理想的なグラフ８２の値と、（５）式から求められる電位Ｖｂを示すグラフ３２の値との差は、Vmiss2［Ｖ］である。この差Vmiss2は、図１０に示した差Vmiss1よりも小さい（Vmiss2＜Vmiss1）。従って、本実施形態の方が、背景技術で示した図８の回路よりも、ＤＮＬを小さくすることができる。

また、アナログ入力電圧Ｖｉｎが閾値電圧（＝＋Ｖ２＋ΔＶ）のときには、（1）式から求められる電位Ｖａを示すグラフ３３の値と、（４）式から求められる電位Ｖａを示すグラフ３１の値との差は、Vmiss3［Ｖ］である。同様に、（５）式から求められる電位Ｖｂを示すグラフ３４の値と、（５）式から求められる電位Ｖｂを示すグラフ３２の値との差は、Vmiss3［Ｖ］である。この差Vmiss3と前述した差Vmiss2との加算値は、図１０に示した電圧差Vmiss1よりも小さい（Vmiss2＋Vmiss3＜Vmiss1）。従って、本実施形態の方が、背景技術で示した図８の回路よりも、ＩＮＬを小さくすることができる。

尚、前述したように、二値電圧出力回路１３ａ、１３ｂが出力する二値の微小アナログ信号の差（基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ））は、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１（＝｜Ｖｒｅｆ／４｜）とする。これは次のような理由による。

前述したように、コンパレータ１１ａ、１１ｂの出力がク１ロック毎に反転動作すると、エンコーダ１６から出力されるディジタルコードも変動する。基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１より大きくすると、この差分をディジタル加算回路５４で補正することができず、ＡＤＣにおける最終的なリニアリティが確保されない。

これに対し、基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１以下にすれば、この差分をディジタル加算回路５４で補正することが可能となる。従って、ＡＤＣにおける最終的なリニアリティが確保されなくなることを抑制できる。

また、基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を大きくするほど、電位Ｖａ、Ｖｂが変動しない理想的なグラフ８３、８２との差Vmiss2、Vmiss3を小さくすることができる。従って、参照電圧源回路１７ａ、１７ｂの内部抵抗ｒによる電圧降下に起因するリニアリティ歪みを軽減できる。
以上の理由から、本実施形態では、ＡＤＣにおける最終的なリニアリティが確保されなくなることを抑制できる範囲で基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を出来るだけ大きくしている。即ち、基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１とする。

以上のように本実施形態では、アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、二値電圧出力回路１３ａの動作によって、次の動作を行う。即ち、アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、コンパレータ１１ａにおける出力が、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、１クロック毎に反転するように、閾値電圧（＋Ｖ１）が変化する。これにより、エンコーダ１６は、一定クロックの間、「１０」と「０１」とを１クロック毎に交互に出力する。また、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、二値電圧出力回路１３ｂの動作によって、次の動作を行う。即ち、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、コンパレータ１１ｂにおける出力が、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、１クロック毎に反転するように、閾値電圧（−Ｖ１）が変化する。これにより、エンコーダ１６は、一定クロックの間、「００」と「０１」とを１クロック毎に交互に出力する。このように、コンパレータ１１ａ、１１ｂの閾値電圧（＋Ｖ１、−Ｖ１）を１クロック毎に変化させるようにして、コンパレータ１１ａ、１１ｂから出力されるディジタルコードを制御し、このディジタルコードに基づいて切替スイッチ１８を動作させる。従って、切替スイッチ１８により選択される参照電圧源回路１７ａ、１７ｂの負荷変動を低減することが可能になる。これにより、参照電圧（＋Ｖｒｅｆ、−Ｖｒｅｆ）の変動に起因するパイプライン型ＡＤＣのＤＮＬ及びＩＮＬの精度が劣化することを、比較的簡単なアナログ回路の追加で抑制できる。よって、高消費電力でコストアップとなるディジタルキャリブレーション技法を使用することなしに、パイプライン型ＡＤＣの特性を改善することが可能となる。

また、基準電圧発生回路１４ａ、１４ｂで発生される閾値電圧Ｖ１の変動範囲を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の４分の１とした。従って、ＡＤＣにおける最終的なリニアリティが確保されなくなることを抑制できると共に、参照電圧源回路１７ａ、１７ｂの内部抵抗ｒによる電圧降下に起因するリニアリティ歪みを軽減できる。

尚、本実施形態では、２つのコンパレータ１１ａ、１１ｂを用いて、アナログ入力電圧Ｖｉｎを３つのディジタルコード（「００」、「０１」、「１０」）に分けるようにし、１．５ｂｉｔ型のパイプライン型ＡＤＣを構成するようにした。しかしながら、必ずしもこのようにする必要はない。例えば、３つのコンパレータを用いて、アナログ入力電圧Ｖｉｎを４つのディジタルコード（「００」、「０１」、「１０」、「１１」）に分けるようにしてもよい。この場合、遅延素子１２、二値電圧出力回路１３、基準電圧発生回路１４、及び加算器１５も、それぞれ３つ設ける必要がある。そして、３つの基準電圧発生回路の基準電圧の値をそれぞれ＋Ｖ２［Ｖ］、０［Ｖ］、−Ｖ２［Ｖ］する。更に、これら３つの基準電圧の値を、例えば、参照電圧源回路１７ａ、１７ｂの参照電圧（＋Ｖｒｅｆ、−Ｖｒｅｆ）の１／２倍にする（＋Ｖ２＝＋Ｖｒｅｆ／２、−Ｖ２＝−Ｖｒｅｆ／２）。

また、本実施形態のように、基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１とするのが最も好ましい。しかしながら、基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）を、参照電圧源回路１７ａ、１７ｂが供給する参照電圧の値の４分の１より小さくしても好ましい。また、基準電圧Ｖ２と閾値電圧Ｖ１との差分（ΔＶ）をこれら以外の値にしてもよい。

また、本実施形態では、エンコーダ１６は、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、「１０」と「０１」（「００」と「０１」）を１クロック毎に交互に出力するようにした。しかしながら、参照電圧源回路１７ａ、１７ｂの負荷変動を低減できれば、必ずしもこのようにする必要はない。例えば、エンコーダ１６は、アナログ入力電圧Ｖｉｎの電圧対時間の傾き及びクロック周波数に応じた一定クロックの間、「１０」と「０１」（「００」と「０１」）を複数クロック毎に交互に出力するようにしてもよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。前述した第１の実施形態では、遅延素子１２と二値電圧出力回路１３とを用いて、コンパレータ１１の閾値電圧（Ｖ１、−Ｖ１）を変化させるようにした。これに対し、本実施形態では、基準電圧発生回路１４で発生された基準電圧（Ｖ２、−Ｖ２）にノイズをのせてコンパレータ１１の閾値電圧（Ｖ１、−Ｖ１）を随時変化させるようにする。このように、本実施形態と前述した第１の実施形態とは、コンパレータ１１の閾値電圧（Ｖ１、−Ｖ１）を変化させる方法が異なる。従って、本実施形態の説明において、第１の実施形態と同一の部分については、図１〜図３に付した符号と同一の符号を付す等して詳細な説明を省略する。

図４は、コンパレータ１１における入力部分の構成の一例を示した図である。図４に示す以外の部分におけるステージの構成は、図１に示したものと同じである。
図４において、加算器１５は、基準電圧発生回路１４で発生した基準電圧（＋Ｖ２、−Ｖ２）と、電圧ノイズ発生回路４１で発生したノイズとを加算する。加算器１５の出力電圧は、コンパレータ１１の−端子に入力される。また、コンパレータ１１の＋端子には、アナログ入力電圧Ｖｉｎが入力される。コンパレータ１１は、加算器１５の出力電圧と、アナログ入力電圧Ｖｉｎとを比較し、比較した結果に基づくディジタル信号（「０」又は「１」）をエンコーダ１６に出力する。

本実施形態の電圧ノイズ発生回路４１は、ノイズを加算器１５に常に出力するようにしている。また、電圧ノイズ発生回路４１は、コンパレータ１１が「１」を出力し易くなるノイズと、コンパレータ１１が「０」を出力し易くなるノイズとをランダムに加算器１５に出力する。

ここで、コンパレータ１１が「１」を出力し易くなるノイズを発生する回数と、コンパレータ１１が「０」を出力し易くなるノイズを発生する回数とが、所定時間（長時間）において同じになるように、電圧ノイズ発生回路４１がノイズを発生するのが好ましい。即ち、電圧ノイズ発生回路４１で発生するノイズの電圧波形の所定時間（長時間）における積分値が０（ゼロ）になるようにするのが好ましい。このように、本実施形態では、時間軸方向に値が分散された微小アナログ信号として、ノイズを用いるようにしている。

以上のように本実施形態では、基準電圧発生回路１４で発生された基準電圧（Ｖ２、−Ｖ２）にノイズをのせてコンパレータ１１の閾値電圧（Ｖ１、−Ｖ１）を変化させるようにした。従って、第１の実施形態のように、必ずしもコンパレータ１１の出力が１クロック毎に反転するとは限らず、式（４）、式（５）よりも、点Ａ，Ｂにおける電圧Ｖａ、Ｖｂの変動が大きくなる虞がある。しかしながら、図１に示した遅延素子１２と二値電圧出力回路１３を設ける必要がないため、回路の構成をより一層簡素化することができる。

尚、第１の実施形態のように、遅延素子１２、二値電圧出力回路１３、及び加算器１５を設けたり、第２の実施形態のように、電圧ノイズ発生回路４１、及び加算器１５を設けたりすることは、参照電圧源回路１７の負荷変動を抑える方法の一例である。即ち、これら以外の負荷変動抑制回路を半導体集積回路に内蔵し、この負荷変動抑制回路を用いて、参照電圧源回路１７の負荷変動を抑えるようにしてもよい。

（他の実施形態）
図５に基づいて、前述した各実施形態のパイプライン型ＡＤＣをスチルカメラに適用した場合の一実施形態について詳述する。
図５は、前述した各実施形態のパイプライン型ＡＤＣを「スチルビデオカメラ」に適用した場合を示すブロック図である。
図５において、１３０１は、レンズのプロテクトとメインスイッチを兼ねるバリアであり、１３０２は、被写体の光学像を固体撮像素子１３０４に結像させるレンズである。１３０３は、レンズ１３０２を通った光量を可変するための絞りであり、１３０４は、レンズ１３０２で結像された被写体を画像信号として取り込むための固体撮像素子である。１３０６は、固体撮像素子１３０４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器である。

１３０７は、Ａ／Ｄ変換器１３０６より出力された画像データに各種の補正を行ったりデータを圧縮したりする信号処理部である。１３０８は、固体撮像素子１３０４、撮像信号処理回路１３０５、Ａ／Ｄ変換器１３０６、及び信号処理部１３０７に、各種タイミング信号を出力するタイミング発生部である。１３０９は、各種演算とスチルビデオカメラ全体を制御する全体制御・演算部である。１３１０は、画像データを一時的に記憶する為のメモリ部である。１３１１は、記録媒体に記録または読み出しを行うためのインターフェース部である。１３１２は、画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１３１３は、外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア１３０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１３０６などの撮像系回路の電源がオンされる。
それから、露光量を制御する為に、全体制御・演算部１３０９は絞り１３０３を開放にし、固体撮像素子１３０４から出力された信号はＡ／Ｄ変換器１３０６で変換された後、信号処理部１３０７に入力される。
そのデータを基に露出の演算を全体制御・演算部１３０９で行う。
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１３０９は絞りを制御する。

固体撮像素子１３０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１３０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
そして、合焦が確認された後に本露光が始まる。
露光が終了すると、固体撮像素子１３０４から出力された画像信号はＡ／Ｄ変換器１３０６でＡ／Ｄ変換され、信号処理部１３０７を通り全体制御・演算部１３０９によりメモリ部に書き込まれる。

その後、メモリ部１３１０に蓄積されたデータは、全体制御・演算部１３０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１３１２に記録される。また、外部Ｉ／Ｆ部１３１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

次に、図６に基づいて、前述した各実施形態のパイプライン型ＡＤＣをビデオカメラに適用した場合の一実施例について詳述する。
図６は、前述した各実施形態のパイプライン型ＡＤＣを「ビデオカメラ」に適用した場合を示すブロック図である。図１４において、１４０１は撮影レンズであり、焦点調節を行うためのフォーカスレンズ１４０１Ａ、ズーム動作を行うズームレンズ１４０１Ｂ、及び結像用のレンズ１４０１Ｃを備えている。

１４０２は絞りである。１４０３は、撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子である。１４０４は、固体撮像素子３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

１４０５は、サンプルホールド回路１４０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路であり、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路１４０５から出力されたクロマ信号Ｃは、色信号補正回路１４２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路１４０５から出力された輝度信号Ｙと、色信号補正回路１４２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙとは、エンコーダ回路（ＥＮＣ回路）１４２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタＥＶＦ（Electric View Finder）等の電子ビューファインダへと供給される。
１４０６はアイリス制御回路である。アイリス制御回路１４０６は、サンプルホールド回路１４０４から供給される映像信号に基づいてアイリス駆動回路１４０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り１４０２の開口量を制御すべくｉｇメータを自動制御する。

１４１３、１４１４は、サンプルホールド回路１４０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ１４１３（ＢＰＦ１）、及び第２のバンドパスフィルタ１４１４（ＢＰＦ２）から出力された信号は、ゲート回路１４１５及びフォーカスゲート枠信号で各々ゲートされる。そして、第一のバンドパスフィルタ１４１３（ＢＰＦ１）、及び第２のバンドパスフィルタ１４１４（ＢＰＦ２）から出力された信号は、ピーク検出回路１４１６でピーク値が検出されてホールドされると共に、論理制御回路１４１７に入力される。
この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、１４１８はフォーカスレンズ１４０１Ａの移動位置を検出するフォーカスエンコーダであり、１４１９はズームレンズ１４０１Ｂの焦点距離を検出するズームエンコーダであり、１４２０は絞り１４０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１４１７へと供給される。
論理制御回路１４１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、論理制御回路１４１７は、各々のバンドパスフィルタ１４１３、１４１４より供給された高周波成分のピーク値情報を取り込む。そして、論理制御回路１４１７は、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１４０１Ａを駆動すべくフォーカス駆動回路１４０９にフォーカスモータ１４１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

尚、前述した各実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態を示し、パイプライン型ＡＤＣにおける各ステージの構成の一例を示す図である。 本発明の第１の実施形態を示し、アナログ入力電圧Ｖｉｎと、クロックと、エンコーダから出力されるディジタルコード（出力コード）との関係の一例を示す図である。 本発明の第１の実施形態を示し、点Ａ、Ｂにおける電位Ｖａ、Ｖｂと、アナログ電圧Ｖｉｎとの関係を示す図である。 本発明の第２の実施形態を示し、コンパレータにおける入力部分の構成の一例を示した図である。 本発明の他の実施形態を示し、パイプライン型ＡＤＣをスチルビデオカメラに適用した場合を示すブロック図である。 本発明の他の実施形態を示し、パイプライン型ＡＤＣをビデオカメラに適用した場合を示すブロック図である。 従来の技術を示し、パイプライン型ＡＤＣの構成の一例を示すブロック図である。 従来の技術を示し、各ステージの構成を示す図である。 従来の技術を示し、参照電圧源回路６４の負荷側の等価回路を示す図である。 従来の技術を示し、点Ａ、Ｂにおける電位Ｖａ、Ｖｂと、アナログ電圧Ｖｉｎとの関係を示す図である。

符号の説明

１１ コンパレータ
１２ 遅延素子
１３ 二値電圧出力回路
１４ 基準電圧発生回路
１５ 加算器
１６ エンコーダ
１７ 参照電圧源回路
１８ 切替スイッチ
１９ 演算増幅器
５１〜５３ ステージ
５５ ディジタル加算回路

Claims (6)

1. 直列に接続された複数のステージと、
   前記複数のステージにより生成されたディジタルコードを加算するディジタル加算回路とを有するアナログ／ディジタル変換装置であって、
   前記複数のステージは、入力されたアナログ信号と、閾値信号とをクロック毎に比較し、比較した結果に基づいて、前記ディジタルコードを生成するディジタルコード生成手段と、
   前記閾値信号を変更する変更手段と、
   前記入力されたアナログ信号の逓倍信号に基づく差分信号を生成する差分信号生成手段と、
   前記差分信号生成手段により生成された差分信号に基づくアナログ信号を次段のステージに出力する出力手段とを有することを特徴とするアナログ／ディジタル変換装置。
2. 前記変更手段は、前記ディジタルコード生成手段により生成されたディジタルコードが変化すると、そのディジタルコードが、前記入力されたアナログ信号の電圧対時間の傾き及びクロック周波数に応じた一定の期間、クロック毎に反転するように、前記閾値信号を変更することを特徴とする請求項１に記載のアナログ／ディジタル変換装置。
3. 前記変更手段は、前記比較手段により出力されたディジタル信号を、１クロック遅延させて出力する遅延手段と、
   前記遅延手段により出力されたディジタル信号を二値のアナログ信号に変換する変換手段と、
   前記変換手段により変換されたアナログ信号と、基準信号とを加算する加算手段とを有し、
   前記加算手段により加算された信号が前記閾値信号として前記比較手段に出力されることを特徴とする請求項２に記載のアナログ／ディジタル変換装置。
4. 前記変換手段は、前記遅延手段により出力されたディジタル信号が第１の値であるときには、そのディジタル信号を相対的に大きな値のアナログ信号に変換し、前記遅延手段により出力されたディジタル信号が前記第１の値より低値の第２の値であるときには、そのディジタル信号を相対的に小さな値のアナログ信号に変換することを特徴とする請求項３に記載のアナログ／ディジタル変換装置。
5. 前記差分信号生成手段は、前記差分信号の元となる参照電圧を発生する複数の参照電圧源と、
   前記複数の参照電圧源の何れかを選択する選択手段とを有し、
   前記選択手段により選択された参照電圧源で生成された参照電圧に基づく差分信号が前記出力手段に入力され、
   前記変換手段により変換される二値のアナログ信号の電圧値の差分は、前記参照電圧の値の４分の１以下であることを特徴とする請求項３又は４に記載のアナログ／ディジタル変換装置。
6. 前記変更手段は、時間軸方向に値が分散された微小アナログ信号を生成する微小アナログ信号生成手段と、
   前記微小アナログ信号生成手段により生成された微小アナログ信号と、基準信号とを加算する加算手段とを有し、
   前記加算手段により加算された信号が前記閾値信号として前記比較手段に出力されることを特徴とする請求項１に記載のアナログ／ディジタル変換装置。

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