JP2011082766A - 増幅回路、及び撮像システム - Google Patents
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Abstract
【課題】増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上する。
【解決手段】第1の期間に補正のための動作を行い、前記第1の期間に続く第2の期間に増幅動作を行う増幅回路であって、前記第1の期間において、前記補正のための動作として、前記2つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第1のノードに第1の補正電流を供給する動作と前記第2のノードに第2の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第2の期間において、前記第1の期間に保持された制御値に従って前記補正動作を行う補正部とを備えている。
【選択図】図1
【解決手段】第1の期間に補正のための動作を行い、前記第1の期間に続く第2の期間に増幅動作を行う増幅回路であって、前記第1の期間において、前記補正のための動作として、前記2つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第1のノードに第1の補正電流を供給する動作と前記第2のノードに第2の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第2の期間において、前記第1の期間に保持された制御値に従って前記補正動作を行う補正部とを備えている。
【選択図】図1
Description
本発明は、増幅回路、及び撮像システムに関する。
デジタルカメラ等の撮像システムでは、撮像センサが被写体を撮像することによりアナログ画像信号を生成して出力し、A/D変換器がアナログ画像信号をデジタル画像信号に変換し、その後段でデジタル画像信号に対して所定の信号処理が行われる。この撮像システムにおける撮像センサは、複数の画素が配列された画素配列を有する。近年、撮像センサの画素配列における画素数が増加する傾向にあるとともに、撮像センサにより撮像される画像の画質の向上が求められていることに応じて、A/D変換器には、高速かつ高分解能の特性が要求されている。また、製品(撮像システム)の低価格化に伴い、A/D変換器の低コスト化が要求されている。
上記要求を満たすA/D変換器として、CMOSプロセスで製造したパイプライン方式のA/D変換器が実用されている。パイプライン方式のA/D変換器には、一般的に差動入出力アンプを用いたスイッチドキャパシタ回路が使用される。差動入出力アンプを用いる際には、出力ダイナミックレンジを確保するために、出力のコモンモード電圧を電源電圧の中間付近の所定電圧に設定する。
特許文献1には、完全差動アンプ204において、入力信号のサンプリング時に、正相の入力ノードと負相の入力ノードとをそれぞれ所定の基準電圧VCMに接続することが記載されている(特許文献1の図5参照)。これにより、特許文献1によれば、完全差動アンプ204の差動出力Vo1,Vo2のコモンモード電圧を安定化させることができるとされている。
また、特許文献1には、完全差動アンプ204において、入力信号のサンプリング時に、負相の出力ノードと正相の入力ノードとを短絡させ、正相の出力ノードと負相の入力ノードとを短絡させるが記載されている。これにより、特許文献1によれば、正相の入力ノードと負相の入力ノードとのそれぞれに出力側から負帰還をかけるように自己バイアスするので、完全差動アンプ204のオフセット電圧をキャンセルさせることができるとされている。
特許文献2には、バッファ部42、オフセットキャンセル部43、及びコモンモードフィードバック回路44から構成された補正機能付きバッファ回路41が記載されている(特許文献2の図2参照)。すなわち、バッファ部42の差動出力VoutnとVoutpとがオフセットキャンセル部43における第1の抵抗71の一端と第2の抵抗72の一端とにそれぞれ供給される。第1の抵抗71と第2の抵抗72とが同じ抵抗値を有するので、第1の抵抗71の他端と第2の抵抗72の他端との接続点からは、差動出力VoutnとVoutpとの中点電圧である出力コモンモード電圧Vcmが出力される。コモンモードフィードバック回路44は、出力コモンモード電圧Vcmと設定コモンモード電圧Vcmsとを受けて、両者の差に応じた信号をトランジスタ57及び67のゲートに供給する。これにより、特許文献2によれば、コモンモードフィードバック回路44が、出力コモンモード電圧Vcmを設定コモンモード電圧Vcmsと同じになるように制御することができるとされている。
また、特許文献2には、比較器25、SAR(Successive Approximation Register 逐次比較レジスタ)26、及びDAC27から構成されたオフセットキャンセル回路21bが記載されている(特許文献2の図2参照)。すなわち、比較器25は、上記のバッファ部42の差動出力における一方の差動出力Voutnと出力コモンモード電圧Vcmとを受けて、両者を比較し、比較結果をSAR26へ供給する。SAR26は、受けた比較結果に応じた8ビットの信号をDAC27へ供給する。DAC27は、8ビットの信号をDA変換することにより、オフセット調整信号Vaを生成して上記のオフセットキャンセル部43における第3のトランジスタ61のゲートへ供給する。このとき、オフセットキャンセル部43における第4のトランジスタ62のゲートには固定電圧Vsが入力されており、定常状態では、第3のトランジスタ61のドレイン電流と第4のトランジスタ62のドレイン電流とが等しくなる。これにより、特許文献2によれば、一方の差動出力Voutnと出力コモンモード電圧Vcmとの差が0になるように制御されるので、バッファ部42の差動出力VoutnとVoutpとのDCオフセットが0になるように制御できるとされている。
一方、CMOSプロセスで製造されるMOSトランジスタが微細化するにつれ、1/fノイズと呼ばれる低周波数帯域でのノイズが顕著になってくる。1/fノイズは数百Hzから数十kHzの低周波数帯域で時間的に変動するノイズ成分を含む。
CMOSプロセスで製造した差動入出力アンプでは、その構成要素であるMOSトランジスタの1/fノイズに起因した、低周波帯域で変動する成分を含むオフセットが発生する。このような差動入出力アンプを上記の撮像システムにおけるA/D変換器に使用して撮像センサの出力信号の処理に用いると、処理後の信号に応じて得られた画像上で縞状のノイズが発生し、容易に視認される。視認されないためには、低周波数帯域のノイズレベルを、高周波数帯域のノイズレベルの1/10程度以下にする必要がある。すなわち、撮像システムのA/D変換器に用いる差動入出力アンプ(差動増幅部)では、そのオフセットにおけるDC成分だけでなく低周波数帯域で変動する成分も精度良くキャンセルする必要がある。
特許文献1の図5に示された回路では、入力信号のサンプリング時に、完全差動アンプ204のオフセット電圧をキャンセルさせるための電荷が容量Cp1,Cp2,Cn1,Cn2に充電されると考えられる。このとき、負相の出力ノードと正相の入力ノードとを短絡させるためのスイッチのオン抵抗と、所定の基準電圧VCMを正相の入力ノードに接続するスイッチのオン抵抗とのばらつきが、オフセットをキャンセルする処理の精度に影響する。また、正相の出力ノードと負相の入力ノードとを短絡させるためのスイッチのオン抵抗と、所定の基準電圧VCMを負相の入力ノードに接続するスイッチのオン抵抗とのばらつきが、オフセットをキャンセルする処理の精度に影響する。さらに、完全差動アンプ204の入出力インピーダンスも、そのオフセットをキャンセルする処理の精度に影響する。これらの影響により、特許文献1の図5に示された構成では、完全差動アンプ204のオフセットにおける低周波数帯域で変動する成分を精度良くキャンセルすることが困難である。
特許文献2の図2に示された回路は、連続時間で動作する回路であり、離散時間で動作することができないため、撮像システムのA/D変換器に用いることに適していない。また、特許文献2の図2に示された回路は、オフセットにおけるDC成分をキャンセルするための構成を有しているが、オフセットにおける低周波数帯域で変動する成分をキャンセルするための構成を有していない。そのため、特許文献2の図2に示された回路を用いても、オフセットにおける低周波数帯域で変動する成分を精度良くキャンセルすることは不可能である。
また、特許文献1に記載された発明は、完全差動アンプ204の回路規模を縮小しチップ占有面積を小さくすることを目的とし、少ない素子数で構成するように工夫した回路構成を本質的特徴としている。ここで、特許文献2の図2に示されたオフセットキャンセル部43及びオフセットキャンセル回路21bは、非常に回路規模が大きい。そのため、特許文献1に記載された発明では、特許文献1の図5に示された回路を、特許文献2の図2に示されたオフセットキャンセル部43及びオフセットキャンセル回路21bを用いて設計変更を行うことができない。
本発明の目的は、増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上することにある。
本発明の1つの側面に係る増幅回路は、第1の入力端子、第2の入力端子、第1の出力端子、及び第2の出力端子を有しており、第1の期間に補正のための動作を行い、前記第1の期間に続く第2の期間に増幅動作を行う増幅回路であって、前記第1の入力端子及び前記第2の入力端子にそれぞれ接続された2つの入力端子で差動電圧を受け、前記差動電圧に応じた差動電流を、前記第1の出力端子に接続された第3の出力端子と前記第2の出力端子に接続された第4の出力端子とから出力する差動増幅部と、前記第1の期間において、前記2つの入力端子の電圧を基準電圧に固定し、前記第2の期間において、前記増幅動作が可能になるように前記2つの入力端子の電圧の固定を解除する固定部と、検出素子を含み、前記第1の期間において、前記検出素子の一端を前記第3の出力端子に接続し前記検出素子の他端を前記第4の出力端子に接続して、前記検出素子の両端の電圧の差を検出する検出回路と、前記第1の期間において、前記2つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第3の出力端子と前記第1の出力端子との間の第1のノードに第1の補正電流を供給する動作と前記第4の出力端子と前記第2の出力端子との間の第2のノードに第2の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第2の期間において、前記第1の期間に保持された制御値に従って前記補正動作を行う補正部とを備えたことを特徴とする。
本発明によれば、増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上することができる。
本発明の実施形態に係る増幅回路100の構成について、図1を用いて説明する。
増幅回路100は、第1の入力端子2、第2の入力端子3、第1の出力端子4、及び第2の出力端子5を有している。増幅回路100は、第1の期間TP1(図5(b)参照)に補正のための動作を行い、第1の期間TP1に続く第2の期間TP2(図5(b)参照)に増幅動作を行う。増幅回路100は、差動増幅部1、入力端子固定部6、コモンモード検出部8、コモンモード電圧制御部9、オフセットキャンセル部20、及びタイミング回路16を備える。
差動増幅部1は、例えば、全差動トランスコンダクタンス型の増幅器を含む。差動増幅部1は、2つの入力端子11,12と、第3の出力端子13及び第4の出力端子14とを有する。入力端子11は、第1の入力端子2に接続されている。入力端子12は、第2の入力端子3に接続されている。第3の出力端子13は、第1の出力端子4に接続されている。第4の出力端子14は、第2の出力端子5に接続されている。差動増幅部1は、2つの入力端子11,12で差動電圧を受け、その差動電圧に応じた差動電流を第3の出力端子13と第4の出力端子14とから出力する。
入力端子固定部6は、入力基準電圧端子7を有する。入力端子固定部6は、入力基準電圧端子7を介して入力基準電圧Vinfを受ける。入力端子固定部6は、第1の期間TP1(図5(b)参照)において、2つの入力端子11,12の電圧とを入力基準電圧Vinfに固定する。入力端子固定部6は、第2の期間TP2(図5(b)参照)において、増幅回路100による増幅動作が可能になるように、2つの入力端子11,12の電圧の固定を解除する。
コモンモード検出部8は、第1の期間TP1及び第2の期間TP2において、第3の出力端子13の電圧と第4の出力端子14の電圧との中間電圧すなわちコモンモード電圧を検出する。コモンモード検出部8は、検出したコモンモード電圧をコモンモード電圧制御部9へ供給する。
コモンモード電圧制御部9は、出力基準電圧端子10を有する。コモンモード電圧制御部9は、出力基準電圧端子10を介して出力基準電圧(第2の基準電圧)Vcmfを受ける。コモンモード電圧制御部9は、第1の期間TP1及び第2の期間TP2において、コモンモード検出部8により検出されたコモンモード電圧が出力基準電圧Vcmfに一致する(等しくなる)ように、差動増幅部1を制御する。
オフセットキャンセル部20は、第1の期間TP1において、差動増幅部1のオフセットを補正(キャンセル)するために、第1の出力端子4から出力される電流と第2の出力端子5から出力される電流とが等しくなるように補正する。
すなわち、オフセットキャンセル部20は、後述のように、検出回路30及び補正部40を含む。なお、検出回路30及び補正部40の内部構成の詳細は後述する。
検出回路30は、インピーダンス素子(検出素子)18を含む。検出回路30は、第1の期間TP1において、インピーダンス素子18の一端T1を第1のノードN1に接続し、インピーダンス素子18の他端T2を第2のノードN2に接続する(図2参照)。第1のノードN1は、第3の出力端子13と第1の出力端子4との間のノードである。第2のノードN2は、第4の出力端子14と第2の出力端子5との間のノードである。そして、検出回路30は、インピーダンス素子18の両端T1,T2の電圧の差を検出する。すなわち、検出回路30は、インピーダンス素子18の一端T1の電圧と他端T2の電圧とをそれぞれ検出する。インピーダンス素子18は、第2の期間TP2において、インピーダンス素子18の一端T1の第1の出力端子への接続を遮断し、かつ、インピーダンス素子18の一端T1の他端T2の第2の出力端子5への接続を遮断している。
補正部40は、第1の期間TP1において、2つの入力端子11,12の電圧が入力端子固定部6により入力基準電圧Vinfに固定された状態における検出回路30により検出されたインピーダンス素子18の両端の電圧の差が許容値内になるように動作する。すなわち、補正部40は、第1のノードN1に第1の補正電流Ic1を供給する動作と第2のノードN2に第2の補正電流Ic2を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持する。すなわち、補正部40は、第1の期間TP1において、補正のための動作として、インピーダンス素子18の両端の電圧の差が許容値内に収まるようになるまで、保持している制御値を用いた上記の補正動作と同様の動作を予備的に繰り返し行う。これにより、第1の期間TP1における、第1の出力端子4から出力される電流と第2の出力端子5から出力される電流とが等しくなるようにするための制御値が決定され保持される。補正部40は、第2の期間TP2において、第1の期間TP1に保持された制御値に従って、上記の補正動作を行う。
タイミング回路16は、入力端子固定部6、コモンモード検出部8、オフセットキャンセル部20のそれぞれへ制御信号を供給することにより、入力端子固定部6、コモンモード検出部8、オフセットキャンセル部20のそれぞれの動作タイミングを制御する。例えば、タイミング回路16は、オフセットキャンセル動作時(第1の期間TP1)に、2つの入力端子11,12が入力基準電圧Vinfに接続されるように、入力端子固定部6を制御する。タイミング回路16は、第1の期間TP1に、差動増幅部1のオフセットにより第3の出力端子13及び第4の出力端子14に発生した電圧差を検出し、オフセットを小さくする方向にフィードバックをかけるように、オフセットキャンセル部20を制御する。
次に、オフセットキャンセル部20の内部構成例を、図2を用いて説明する。
オフセットキャンセル部20は、検出回路30及び補正部40。検出回路30は、接続部17及びインピーダンス素子18を含む。補正部40は、コンパレータ(電圧比較部)42、メモリー部(制御値保持部)43、電流D/A変換器45を含む。
接続部17は、第1の期間TP1(図5(b)参照)に、インピーダンス素子18の一端T1を第1のノードN1に接続し、インピーダンス素子18の他端T2を第2のノードN2に接続する。接続部17は、第2の期間TP2及び第3の期間TP3(図5(b)参照)に、インピーダンス素子18の一端T1の第1のノードN1への接続を遮断し、インピーダンス素子18の他端T2の第2のノードN2への接続を遮断した状態にしている。接続部17は、スイッチS171及びスイッチS172を含む。スイッチS171及びスイッチS172は、それぞれ、制御入力端子19を介してアクティブレベルの制御信号φODを受けた際にオンし、ノンアクティブレベルの制御信号φODを受けた際にオフする。
コンパレータ42は、検出回路30により検出されたインピーダンス素子18の一端T1の電圧と他端T2の電圧とを比較し、比較結果に応じた電圧誤差信号VDSをメモリー部43へ出力する。
メモリー部43は、クロック入力端子14を有している。メモリー部43は、クロック入力端子14を介してクロック信号φOCLKを受ける。メモリー部43は、クロック信号φOCLKに同期したタイミングで、コンパレータ42から出力された電圧誤差信号VDSに応じて、保持しているデジタル制御値を決定する。メモリー部43は、その決定されたデジタル制御値を保持するとともに出力する。
メモリー部43は、例えば、アップダウンカウンタ431を含む。アップダウンカウンタ431は、第1の出力端子4から出力される電流が第2の出力端子5から出力される電流より大きいことが電圧誤差信号VDSにより示されている場合、次の動作を行う。メモリー部43は、保持しているデジタル制御値をカウントアップするカウントアップ動作を行う。アップダウンカウンタ431は、第1の出力端子4から出力される電流が第2の出力端子5から出力される電流より小さいことが電圧誤差信号VDSにより示されている場合、次の動作を行う。アップダウンカウンタ431は、保持しているデジタル制御値をカウントダウンするカウントダウン動作を行う。アップダウンカウンタ431は、カウント値をデジタル制御値として保持するとともに出力する。
電流D/A変換器45は、D/A変換部451及び電流生成部452を含む。
D/A変換部451は、メモリー部43から出力された変更後のデジタル制御値をD/A変換することにより、アナログ制御値を生成する。具体的には、D/A変換部451は、カウントアップされたデジタル制御値をメモリー部43から受けた場合、そのカウントアップされたデジタル制御値をD/A変換することにより、カウントアップされたデジタル制御値に応じたアナログ制御値を生成する。D/A変換部451は、カウントダウンされたデジタル制御値をメモリー部43から受けた場合、そのカウントダウンされたデジタル制御値をD/A変換することにより、カウントダウンされたデジタル制御値に応じたアナログ制御値を生成する。D/A変換部451は、生成したアナログ制御値を電流生成部452へ供給する。
電流生成部452は、D/A変換部451により生成されたアナログ制御値を、アップダウンカウンタ431から出力されるデジタル制御値に対応したアナログ制御値として受ける。電流生成部452は、受けたアナログ制御値に従って上記の補正動作を行う。すなわち、電流生成部452は、第1の補正電流Ic1及び第2の補正電流Ic2の少なくとも一方を生成して出力する。具体的には、電流生成部452は、カウントアップされたデジタル制御値に対応したアナログ制御値を受けた場合、第1の補正電流Ic1を減少させる動作と第2の補正電流Ic2を増加させる動作との少なくとも一方を行う。電流生成部452は、カウントダウンされたデジタル制御値に対応したアナログ制御値を受けた場合、第1の補正電流Ic1を増加させる動作と第2の補正電流Ic2を減少させる動作との少なくとも一方を行う。そして、電流生成部452は、第1のノードN1へ第1の補正電流Ic1を供給する動作と第2のノードN2へ第2の補正電流Ic2を供給する動作との少なくとも一方を行う。これにより、第1の出力端子4から出力される電流と第2の出力端子5から出力される電流とが等しくなるように補正される。
インピーダンス素子18は、上記のように、第1の期間TP1に、一端T1が第1のノードN1に接続され、他端T2が第2のノードN2に接続される。インピーダンス素子18は、第2の期間TP2に、一端T1の第1のノードN1への接続が遮断され、かつ、他端T2の第2のノードN2への接続が遮断された状態になっている。
ここで、差動増幅部(全差動トランスコンダクタンス増幅器)1の電流変換ゲインをGmとし、インピーダンス素子18のインピーダンス値をZとすると、オフセット電圧の(Gm×Z)倍の電圧(電圧差)がコンパレータ42に入力される。オフセットをキャンセルする処理における必要とする精度に対して、コンパレータ42が持つ低周波帯域で変動する入力オフセットが問題にならないようにZの値を決める必要がある。また、電流D/A変換器45の最小分解能ΔIは、(ΔI/Gm)が、オフセットをキャンセルする処理における必要とする精度よりも小さくなるように設定する必要がある。
次に、コモンモード検出部8の内部構成例とコモンモード電圧制御部9の構成例とを、図3を用いて説明する。
コモンモード検出部8は、検出部81及びリセット部82を含む。
検出部81は、第1の検出容量C811及び第2の検出容量C812を含む。第1の検出容量C811は、第1のノードN1と第3のノードN3との間に接続されている。第2の検出容量C812は、第2のノードN2と第3のノードN3との間に接続されている。第1の検出容量C811の容量値は、第2の検出容量C812の容量値と略等しい。これにより、第3のノードN3の電圧は、第1のノードN1の電圧と第2のノードN2の電圧との中間電圧になる。すなわち、検出部81は、第3のノードN3の電圧を第1の出力端子4の電圧と第2の出力端子5の電圧とに対するコモンモード電圧として検出する。
リセット部82は、第3の期間TP3(図5(b)参照)に、第1の検出容量C811と第2の検出容量C812とをそれぞれリセットする。すなわち、リセット部82は、スイッチS821及びスイッチS822を含む。スイッチS821は、アクティブレベルの制御信号φCMを受けた際にオンすることにより、第1の検出容量C811の両端を短絡して第1の検出容量C811をリセットする。スイッチS821は、ノンアクティブレベルの制御信号φCMを受けた際にオフすることにより、第1の検出容量C811のリセットを完了する。
スイッチS822は、アクティブレベルの制御信号φCMを受けた際にオンすることにより、第2の検出容量C812の両端を短絡して第2の検出容量C812をリセットする。なお、スイッチS821及びスイッチS822がオンすることにより、第1の出力端子4と第2の出力端子5とが短絡される。スイッチS822は、ノンアクティブレベルの制御信号φCMを受けた際にオフすることにより、第2の検出容量C812のリセットを完了する。
コモンモード電圧制御部9は、例えば、比較器9iを含む。比較器9iは、第3のノードN3の電圧、すなわち検出部81により検出されたコモンモード電圧を受ける。比較器9iは、出力基準電圧端子10を介して出力基準電圧(第2の基準電圧)Vcmfを受ける。比較器9iは、出力基準電圧Vcmfと検出されたコモンモード電圧とを比較し、比較結果に応じた制御信号を差動増幅部1へ供給する。これにより、比較器9iは、第1の期間TP1及び第2の期間TP2に、コモンモード検出部8により検出されたコモンモード電圧が出力基準電圧Vcmfに一致する(等しくなる)ように、差動増幅部1を制御する。
次に、入力端子固定部6の内部構成例を、図4を用いて説明する。
入力端子固定部6は、例えば、スイッチS61及びスイッチS62を含む。
スイッチS61は、アクティブレベルの制御信号φSを受けた際にオンすることにより、差増増幅部1の入力端子11(図1参照)と、入力基準電圧端子7とを接続する。これにより、入力端子11の電圧は、入力基準電圧Vinfに固定される。スイッチS61は、ノンアクティブレベルの制御信号φSを受けた際にオフすることにより、入力端子11と入力基準電圧端子7との接続を遮断する。これにより、入力端子11の電圧の固定が解除される。
スイッチS62は、アクティブレベルの制御信号φSを受けた際にオンすることにより、差増増幅部1の入力端子12(図1参照)と、入力基準電圧端子7とを接続する。これにより、入力端子12の電圧は、入力基準電圧Vinfに固定される。スイッチS62は、ノンアクティブレベルの制御信号φSを受けた際にオフすることにより、入力端子12と入力基準電圧端子7との接続を遮断する。これにより、入力端子12の電圧の固定が解除される。
次に、本発明の実施形態に係る増幅回路100を適用したサンプルホールド回路の例を、図5(a)を用いて説明する。
図5(a)に示すサンプルホールド回路300は、入力端子T302,T303と出力端子T304,T305とを有する。また、サンプルホールド回路300は、スイッチドキャパシタ回路(SC回路)200及び増幅回路100を備える。SC回路200は、スイッチS201〜S205、第1の入力容量Cin1、第2の入力容量Cin2、第1の出力容量Cout1、及び第2の出力容量Cout2を含む。
第1の入力容量Cin1は、電極231及び電極232を含む。第2の入力容量Cin2は、電極241及び電極242を含む。第1の出力容量Cout1は、電極251及び電極252を含む。第2の出力容量Cout2は、電極261及び電極262を含む。
スイッチS201は、タイミング回路16からアクティブレベルの制御信号φSを受けた際にオンすることにより、入力端子T302を端子212と第1の入力容量Cin1の電極231とへ接続する。スイッチS201は、タイミング回路16からノンアクティブレベルの制御信号φSを受けた際にオフすることにより、入力端子T302から端子212及び電極231への接続を遮断する。
スイッチS202は、タイミング回路16からアクティブレベルの制御信号φSを受けた際にオンすることにより、入力端子T303を端子222と第2の入力容量Cin2の電極241とへ接続する。スイッチS202は、タイミング回路16からノンアクティブレベルの制御信号φSを受けた際にオフすることにより、入力端子T303から端子222及び電極241への接続を遮断する。
スイッチS203は、タイミング回路16からアクティブレベルの制御信号φSを受けた際に端子211を端子212に接続することにより、第1の出力容量Cout1の電極251をスイッチS201経由で入力端子T302へ接続する。このとき、第1の出力容量Cout1の電極251から第1の出力端子4及び出力端子T304への接続は遮断されている。スイッチS203は、タイミング回路16からアクティブレベルの制御信号φHを受けた際に端子211を端子213に接続することにより、第1の出力容量Cout1の電極251を第1の出力端子4及び出力端子T304へ接続する。このとき、第1の出力容量Cout1の電極251から入力端子T302への接続は遮断されている。
スイッチS204は、タイミング回路16からアクティブレベルの制御信号φSを受けた際に端子221を端子222に接続することにより、第2の出力容量Cout2の電極261をスイッチS202経由で出力端子T303へ接続する。このとき、第2の出力容量Cout2の電極261から第2の出力端子5及び出力端子T305への接続は遮断されている。スイッチS204は、タイミング回路16からアクティブレベルの制御信号φHを受けた際に端子221を端子223に接続することにより、第2の出力容量Cout2の電極261を第2の出力端子5及び出力端子T305へ接続する。このとき、第2の出力容量Cout2の電極261から出力端子T303への接続は遮断されている。
スイッチS205は、タイミング回路16からアクティブレベルの制御信号φHを受けた際にオンすることにより、第1の入力容量Cin1の電極231と第2の入力容量Cin2の電極241とを短絡する。スイッチS205は、タイミング回路16からノンアクティブレベルの制御信号φHを受けた際にオフすることにより、第1の入力容量Cin1の電極231と第2の入力容量Cin2の電極241との短絡を解除する。
なお、制御信号φSがアクティブレベルになる期間と制御信号φHがアクティブレベルになる期間とは、重ならないものとする。
次に、サンプルホールド回路300の動作を、図5(b)を用いて詳細に説明する。
S1期間において、φSがアクティブレベル(例えば、Hレベル)のときに、増幅回路100の入力端子対ITPにおける第1の入力端子2の電圧及び第2の入力端子3の電圧は、それぞれ入力基準電圧Vinfに固定される。これにより、第1の入力容量Cin1の電極232の電位、第2の入力容量Cin2の電極242の電位、第1の出力容量Cout1の電極252の電位、第2の出力容量Cout2の電極262の電位が、いずれも、入力基準電圧Vinfの電位に固定される。サンプルホールド回路300が入力端子T302及びT303で受けた差動信号は、入力基準電圧Vinfを基準として、第1の入力容量Cin1、第2の入力容量Cin2、第1の出力容量Cout1、及び第2の出力容量Cout2にサンプリングされる。
このとき(すなわち第3の期間TP3)、制御信号φCMもアクティブレベル(例えば、Hレベル)となり、コモンモード検出部8におけるスイッチS821,S822が導通し、コモンモード検出部8の容量C811,C812をリセットする。
H1期間において、φHがアクティブレベル(例えば、Hレベル)のとき(すなわち第2の期間TP2)に、第1の出力容量Cout1の電極251がサンプルホールド回路300の出力端子T304に接続される。第2の出力容量Cout2の電極261がサンプルホールド回路300の出力端子T305に接続される。それと同時に、第1の入力容量Cin1にサンプリングされた電荷が第1の出力容量Cout1に移動しホールドされ、第2の入力容量Cin2にサンプリングされた電荷が第2の出力容量Cout2に移動しホールドされる。ここで、第1の入力容量Cin1、第2の入力容量Cin2、第1の出力容量Cout1、第2の出力容量Cout2の容量値がすべて等しい場合、入力された差分信号の2倍の信号が出力されるべき差分信号となる。
S2期間において、サンプリング動作は、S1期間と同様に行われる。それと並行して、制御信号ΦODがアクティブレベル(例えば、Hレベル)となり、接続部17により、インピーダンス素子18の両端T1,T2が第1のノードN1と第2のノードN2とにそれぞれ接続される(図2参照)。第3の出力端子13及び第4の出力端子14から、第1のノードN1及び第2のノードN2を介して、入力オフセット電圧の(Gm×Z)倍の電圧が、コンパレータ42に入力される。そして(すなわち第1の期間TP1において)、コンパレータ42から電圧誤差信号VDSがメモリー部43へ出力される。メモリー部43は、クロック信号φOCLKの立ち上がりエッジに同期して、電圧誤差信号VDSに応じたカウントアップ動作又はカウントダウン動作を行い、カウント値をデジタル制御値として決定するとともに保持する。
H2期間では、H1期間と同様の動作が行われる。
このように、タイミング回路16は、S1期間におけるコモンモード検出部8の容量をリセットするための動作と、S2期間における差動増幅部のオフセットをキャンセルするための動作のいずれか一方のみを行うようにタイミングをコントロールする。撮像センサに適用する場合には、水平ラインを読み出している期間中はオフセットキャンセルの制御値を決定する動作を行わず、水平ブランキング期間にオフセットキャンセルの制御値を決定する動作を行うようにする。これにより、1水平ライン内でのオフセットキャンセル量を一定に保つことができる。
以上のように、本実施形態によれば、差動入出力アンプの出力コモンモード電圧を所定の電圧に設定するとともに、従来精度良くキャンセルできなかった、オフセットにおける低周波数帯域で時間的に変動する成分をキャンセルすることができる。すなわち、本実施形態によれば、増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上することができる。
また、本実施形態に係る増幅回路を撮像センサの信号処理用A/D変換器等に用いた場合、1/fノイズに起因する縞状の画像ノイズを抑圧することができる。
なお、本発明は上記の実施形態に制限されるものではない。たとえば、オフセットキャンセル部におけるメモリー部は、アップダウンカウンターの代わりにデジタルローパスフィルターで実現することも可能である。また、コモンモード検出部およびコモンモード電圧制御部も、スイッチドキャパシタ方式などの他の形態で実現することも可能である。
図6は、サンプルホールド回路の別の駆動タイミング例である。この動作タイミングでは、すべてのサンプル期間における前半(すなわち第3の期間TP3a)で、コモンモード検出部8の容量をリセットする動作を行う。一方、オフセットキャンセルの制御値を決定する動作は、S2期間における後半(すなわち第1の期間TP1a)に行われる。このように、制御信号φCMをクロック信号φOCLKの立ち上がりエッジに対して十分早くノンアクティブレベルへ立ち下げることにより、コンパレータ出力にオフセットキャンセルの誤差を反映させることが可能となる。
次に、上記のサンプルホールド回路300を適用した撮像システムの一例を図7に示す。撮像システム90は、図7に示すように、主として、光学系、撮像センサ86及び信号処理部を備える。光学系は、主として、シャッター91、レンズ92及び絞り93を備える。信号処理部は、主として、撮像信号処理回路95、A/D変換器96、画像信号処理部97、メモリ部87、外部I/F部89、タイミング発生部98、全体制御・演算部99、記録媒体88及び記録媒体制御I/F部94を備える。なお、信号処理部は、記録媒体88を備えなくても良い。
シャッター91は、光路上においてレンズ92の手前に設けられ、露出を制御する。レンズ92は、入射した光を屈折させて、撮像センサ86の画素配列(撮像面)に被写体の像を形成する。絞り93は、光路上においてレンズ92と撮像センサ86との間に設けられ、レンズ92を通過後に撮像センサ86へ導かれる光の量を調節する。
撮像センサ86は、画素配列に形成された被写体の像を画像信号に変換する。撮像センサ86は、その画像信号を画素配列から読み出して出力する。
撮像信号処理回路95は、撮像センサ86に接続されており、撮像センサ86から出力された画像信号を処理する。
A/D変換器96は、増幅回路100を含む。A/D変換器96は、撮像信号処理回路95に接続されており、撮像信号処理回路95から出力された処理後の画像信号(アナログ信号)を増幅回路100により増幅するとともに画像信号(デジタル信号)へ変換する。
画像信号処理部97は、A/D変換器96に接続されており、A/D変換器96から出力された画像信号(デジタル信号)に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部87、外部I/F部89、全体制御・演算部99及び記録媒体制御I/F部94などへ供給される。
メモリ部87は、画像信号処理部97に接続されており、画像信号処理部97から出力された画像データを記憶する。外部I/F部89は、画像信号処理部97に接続されている。これにより、画像信号処理部97から出力された画像データを、外部I/F部89を介して外部の機器(パソコン等)へ転送する。
タイミング発生部98は、撮像センサ86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97に接続されている。これにより、撮像センサ86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97へタイミング信号を供給する。そして、撮像センサ86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97がタイミング信号に同期して動作する。
全体制御・演算部99は、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94に接続されており、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94を全体的に制御する。
記録媒体88は、記録媒体制御I/F部94に取り外し可能に接続されている。これにより、画像信号処理部97から出力された画像データを、記録媒体制御I/F部94を介して記録媒体88へ記録する。
このように、本実施形態に係る増幅回路100を、撮像センサ86の画像信号(アナログ信号)を画像信号(デジタル信号)に変換するA/D変換器96に搭載することで、処理後の画像における画像品位を低下させる低周波ノイズを低減することができる。上記のA/D変換器96は、撮像センサ86を構成する半導体LSIとは別のLSIとして構成してもよいし、撮像センサ86を構成するLSIと同梱したいわゆるADオンチップセンサとして構成しても良い。
Claims (4)
- 第1の入力端子、第2の入力端子、第1の出力端子、及び第2の出力端子を有しており、第1の期間に補正のための動作を行い、前記第1の期間に続く第2の期間に増幅動作を行う増幅回路であって、
前記第1の入力端子及び前記第2の入力端子にそれぞれ接続された2つの入力端子で差動電圧を受け、前記差動電圧に応じた差動電流を、前記第1の出力端子に接続された第3の出力端子と前記第2の出力端子に接続された第4の出力端子とから出力する差動増幅部と、
前記第1の期間において、前記2つの入力端子の電圧を基準電圧に固定し、前記第2の期間において、前記増幅動作が可能になるように前記2つの入力端子の電圧の固定を解除する固定部と、
検出素子を含み、前記第1の期間において、前記検出素子の一端を前記第3の出力端子と前記第1の出力端子との間の第1のノードに接続し前記検出素子の他端を前記第4の出力端子と前記第2の出力端子との間の第2のノードに接続して、前記検出素子の両端の電圧の差を検出する検出回路と、
前記第1の期間において、前記補正のための動作として、前記2つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第1のノードに第1の補正電流を供給する動作と前記第2のノードに第2の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第2の期間において、前記第1の期間に保持された制御値に従って前記補正動作を行う補正部と、
を備えたことを特徴とする増幅回路。 - 前記補正部は、
前記検出回路により検出された前記検出素子の前記一端の電圧と前記他端の電圧とを比較し、比較結果に応じた電圧誤差信号を出力する電圧比較部と、
前記電圧比較部から出力された電圧誤差信号に応じて、デジタル制御値を決定して保持する制御値保持部と、
前記制御値保持部から出力されたデジタル制御値をD/A変換することにより、アナログ制御値を生成するD/A変換部と、
前記D/A変換部により生成されたアナログ制御値に従って前記補正動作を行う電流生成部と、
を含む
ことを特徴とする請求項1に記載の増幅回路。 - 前記制御値保持部は、前記第1の出力端子から出力される電流が前記第2の出力端子から出力される電流より大きいことが前記電圧誤差信号により示されている場合、カウントアップ動作を行い、前記第1の出力端子から出力される電流が前記第2の出力端子から出力される電流より小さいことが前記電圧誤差信号により示されている場合、カウントダウン動作を行って、カウント値を前記デジタル制御値として出力するアップダウンカウンタを含み、
前記電流生成部は、前記アップダウンカウンタから出力されるデジタル制御値に対応したアナログ制御値に従って前記補正動作を行う
ことを特徴とする請求項2に記載の増幅回路。 - 撮像センサと、
前記撮像センサの撮像面へ像を形成する光学系と、
請求項1から3のいずれか1項に記載の増幅回路を含み、前記撮像センサから出力された画像信号をA/D変換するA/D変換器と、
前記A/D変換器によりA/D変換された画像信号を処理して画像データを生成する画像信号処理部と、
を備えたことを特徴とする撮像システム。
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