JP2008053313A - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP2008053313A
JP2008053313A JP2006225798A JP2006225798A JP2008053313A JP 2008053313 A JP2008053313 A JP 2008053313A JP 2006225798 A JP2006225798 A JP 2006225798A JP 2006225798 A JP2006225798 A JP 2006225798A JP 2008053313 A JP2008053313 A JP 2008053313A
Authority
JP
Japan
Prior art keywords
semiconductor integrated
integrated circuit
region
circuit device
formation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006225798A
Other languages
English (en)
Other versions
JP4929919B2 (ja
Inventor
Yoshisuke Arashima
荒島　　可典
Katsuichi Okuda
勝一 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2006225798A priority Critical patent/JP4929919B2/ja
Publication of JP2008053313A publication Critical patent/JP2008053313A/ja
Application granted granted Critical
Publication of JP4929919B2 publication Critical patent/JP4929919B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】熱緩衝領域を配置することなく発熱素子形成領域から回路形成領域への熱の影響を抑制することができ、チップ面積を有効活用した小型の半導体集積回路装置を提供する。
【解決手段】一つの半導体チップに、回路形成領域３１と発熱素子形成領域２１ａ〜２１ｃとを有してなる半導体集積回路装置であって、発熱素子形成領域２１ａ〜２１ｃに隣接して、回路形成領域３１が配置されてなり、素子上パッド６１ｗ，６１ｏ，６１ｏｄ，６２ｗ，６２ｏ，６２ｏｄが、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の境界に沿って当該境界を取り囲むようにして、発熱素子形成領域２１ａ〜２１ｃおよび／または回路形成領域３１内に複数個配置されてなる半導体集積回路装置１００〜１０８とする。
【選択図】図１

Description

本発明は、発熱素子形成領域と回路形成領域を有してなる半導体集積回路装置に関する。
発熱素子形成領域を有してなる半導体集積回路装置（ＩＣ、Integrated Circuit）が、例えば、特開２００４−２２６５１号公報（特許文献１）、特開２００６−５３２５号公報（特許文献２）に開示されている。
図１０は、特許文献２に開示された半導体集積回路装置を示す図で、図１０（ａ）はワイヤボンディングを用いたパワー複合集積型半導体装置Ｈ１の実装形態を示す模式的な上面図であり、図１０（ｂ）はパワー複合集積型半導体装置Ｈ１の模式的な断面構造を示す図である。
パワー複合集積型半導体装置Ｈ１では、図１０（ａ）に示すように、一つの半導体チップに、二点鎖線で囲ったパワー素子部２と破線で囲った制御回路部３が形成されている。図１０（ｂ）に示すように、パワー複合集積型半導体装置Ｈ１では、パワー素子部２の集電電極Ｄ１，Ｄ２に厚い銅電極８を用いることにより、オン抵抗低減のために必要な配線抵抗の低減が図られている。また、銅電極８に対してワイヤボンディング接合性が確保されると共に、銅の拡散および銅のコロージョンに起因する高温で経時劣化を抑止する構造となっている。さらに、パワー素子部２においては直接集電電極Ｄ１，Ｄ２に、制御回路部３においては制御回路部３上に形成したボンディングパッドＰ１にボンディング接続できる構造となっている。これによって、従来必要とされた素子周辺部のパッド領域を削減して省面積化されると共に、製造経費が低減されている。
図１１は、発熱素子形成領域と回路形成領域を有してなる従来の半導体集積回路装置を一般化して示した図で、半導体集積回路装置９０の模式的な上面図である。また、図１２は、半導体集積回路装置が形成された半導体チップのワイヤボンディングによる実装状態を示す図で、図１２（ａ），（ｂ）は、それぞれ、半導体チップをヒートシンク上とリードフレームプレート上に搭載した場合の模式的な断面図である。
図１１に示す半導体集積回路装置９０は、発熱素子形成領域２０ａ，２０ｂと回路形成領域３０とを有している。図１１の半導体集積回路装置９０における回路形成領域３０は、能動素子による回路が形成された領域であり、図１０のパワー複合集積型半導体装置Ｈ１における制御回路部３に相当する。図１１の半導体集積回路装置９０における発熱素子形成領域２０ａ，２０ｂは、周辺の回路形成領域３０における前記能動素子の発熱量に較べて大きな発熱量のパワー能動素子が形成された領域であり、図１０のパワー複合集積型半導体装置Ｈ１におけるパワー素子部２に相当する。
図１１の半導体集積回路装置９０における発熱素子形成領域２０ａでは、内部にあるパワー能動素子に連結し、リードフレームピンとワイヤボンディングするための金属層が露出したパッド５０が、パワー能動素子の上方に形成されない外部パッドとして、発熱素子形成領域２０ａの外部に配置されている。これに対して、発熱素子形成領域２０ｂでは、内部にあるパワー能動素子に連結し、リードフレームピンとワイヤボンディングするための金属層が露出したパッド６０が、パワー能動素子の上方に形成される素子上パッドとして、発熱素子形成領域２０ｂの内部に配置されている。尚、図１１に示すように、外部パッド５０と素子上パッド６０は、いずれも、リードフレームピンとのワイヤボンディングを容易にするために、半導体チップの外周近くに配置される。
特開２００４−２２６５１号公報 特開２００６−５３２５号公報
図１１の半導体集積回路装置９０では、発熱素子形成領域２０ａ，２０ｂとその周りの回路形成領域３０の間に、熱緩衝領域４０ａ，４０ｂが配置されている。発熱素子形成領域２０ａ，２０ｂにおける発熱は、一般的に、基板、アルミニウム配線、ボンディングワイヤ等を介して、外部に放熱される。しかしながら、発熱素子形成領域２０ａ，２０ｂにおける発熱量が大きい場合には、周りの回路形成領域３０も温度上昇し、回路形成領域３０の回路動作に不具合を来たす。特に、図１２（ｂ）のリードフレームプレート上に半導体チップを搭載する場合には、図１２（ａ）のヒートシンク上に半導体チップを搭載する場合に較べて基板裏面からの放熱がないため、回路形成領域３０の回路動作に不具合を来たす確率も高くなる。図１１の半導体集積回路装置９０における熱緩衝領域４０ａ，４０ｂは、熱の影響を受け難い受動素子のみが形成された領域、あるいは受動素子も形成されていない配線のみが形成された領域で、この熱緩衝領域４０ａ，４０ｂを配置することにより、発熱素子形成領域２０ａ，２０ｂから回路形成領域３０への熱の影響を抑制することができる。
一方、図１１のように、発熱素子形成領域２０ａ，２０ｂと回路形成領域３０の間に熱緩衝領域４０ａ，４０ｂを配置する場合には、当然にチップ面積が増大してしまう。図１０（ａ）のパワー複合集積型半導体装置Ｈ１には熱緩衝領域が示されていないが、パワー素子部２の発熱量が大きい場合には、熱緩衝領域が必要である。図１１の半導体集積回路装置９０に示すように、素子上パッド６０を有する発熱素子形成領域２０ｂは、外部パッド５０を有する発熱素子形成領域２０ａに較べて放熱性が良い。このため、発熱素子形成領域２０ｂの周りに配置する熱緩衝領域４０ｂの占有面積は、図１１に示すように、発熱素子形成領域２０ａの周りに配置する熱緩衝領域４０ａの占有面積に較べて小さくて済む。また、発熱素子形成領域２０ｂにおける発熱量が小さい場合には、熱緩衝領域４０ｂを配置しなくて済む場合もある。しかしながら、発熱素子形成領域と回路形成領域を有してなる半導体集積回路装置にあっては、発熱素子形成領域が素子上パッドを有する発熱素子形成領域であっても、一般的には熱緩衝領域を配置する必要があり、これに伴ってチップ面積が増大してしまう。
そこで本発明は、発熱素子形成領域と回路形成領域を有してなる半導体集積回路装置であって、熱緩衝領域を配置することなく発熱素子形成領域から回路形成領域への熱の影響を抑制することができ、チップ面積を有効活用した小型の半導体集積回路装置を提供することを目的としている。
請求項１に記載の半導体集積回路装置は、一つの半導体チップに、能動素子による回路が形成された領域である回路形成領域と、周辺の前記回路形成領域における前記能動素子の発熱量に較べて大きな発熱量のパワー能動素子が形成された領域である発熱素子形成領域とを有してなる半導体集積回路装置であって、前記発熱素子形成領域に隣接して、前記回路形成領域が配置されてなり、金属層が露出した端子で、前記能動素子または前記パワー能動素子の上方に形成される素子上パッドが、前記発熱素子形成領域と前記回路形成領域の境界に沿って当該境界を取り囲むようにして、発熱素子形成領域および／または回路形成領域内に複数個配置されてなることを特徴としている。
上記半導体集積回路装置においては、発熱素子形成領域に隣接して回路形成領域が配置されており、熱の影響を受け難い受動素子のみが形成された領域、あるいは受動素子も形成されていない配線のみが形成された領域である熱緩衝領域が、発熱素子形成領域と回路形成領域の間に配置されていない。このため、上記半導体集積回路装置は、熱緩衝領域の配置によるチップ面積の増大を排除した半導体集積回路装置となっている。
一方、上記半導体集積回路装置においては、発熱素子形成領域と回路形成領域の間に熱緩衝領域を配置する替りに、素子上パッドが、発熱素子形成領域と回路形成領域の境界に沿って当該境界を取り囲むようにして、発熱素子形成領域および／または回路形成領域内に複数個配置されている。素子上パッドは、ワイヤボンディング等に利用される金属層が露出した端子で、能動素子またはパワー能動素子の上方に形成されるパッドである。この素子上パッドは、金属層が露出しているため、放熱に利用することができる。従って、この素子上パッドを発熱素子形成領域と回路形成領域の境界に沿って当該境界を取り囲むようにして、発熱素子形成領域および／または回路形成領域内に複数個配置することで、発熱素子形成領域から回路形成領域への熱の伝達を効率的に抑制することができる。
以上のようにして、上記半導体集積回路装置は、発熱素子形成領域と回路形成領域を有してなる半導体集積回路装置であって、熱緩衝領域を配置することなく発熱素子形成領域から回路形成領域への熱の影響を抑制することができ、熱緩衝領域の配置によるチップ面積の増大を排除して、チップ面積を有効活用した小型の半導体集積回路装置となっている。
上記半導体集積回路装置においては、請求項２に記載のように、前記素子上パッドが、前記発熱素子形成領域内において、前記回路形成領域との境界から中央部に至る全面に渡って配置されてなることが好ましい。
上記したように素子上パッドは放熱に利用できるため、素子上パッドを発熱素子形成領域と回路形成領域の境界に配置するだけでなく、発熱素子形成領域内において、回路形成領域との境界から中央部に至る全面に渡って配置することで、発熱素子形成領域内で発生する熱を効率的に放熱することができる。
上記半導体集積回路装置においては、請求項３に記載のように、前記素子上パッドが、格子縞の格子点に配置されてなることが好ましい。これにより、素子上パッドが所定の方向に等間隔で配置されることとなり、素子上パッドへのワイヤボンディングが容易になる。
上記半導体集積回路装置においては、請求項４に記載のように、前記発熱素子形成領域および／または回路形成領域内に複数個配置されてなる素子上パッドのうち、少なくとも１個の素子上パッドが、他の端子と接続されない開放パッドであってよい。すなわち、上記半導体集積回路装置においては、他の端子との接続に利用する素子上パッドだけでなく、素子上パッドを他の端子と接続されない開放パッド（ダミーパッド）として、少なくとも１個以上、好ましくは多数個配置して、これらの開放パッドを放熱に利用する。これによって、上記半導体集積回路装置においては、発熱素子形成領域から回路形成領域への熱の伝達を効率的に抑制することができる。
請求項５に記載のように、前記開放パッドは、前記発熱素子形成領域および／または回路形成領域内における一体の配線パターンにより、互いに連結されてなることが好ましい。これによれば、発熱素子形成領域内で発生する熱および／または回路形成領域へ伝達される熱を前記一体の配線パターンにより集積して、前記開放パッドから効率的に放熱することができる。
請求項６に記載のように、前記開放パッドには、ワイヤの他端が他の端子に接続されない他端開放ワイヤボンディングが施されていることが好ましい。これによれば、半導体チップ表面に露出した金属層だけでなく、当該開放パッドにダミーでボンディングされた他端が開放（他の端子に接続されていない）状態にあるワイヤからも放熱することができる。
また、上記半導体集積回路装置は、請求項７に記載のように、前記半導体チップが、リードフレームプレート上に搭載されてなる場合に好適である。上記半導体集積回路装置においては、素子上パッドによって半導体チップの主面側からの放熱が改善されるため、基板裏面側からの放熱を期待できない、半導体チップをリードフレームプレート上に搭載する場合に特に適している。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１〜図３は、本発明の半導体集積回路装置の一例で、それぞれ、半導体集積回路装置１００〜１０２の模式的な上面図である。
図１〜図３に示す半導体集積回路装置１００〜１０２は、いずれも、一つの半導体チップに、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１とを有してなる半導体集積回路装置である。回路形成領域３１は、能動素子による回路が形成された領域である。発熱素子形成領域２１ａ〜２１ｃは、周辺の回路形成領域３１における能動素子の発熱量に較べて大きな発熱量のパワー能動素子が形成された領域である。図１〜図３の半導体集積回路装置１００〜１０２においては、いずれも、発熱素子形成領域２１ａ〜２１ｃに隣接して、回路形成領域３１が配置されている。
また、図１〜図３に示す半導体集積回路装置１００〜１０２では、いずれも、複数個の素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏが、図中に破線で示した発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の境界に沿って、当該境界を取り囲むようにして配置されている。図１の半導体集積回路装置１００では、複数個の素子上パッド６１ｗ，６１ｏが、前記境界を取り囲むようにして、発熱素子形成領域２１ａ〜２１ｃ内に配置されている。図２の半導体集積回路装置１０１では、複数個の素子上パッド６２ｗ，６２ｏが、前記境界を取り囲むようにして、回路形成領域３１内に配置されている。図３の半導体集積回路装置１００では、複数個の素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏが、前記境界を取り囲むようにして、発熱素子形成領域２１ａ〜２１ｃおよび回路形成領域３１内に配置されている。
図１〜図３の半導体集積回路装置１００〜１０２における素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏは、金属層が露出した端子で、回路形成領域３１における前記能動素子または発熱素子形成領域２１ａ〜２１ｃにおける前記パワー能動素子の上方に形成されている。尚、図１〜図３の半導体集積回路装置１００〜１０２においては、素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏのうち、リードフレームピン（他の端子）と接続されている接続パッドを英字ｗの付いた符号６１ｗ，６２ｗとし、他の端子と接続されていない開放パッド（ダミーパッド）を英字ｏの付いた符号６１ｏ，６２ｏとして識別している。また、素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏのうち、発熱素子形成領域２１ａ〜２１ｃ内に配置される素子上パッドを数字６１の付いた符号６１ｗ，６１ｏとし、回路形成領域３１内に配置される素子上パッドを数字６２の付いた符号６２ｗ，６２ｏとして識別している。
図１〜図３に示す半導体集積回路装置１００〜１０２は、図１１に示した半導体集積回路装置９０と異なり、いずれも、発熱素子形成領域２１ａ〜２１ｃに隣接して回路形成領域３１が配置されている。従って、熱の影響を受け難い受動素子のみが形成された領域、あるいは受動素子も形成されていない配線のみが形成された領域である図１１に示した熱緩衝領域４０ａ，４０ｂが、図１〜図３の半導体集積回路装置１００〜１０２においては、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の間に配置されていない。このため、図１〜図３の半導体集積回路装置１００〜１０２は、図１１の熱緩衝領域４０ａ，４０ｂの配置によるチップ面積の増大を排除した半導体集積回路装置となっている。
一方、図１〜図３の半導体集積回路装置１００〜１０２においては、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の間に図１１の熱緩衝領域４０ａ，４０ｂを配置する替りに、素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏが、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の境界に沿って当該境界を取り囲むようにして、複数個配置されている。素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏは、前述したようにワイヤボンディング等に利用される金属層が露出した端子で、能動素子またはパワー能動素子の上方に形成されるパッドである。この素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏは、金属層が露出しているため、放熱に利用することができる。従って、この素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏを発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の境界に沿って当該境界を取り囲むようにして、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の少なくとも一つの領域内に複数個配置することで、発熱素子形成領域２１ａ〜２１ｃから回路形成領域３１への熱の伝達を効率的に抑制することができる。
以上のようにして、図１〜図３に示す半導体集積回路装置１００〜１０２は、いずれも、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１を有してなる半導体集積回路装置であって、熱緩衝領域を配置することなく発熱素子形成領域２１ａ〜２１ｃから回路形成領域３１への熱の影響を抑制することができ、熱緩衝領域の配置によるチップ面積の増大を排除して、チップ面積を有効活用した小型の半導体集積回路装置となっている。
図４と図５は、別の半導体集積回路装置の例で、それぞれ、半導体集積回路装置１０３，１０４の模式的な上面図である。尚、図４と図５に示す半導体集積回路装置１０３，１０４において、図１〜図３に示した半導体集積回路装置１００〜１０２と同様の部分については、同じ符号を付した。
図４と図５に示す半導体集積回路装置１０３，１０４は、それぞれ、図１と図２に示した半導体集積回路装置１００，１０１に対して、発熱素子形成領域２１ａ〜２１ｃ内に、素子上パッド６１ｏを追加配置している。これによって、図４と図５の半導体集積回路装置１０３，１０４においては、素子上パッド６１ｗ，６１ｏが、発熱素子形成領域２１ａ〜２１ｃ内において、回路形成領域３１との境界付近だけでなく、回路形成領域３１との境界から中央部に至る全面に渡って配置されている。
前述したように、素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏは、放熱に利用できる。このため、図１〜図３に示した半導体集積回路装置１００〜１０２のように素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏを発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１の境界に配置するだけでなく、図４と図５の半導体集積回路装置１０３，１０４のように、発熱素子形成領域２１ａ〜２１ｃ内において、回路形成領域３１との境界から中央部に至る全面に渡って配置することで、発熱素子形成領域２１ａ〜２１ｃ内で発生する熱を効率的に放熱することができる。尚、図３に示した半導体集積回路装置１０２についても、発熱素子形成領域２１ａ〜２１ｃ内において、素子上パッド６１ｗ，６１ｏを回路形成領域３１との境界から中央部に至る全面に渡って配置することで、同様の効果が得られることは言うまでもない。
前述したように、上記した半導体集積回路装置１００〜１０４においては、発熱素子形成領域２１ａ〜２１ｃおよび／または回路形成領域３１内に複数個配置されている素子上パッドのうち、全ての素子上パッドを他の端子と接続される接続パッド６１ｗ，６２ｗとする必要はなく、少なくとも１個の素子上パッドが、他の端子と接続されない開放パッド６１ｏ，６２ｏであってよい。すなわち、上記半導体集積回路装置１００〜１０４においては、他の端子との接続に利用する素子上パッド６１ｗ，６２ｗだけでなく、素子上パッドを他の端子と接続されない開放パッド（ダミーパッド）６１ｏ，６２ｏとして、少なくとも１個以上、好ましくは多数個配置して、これらの開放パッド６１ｏ，６２ｏを放熱に利用する。これによって、上記半導体集積回路装置１００〜１０４においては、発熱素子形成領域２１ａ〜２１ｃから回路形成領域３１への熱の伝達を効率的に抑制することができる。
また、上記半導体集積回路装置１００〜１０４においては、素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏが、格子縞の格子点に配置されてなることが好ましい。これにより、素子上パッド６１ｗ，６１ｏ，６２ｗ，６２ｏが所定の方向に等間隔で配置されることとなり、素子上パッド６１ｗ，６２ｗへのワイヤボンディングが容易になる。
図６〜図８は、別の半導体集積回路装置の例で、それぞれ、半導体集積回路装置１０５〜１０７の模式的な上面図である。尚、図６〜図８の半導体集積回路装置１０５〜１０７においても、上記した半導体集積回路装置１００〜１０４と同様の部分については、同じ符号を付した。
図６に示す半導体集積回路装置１０５は、図４に示した半導体集積回路装置１０３と比較してわかるように、開放パッド６１ｏが、発熱素子形成領域２１ａ〜２１ｃ内における一体の配線パターン７１により、互いに連結されている。図７に示す半導体集積回路装置１０６は、図２に示した半導体集積回路装置１０１と比較してわかるように、開放パッド６２ｏが、回路形成領域３１内における一体の配線パターン７２により、互いに連結されている。また、図８に示す半導体集積回路装置１０７は、開放パッド６１ｏ，６２ｏが、発熱素子形成領域２１ａ〜２１ｃおよび回路形成領域３１内における一体の配線パターン７１，７２により、互いに連結されている。これら発熱素子形成領域２１ａ〜２１ｃおよび／または回路形成領域３１内における一体の配線パターン７１，７２により、図６〜図８に示す半導体集積回路装置１０５〜１０７においては、発熱素子形成領域２１ａ〜２１ｃ内で発生する熱および／または回路形成領域３１へ伝達される熱を一体の配線パターン７１，７２により集積して、開放パッド６１ｏ，６２ｏから効率的に放熱することができる。尚、図６〜図８に示す半導体集積回路装置１０５〜１０７においては、発熱素子形成領域２１ａ〜２１ｃ内にある全ての開放パッド６１ｏが配線パターン７１により連結され、回路形成領域３１内にある全ての開放パッド６２ｏが配線パターン７２により連結されている。しかしながらこれに限らず、２個以上の開放パッド６１ｏ，６２ｏを連結する配線パターン７１，７２であってもよい。
図９は、別の半導体集積回路装置１０８の模式的な上面図である。尚、図９の半導体集積回路装置１０８においても、上記した半導体集積回路装置１００〜１０７と同様の部分については、同じ符号を付した。
図９の半導体集積回路装置１０８においては、図５に示した半導体集積回路装置１０４と比較してわかるように、符号６１ｏｄ，６２ｏｄで示した開放パッドに、ワイヤの他端が他の端子に接続されない他端開放ワイヤボンディングが施されている。これによれば、半導体チップ表面に露出した金属層だけでなく、当該開放パッド６１ｏｄ，６２ｏｄにダミーでボンディングされた他端が開放（他の端子に接続されていない）状態にあるワイヤからも放熱することができる。尚、上記した他の半導体集積回路装置１００〜１０３，１０５〜１０７についても、任意の開放パッド６１ｏ，６２ｏに他端開放ワイヤボンディングを施すことで、同様に放熱性が高められることは言うまでもない。
以上に示したように、上記した半導体集積回路装置１００〜１０８は、いずれも、発熱素子形成領域２１ａ〜２１ｃと回路形成領域３１を有してなる半導体集積回路装置であって、熱緩衝領域を配置することなく発熱素子形成領域２１ａ〜２１ｃから回路形成領域３１への熱の影響を抑制することができ、チップ面積を有効活用した小型の半導体集積回路装置となっている。
従って、上記した半導体集積回路装置１００〜１０８は、当該半導体装置が形成される半導体チップを、リードフレームプレート上に搭載する場合に好適である。上記半導体集積回路装置１００〜１０８においては、素子上パッド６１ｗ，６１ｏ，６１ｏｄ，６２ｗ，６２ｏ，６２ｏｄによって半導体チップの主面側からの放熱が改善されるため、基板裏面側からの放熱を期待できない、半導体チップをリードフレームプレート上に搭載する場合に特に適している。
本発明の半導体集積回路装置の一例で、半導体集積回路装置１００の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０１の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０２の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０３の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０４の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０５の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０６の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０７の模式的な上面図である。 別の半導体集積回路装置の例で、半導体集積回路装置１０８の模式的な上面図である。 特許文献２に開示された半導体集積回路装置を示す図で、（ａ）はワイヤボンディングを用いたパワー複合集積型半導体装置Ｈ１の実装形態を示す模式的な上面図であり、（ｂ）はパワー複合集積型半導体装置Ｈ１の模式的な断面構造を示す図である。 発熱素子形成領域と回路形成領域を有してなる従来の半導体集積回路装置を一般化して示した図で、半導体集積回路装置９０の模式的な上面図である。 半導体集積回路装置が形成された半導体チップのワイヤボンディングによる実装状態を示す図で、（ａ），（ｂ）は、それぞれ、半導体チップをヒートシンク上とリードフレームプレート上に搭載した場合の模式的な断面図である。
符号の説明
Ｈ１，９０，１００〜１０８ 半導体集積回路装置
２，２０ａ，２０ｂ，２１ａ〜２１ｃ 発熱素子形成領域
３，３０，３１ 回路形成領域
６１ｗ，６１ｏ，６１ｏｄ，６２ｗ，６２ｏ，６２ｏｄ 素子上パッド
７１，７２ （開放パッド６１ｏ，６２ｏを連結する）配線パターン
４０ａ，４０ｂ 熱緩衝領域

Claims (7)

  1. 一つの半導体チップに、能動素子による回路が形成された領域である回路形成領域と、周辺の前記回路形成領域における前記能動素子の発熱量に較べて大きな発熱量のパワー能動素子が形成された領域である発熱素子形成領域とを有してなる半導体集積回路装置であって、
    前記発熱素子形成領域に隣接して、前記回路形成領域が配置されてなり、
    金属層が露出した端子で、前記能動素子または前記パワー能動素子の上方に形成される素子上パッドが、前記発熱素子形成領域と前記回路形成領域の境界に沿って当該境界を取り囲むようにして、発熱素子形成領域および／または回路形成領域内に複数個配置されてなることを特徴とする半導体集積回路装置。
  2. 前記素子上パッドが、前記発熱素子形成領域内において、前記回路形成領域との境界から中央部に至る全面に渡って配置されてなることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記素子上パッドが、格子縞の格子点に配置されてなることを特徴とする請求項１または２に記載の半導体集積回路装置。
  4. 前記発熱素子形成領域および／または回路形成領域内に複数個配置されてなる素子上パッドのうち、少なくとも１個の素子上パッドが、他の端子と接続されない開放パッドであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路装置。
  5. 前記開放パッドが、前記発熱素子形成領域および／または回路形成領域内における一体の配線パターンにより、互いに連結されてなることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記開放パッドに、ワイヤの他端が他の端子に接続されない他端開放ワイヤボンディングが施されていることを特徴とする請求項４または５に記載の半導体集積回路装置。
  7. 前記半導体チップが、リードフレームプレート上に搭載されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路装置。
JP2006225798A 2006-08-22 2006-08-22 半導体集積回路装置 Expired - Fee Related JP4929919B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006225798A JP4929919B2 (ja) 2006-08-22 2006-08-22 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006225798A JP4929919B2 (ja) 2006-08-22 2006-08-22 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2008053313A true JP2008053313A (ja) 2008-03-06
JP4929919B2 JP4929919B2 (ja) 2012-05-09

Family

ID=39237105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006225798A Expired - Fee Related JP4929919B2 (ja) 2006-08-22 2006-08-22 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JP4929919B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011055006A (ja) * 2010-12-13 2011-03-17 Renesas Electronics Corp 半導体装置の製造方法
JP2011187650A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体装置
WO2015097962A1 (ja) * 2013-12-25 2015-07-02 パナソニック株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529456A (ja) * 1991-07-22 1993-02-05 Hitachi Ltd 半導体集積回路装置
JPH05218042A (ja) * 1992-02-05 1993-08-27 Toshiba Corp 半導体装置
JP2000200905A (ja) * 1999-01-06 2000-07-18 Nissan Motor Co Ltd 半導体装置
JP2002141436A (ja) * 2000-11-01 2002-05-17 Hitachi Ltd 半導体装置及びその製造方法
JP2003007836A (ja) * 2001-06-26 2003-01-10 Toshiba Corp 半導体チップ及び半導体モジュール
JP2005203584A (ja) * 2004-01-16 2005-07-28 Renesas Technology Corp 半導体装置
JP2007053157A (ja) * 2005-08-16 2007-03-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2007067409A (ja) * 2005-09-01 2007-03-15 Atmel Germany Gmbh 制御可能な周波数を生成するための半導体チップ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529456A (ja) * 1991-07-22 1993-02-05 Hitachi Ltd 半導体集積回路装置
JPH05218042A (ja) * 1992-02-05 1993-08-27 Toshiba Corp 半導体装置
JP2000200905A (ja) * 1999-01-06 2000-07-18 Nissan Motor Co Ltd 半導体装置
JP2002141436A (ja) * 2000-11-01 2002-05-17 Hitachi Ltd 半導体装置及びその製造方法
JP2003007836A (ja) * 2001-06-26 2003-01-10 Toshiba Corp 半導体チップ及び半導体モジュール
JP2005203584A (ja) * 2004-01-16 2005-07-28 Renesas Technology Corp 半導体装置
JP2007053157A (ja) * 2005-08-16 2007-03-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2007067409A (ja) * 2005-09-01 2007-03-15 Atmel Germany Gmbh 制御可能な周波数を生成するための半導体チップ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187650A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体装置
JP2011055006A (ja) * 2010-12-13 2011-03-17 Renesas Electronics Corp 半導体装置の製造方法
WO2015097962A1 (ja) * 2013-12-25 2015-07-02 パナソニック株式会社 半導体装置

Also Published As

Publication number Publication date
JP4929919B2 (ja) 2012-05-09

Similar Documents

Publication Publication Date Title
JP5097096B2 (ja) 半導体集積回路
US9673156B2 (en) Package structure
JP5672305B2 (ja) 半導体装置
JP2007158279A (ja) 半導体装置及びそれを用いた電子制御装置
US8746308B2 (en) Manufacturing method of package carrier
JP2009105297A (ja) 樹脂封止型半導体装置
JP2008205142A (ja) Ｃｏｆ用配線基板とその製造方法、並びに半導体装置
US20180308833A1 (en) Semiconductor device
JP6129355B2 (ja) 電力半導体装置
JP6301763B2 (ja) 半導体装置、および半導体装置の製造方法
JP4929919B2 (ja) 半導体集積回路装置
JP6759784B2 (ja) 半導体モジュール
JP4687066B2 (ja) パワーｉｃ
JP2006120996A (ja) 回路モジュール
JP2009110980A (ja) 半導体装置及び半導体装置の製造方法。
JP5358515B2 (ja) 半導体装置及びそれを用いた電子制御装置
KR101259851B1 (ko) 칩 패키지 및 그 제조 방법
JP7306294B2 (ja) 半導体モジュール
JP2005332918A (ja) 電子装置
JP2006237464A (ja) 半導体発光装置
JP2009267045A (ja) Ｉｃチップ、パッケージおよび半導体装置
JP2008153393A (ja) Ｉｃチップ実装パッケージ
JP2010034286A (ja) 半導体装置
JP6337644B2 (ja) 半導体装置
JP2005340237A (ja) 磁気記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120130

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150224

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees