JP2008035083A

JP2008035083A - 電子回路装置

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Publication number: JP2008035083A
Application number: JP2006204964A
Authority: JP
Inventors: Tsuneo Tokumitsu; 恒雄徳満; Osamu Baba; 修馬場
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2006-07-27
Filing date: 2006-07-27
Publication date: 2008-02-14
Anticipated expiration: 2026-07-27
Also published as: EP1885056B1; JP4425886B2; US7561001B2; EP1885056A1; US20080048764A1

Abstract

【課題】逓倍損失が小さく、したがって小さい回路で発振器の出力周波数を逓倍すること。
【解決手段】本発明は、制御端子（Ｇ１）が共振器（３０）と接続される第１トランジスタ（１０）を含む負性抵抗回路（１５）と、制御端子（Ｇ２）が第１トランジスタ（１０）の出力端子（Ｄ１）と接続され、ＤＣバイアス端子（Ｖｄｄ）と第１トランジスタ（１０）の出力端子（Ｄ１）との間に制御端子（Ｇ２）とは別の経路（２５）で直列接続された第２トランジスタ（２０）と、を具備することを特徴とする電子回路装置である。
【選択図】図２

Description

本発明は、電子回路装置に関し、特に、２つのトランジスタにＤＣバイアスが直列に印加される電子回路装置に関する。

発振器は通信機器等の高周波を取り扱う装置に使用されている。ミリ波等の高い周波数においては、良好な発振器を得ることが難しい。そこで、発振器から出力した比較的低い周波数の信号を逓倍器により２倍波や３倍波に逓倍し用いることがある。逓倍器は、非線形信号である高調波成分（２倍波、３倍波等）を含んだ歪出力波形を出力し、フィルタ等で所望の周波数の信号（２倍波や３倍波）を出力する回路である。特許文献１にはトランジスタを用いた周波数逓倍器が開示されている。
特開２０００−１５６６１１号公報

逓倍器は通常、基本波に対し高調波成分の電力が小さい。このため、基本波に対し逓倍損失が生じる。さらに、フィルタ等を用いることによりフィルタの挿入損失も生じてしまう。このため、発振器の出力を逓倍器で逓倍すると信号のレベルが小さくなってしまう。そこで、逓倍器を用いる場合は、逓倍器の後段に増幅器を設けていた。これにより、回路が大きくなってしまい、例えばＭＭＩＣ（ＭｉｃｒｏｗａｖｅＭｏｎｏｌｉｔｈｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）で回路を構成する場合はチップサイズが大きくなってしまう。

本発明は、上記課題に鑑みなされたものであり、逓倍損失が小さく、したがって小さい回路で発振器の出力周波数を逓倍することが可能な電子回路装置を提供することを目的とする。

本発明は、制御端子が共振器と接続される第１トランジスタを含む負性抵抗回路と、制御端子が前記第１トランジスタの出力端子と接続され、ＤＣバイアス端子と前記第１トランジスタの出力端子との間に前記制御端子とは別の経路で直列接続された第２トランジスタと、を具備することを特徴とする電子回路装置である。本発明によれば、第１トランジスタと第２トランジスタとがＤＣバイアスが直列に印加されているため、第１トランジスタと第２トランジスタとで非線形性を強め合い電力レベルの大きい逓倍波を出力することが可能となる。よって、逓倍損失が小さく、したがって小さい回路で発振器の出力周波数を逓倍することができる。

上記構成において、前記負性抵抗回路は、前記第１トランジスタと接続する負性抵抗発生部を有する構成とすることができる。この構成によれば、第１トランジスタと負性抵抗発生部とで負性抵抗回路を構成することができる。

上記構成において、前記第１トランジシタは前記制御端子と前記出力端子である第１端子と前記負性抵抗発生部に接続された第２端子とを有する構成とすることができる。

上記構成において、前記負性抵抗発生部は前記直流バイアス端子により印加されたＤＣバイアスの一部が印加される直流パスを有する構成とすることができる。この構成によれば、直流パスにより第１トランジスタのＤＣバイアスレベルを規定することができる。

上記構成において、前記第２トランジシタは前記制御端子と出力端子である第１端子と前記第１トランジスタの前記出力端子に前記別の経路で接続された第２端子とを有する構成とすることができる。

上記構成において、前記第１トランシスタの前記出力端子と、前記第２トランジスタの制御端子と前記別の経路とが接続するノードと、の間に設けられた第１インダクタと、前記ノードと前記第２トランジスタの前記第２端子との間に設けられた第２インダクタと、を具備する。この構成によれば、第１トランジスタから見た反射利得を向上させることができる。

上記構成において、前記第２インダクタと前記第２トランジスタの前記第２端子との間に設けられた抵抗を具備する構成とすることができる。この構成によれば、第１トランジスタから出力された高周波成分が経路を介しグランドに流れることを抑制することができる。

上記構成において、前記第１トランジスタおよび前記第２トランジスタは同一半導体基板上に形成されている構成とすることができる。この構成によればこの回路が形成されたチップのチップサイズを縮小させることができる。

本発明によれば、逓倍損失が小さく、したがって小さい回路で発振器の出力周波数を逓倍することが可能な電子回路装置を提供することができる。

図１を用い、本発明の原理を説明する。図１は本発明の原理を説明するための図である。図１を参照に、電子回路５０は第１トランジスタ１０と第２トランジスタ２０を有している。第１トランジスタ１０は、ソースＳ１（第２端子）に負性抵抗発生部１４が接続され、ゲートＧ１（制御端子）に共振器３０が接続されている。ドレインＤ１（第１端子）は第１トランジスタ１０の出力端子として第２トランジスタ２０の制御端子であるゲートＧ２に接続されている。

第２トランジスタ２０は、ソースＳ２（第２端子）がゲートＧ２とは別の経路２５により第１トランジスタ１０のドレインＤ１に接続されている。第２トランジスタ２０のゲートＧ２と経路２５とはノードＮ１に接続される。ソースＳ２はキャパシタＣ３を介しグランドに接続されている。ドレインＤ２（第１端子）は電源Ｖｄｄ（ＤＣバイアス端子）および出力Ｏｕｔに接続されている。電源ＶｄｄのＤＣ（直流：ＤｉｒｅｃｔＣｕｒｒｅｎｔ）バイアスは、図の点線の経路で第２トランジスタ２０および第１トランジスタ１０に印加される。つまり、第２トランジスタ２０と第１トランジスタ１０とは、経路２５を経由しＤＣバイアスが直列に印加されるように直列接続されている。キャパシタＣ３は高周波の信号をグランドに短絡させるキャパシタである。

第１トランジスタ１０と負性抵抗発生部１４とは負性抵抗回路１５を構成しており、共振器３０と負性抵抗回路１５とは発振器として機能する。負性抵抗発生部１４は、例えばキャパシタ等の負性抵抗発生素子または複数の素子からなる負性抵抗発生回路であり、第１トランジスタ１０と接続されることにより発振器として機能するための負性抵抗を発生させる。第１トランジスタ１０のドレインＤ１から出力される発振信号は非線形の大信号である。非線形の信号はＤＣに近い成分から高周波成分まで含んでいる。高周波成分はキャパシタＣ３によりグランドに落ちるため、主にゲートＧ２に印加される。一方、ＤＣに近い成分は経路２５を通りソースＳ１に印加される。前述のように、第１トランジスタ１０と第２トランジスタ２０とはＤＣ的に直列に接続されている。

これにより、ＤＣに近い成分の信号は、第１トランジスタ１０のソースＳ１とドレインＤ１との間の電位差が小さいときは第２トランジスタ２０のソースＳ２とドレインＤ２との間の電位差が大きくなる。反対に、ソースＳ１とドレインＤ１との間の電位差が大きいときは第２トランジスタ２０のソースＳ２とドレインＤ２との間の電位差が小さくなる。このように、第１トランジスタ１０から出力される非線形な大信号のＤＣに近い成分が第２トランジスタ２０のソースＳ２に印加される。このため、第２トランジスタ２０において非線形性が強まり出力される。よって、２倍波、３倍波といった非線形成分が大きくなる。さらに、第２トランジスタ２０はソース接地のため、増幅器としても機能する。このようにして、回路５０においては、電力レベルの大きい２倍波、３倍波を出力することができる。

図２は実施例１の回路図である。第１トランジスタ１０のソースＳ１にはキャパシタＣ１と並列にインダクタＬと抵抗Ｒ１が接続される。インダクタＬと抵抗Ｒ１はバイアス回路１２を構成する。キャパシタＣ１とバイアス回路１２とは負性抵抗発生部を構成する。キャパシタＣ１は主に、負性抵抗を発生させるため機能する。バイアス回路１２は電源Ｖｄｄに印加されたＤＣバイアスの一部が印加される直流パスであり、第１トランジスタ１０のソースＳ１のレベルを規定する。第１トランジスタ１０と共振器３０との間にはキャパシタＣ２が接続される。第１トランジスタ１０とノードＮ１との間にはインダクタンス成分を有する素子Ｌ１、ノードＮ１と第２トランジスタ２０のゲートＧ２との間にはインダクタ成分を有する素子Ｌ３がそれぞれ接続されている。ノードＮ１と第２トランジスタ２０のソースＳ２との間には、インダクタ成分を有する素子Ｌ２および抵抗Ｒ２が接続される。第２トランジスタ２０のドレインＤ２はインダクタ成分を有する素子Ｌ４、キャパシタＣ５を介し出力Ｏｕｔに出力される。素子Ｌ４とキャパシタＣ５との間のノードＮ２にはインダクタ成分を有する素子Ｌ５を介し電源Ｖｄｄが接続される。電源ＶｄｄはキャパシタＣ４を介し接地される。

図２において、素子Ｌ１（第１インダクタ）、素子Ｌ２(第２インダクタ)、第２トランジスタ２０のゲート容量Ｃｇｓは図３のようなＬ−Ｃ−Ｌ回路として機能する。これにより、第１トランジスタ１０のゲートＧ１から見た反射利得を向上させることができる。抵抗Ｒ２は第１トランジスタ１０から出力された高周波成分が経路２５およびキャパシタＣ３を介しグランドに流れることを制御する機能を有する。キャパシタＣ３、Ｃ４は高周波成分をグランドに短絡させる機能を有する。素子Ｌ４、Ｌ５およびキャパシタＣ５は整合回路として機能し、出力Ｏｕｔを例えば５０Ωに整合させるとともに、２倍波、３倍波の所望波が最も大きく取り出せるように、インピーダンス整合する。

インダクタ成分を有する素子Ｌ１からＬ５は集中定数素子のインダクタとしても良いし、分布定数素子としてマイクロストリップラインを用いてもよい。マイクロストリップラインを用いる場合、抵抗Ｒ２は素子Ｌ２のソースＳ２側にあることが好ましい。素子Ｌ２と抵抗Ｒ２とが入れ替わると、バンドパスフィルタとして機能し効率が低下するためである。第１トランジスタ１０のソースＳ１とドレインＤ１間の電位差と第２トランジスタ２０のソースＳ２とドレインＤ２間の電位差を共振器３０がない場合に無発振状態にすることが好ましい。よって、第１トランジスタ１０と第２トランジスタ２０とのゲート幅はほぼ同程度であることが好ましい。

図４は、第１トランジスタ１０および第２トランジスタ２０としてＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｒｉｔｙＴｒａｎｓｉｓｏｒ）を用いた場合の周波数に対する回路５０の出力Ｏｕｔの出力電力Ｐｏｕｔを計算した結果である。約１３ＧＨｚから１７ＧＨｚの基本波ｆ０の出力電力Ｐｏｕｔは１０ｄＢｍに対し、２倍波２ｆ０，３倍波３ｆ０も約１０ｄＢｍの出力電力Ｐｏｕｔが得られている。

図５は第１トランジスタ１０のゲートＧ１、ドレインＤ１、回路５０の出力Ｏｕｔの波形の計算結果である。ゲートＧ１では三角関数に近い波形をしているが、第１トランジスタ１０の出力であるドレインＤ１では非線形成分が増している。出力Ｏｕｔでは、さらに非線形成分が増し矩形波に近い波形となっている。

図６は、ＩｎＧａＡｓ／ＧａＡｓＨＥＭＴを用い第１トランジスタ１０および第２トランジスタ２０を作製し、素子Ｌ１からＬ５、キャパシタＣ１からＣ４、抵抗Ｒ１およびＲ２を第１トランジスタ１０および第２トランジスタ２０を形成した同一半導体基板６０上に形成したＭＭＩＣの測定結果である。第１トランジスタ１０のゲートＧ１に１３ＧＨｚの三角関数波を入力電力Ｐｉｎで入力したときの出力Ｏｕｔの基本波ｆ０（１３ＧＨｚ）、２倍波２ｆ０（２６ＧＨｚ）、３倍波３ｆ０（３９ＧＨｚ）の出力電力Ｐｏｕｔを示している。入力電力Ｐｉｎが小さいときは、第１トランジスタ１０の出力の非線形性は小さいため、２倍波２ｆ０、３倍波３ｆ０の出力は基本波ｆ０に比べ小さい。入力電力Ｐｉｎが大きくなると、第１トランジスタ１０の出力の非線形性が大きくなり、第２トランジスタ２０で非線形性を増し、２倍波２ｆ０、３倍波３ｆ０の出力電力Ｐｏｕｔは基本波ｆ０と同程度となる。

このように、実施例1によれば、経路２５を介し第１トランジスタ１０と第２トランジスタ２０とにＤＣバイアスが直列に印加されるため、第１トランジスタ１０と第２トランジスタ２０とが互いに非線形性を強め合うように動作する。このため、高調波成分を効率よく発生させることができる。よって、従来のように増幅器が不要となり小さな回路を実現できることができる。回路５０を実施例１のようにＭＭＩＣで作製した場合は、チップサイズを小さくすることができる。

実施例２は第１トランジスタ１０ａおよび第２トランジスタ２０としてｎｐｎ型のバイポーラトランジスタを用いた例である。実施例１のソースＳ１、ゲートＧ１、ドレインＤ１が第１トランジスタ１０ａのそれぞれエミッタＥ１（第２端子）、ベースＢ１(制御端子）、コレクタＣＣ１(第１端子）に置き換わり、ソースＳ２、ゲートＧ２、ドレインＤ２が第２トランジスタ２０ａのそれぞれエミッタＥ２（第２端子）、ベースＢ２（制御端子）、コレクタＣＣ２（第１端子）に置き換わっている。その他の構成は実施例１と同じであり説明を省略する。

実施例１および実施例２のように第１トランジスタ１０および第２トランジスタ２０は電界効果型トランジスタでも良いしバイポーラトランジスタでもよい。また、第１端子および第２端子はトランジスタにＤＣバイアスが印加される端子であればよく、制御端子は第１端子と第２端子の間の信号を制御する端子であればよい。

周波数が２０ＧＨｚ以上になると良好な発振器を作製することが困難となるため、出力される２倍波または３倍波の周波数は２０ＧＨｚ以上の場合、本発明を適用することは有効である。特に２倍波、３倍波がミリ波の場合、良好な発振器を実現することが難しく、本発明を適用することは特に有効である。

以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は本発明の原理を説明するための図である。図２は実施例１の回路図である。図３はＬ−Ｃ−Ｌ回路を示す図である。図４は実施例１の周波数に対する出力電圧を計算した結果である。図５は実施例１の各信号の波形の計算結果である。図６は実施例１の基本波、２倍波、３倍波の出力の測定結果である。図７は実施例２の回路図である。

符号の説明

１０、１０ａ第１トランジスタ
１２バイアス回路
１４負性抵抗発生部
１５負性抵抗回路
２０，２０ａ第２トランジスタ
２５経路
Ｌ１素子（第１インダクタ）
Ｌ２素子（第２インダクタ）
Ｃ１キャパシタ
Ｒ２抵抗

Claims

制御端子が共振器と接続される第１トランジスタを含む負性抵抗回路と、
制御端子が前記第１トランジスタの出力端子と接続され、ＤＣバイアス端子と前記第１トランジスタの出力端子との間に前記制御端子とは別の経路で直列接続された第２トランジスタと、を具備することを特徴とする電子回路装置。
前記負性抵抗回路は、前記第１トランジスタと接続する負性抵抗発生部を有することを特徴とする請求項１記載の電子回路装置。
前記第１トランジシタは前記制御端子と前記出力端子である第１端子と前記負性抵抗発生部に接続された第２端子とを有することを特徴とする請求項２記載の電子回路装置。
前記負性抵抗発生部は前記ＤＣバイアス端子により印加されたＤＣバイアスの一部が印加される直流パスを有することを特徴とする請求項３記載の電子回路装置。
前記第２トランジシタは前記制御端子と出力端子である第１端子と前記第１トランジスタの前記出力端子に前記別の経路で接続された第２端子とを有することを特徴とする請求項１記載の電子回路装置。
前記第１トランシスタの前記出力端子と、前記第２トランジスタの制御端子と前記別の経路とが接続するノードと、の間に設けられた第１インダクタと、
前記ノードと前記第２トランジスタの前記第２端子との間に設けられた第２インダクタと、を具備することを特徴とする請求項５記載の電子回路装置。
前記第２インダクタと前記第２トランジスタの前記第２端子との間に設けられた抵抗を具備することを特徴とする請求項６記載の電子回路装置。
前記第１トランジスタおよび前記第２トランジスタは同一半導体基板上に形成されていることを特徴とする請求項１記載の電子回路装置。