JP2008021309A - セルフテスト機能のあるメモリコントローラ及びそれをテストする方法 - Google Patents

Abstract

【課題】メモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストする。
【解決手段】セルフテスト機能を追加したメモリコントローラはテストモードでテストデータを生成するテスト制御部、データ読み取りタイミング信号を生成し、データ読み取りタイミング信号に同期して生成されたテストデータとデータ読み取りタイミング信号を出力するデータ伝送部及び出力されたテストデータ及び出力されたデータ読み取りタイミング信号をデータ伝送部にフィードバックするデータ入出力部を含む。データ伝送部はフィードバックされたデータ読み取りタイミング信号に基づいてフィードバックされたテストデータを復元し、テスト制御部は復元されたテストデータと生成されたテストデータとを比較してテストを実施する。
【選択図】 図３

Description

本発明はメモリコントローラに係り、特に、セルフテストのためのセルフテスト機能のあるメモリコントローラ及びそれをテストする方法に関する。

一般的に、半導体メモリ装置はデータを貯蔵するために使用される装置であり、コンピュータ、移動通信装置のような多くの多様なデジタル装置に使用される。半導体メモリ装置はデータを任意で書き読みできるＲＡＭ（Random Access Memory）装置とデータを読み取ることだけができるＲＯＭ（Read Only Memory）装置とを含むことができる。

ＲＡＭ装置は一般的に電源を切ると貯蔵されたデータが消滅する揮発性メモリ装置で周期的なキャパシタの充填を必要とするＤＲＡＭ装置と、フリップチップ構造を使用して周期的なキャパシタの充填の要らないＳＲＡＭ（Static Random Access Memory）装置とに分類される。

一般的にＤＲＡＭ装置は動作速度を増加させるために多様な構造を採用しており、コンピュティングシステムにおいて適切に動作できるようにメモリコントローラを必要とする。

しかし、近年ＤＤＲ（Double Date Rate） ＤＲＡＭ及びＤＤＲ２ ＤＲＡＭのように高い動作速度を有する多様なメモリ装置の出現に起因してメモリ装置のインターフェースとなるメモリコントローラのテストが複雑になるという問題点が発生する。また、外部メモリコントローラテスト装置を使用してメモリコントローラをテストする場合、メモリコントローラをテストする時間が多くかかるという問題点が発生する。

本発明の目的は前記従来技術の問題点を解決するためにメモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストすることの可能なメモリコントローラを提供することにある。

本発明の他の目的はメモリコントローラのデータ及びストローブ信号をフィードバックして短時間内にメモリコントローラをテストすることができるＤＤＲメモリコントローラを提供することにある。

本発明の他の目的はメモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストすることができる方法を提供することにある。

前記目的を達成するために、本発明のセルフテスト機能を追加したメモリコントローラはテストモードでテストデータを生成するテスト制御部と、データ読み取りタイミング信号を生成し、前記データ読み取りタイミング信号に同期して前記生成されたテストデータと前記データ読み取りタイミング信号とを伝送するデータ伝送部と、前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号を前記データ伝送部にフィードバックするデータ入出力部と、を含み、前記データ伝送部は前記フィードバックされたデータ読み取りタイミング信号に基づいて前記フィードバックされたテストデータを読み取り、前記テスト制御部は前記読み取ったテストデータと前記生成されたテストデータとを比較してテストを実施する。

前記データ伝送部は、前記動作モードがナンテスト（ｎｏｎ−ｔｅｓｔ）モードである場合にはデータ書き込みタイミング信号に同期してデータ及び前記データ書き込みタイミング信号を伝送することができる。

前記データ伝送部は、前記データ読み取りタイミング信号を生成し、前記生成されたデータ読み取りタイミング信号を伝送するデータタイミングブロックと、前記生成されたデータ読み取りタイミング信号に同期して前記生成されたテストデータをデータ入出力部に伝送するデータ書き込みブロックと、を含むことができる。

前記データ伝送部は、前記データ入出力部から前記フィードバックテストデータ及び前記フィードバックデータ読み取りタイミング信号の入力を受け、前記フィードバックデータ読み取りタイミング信号に基づいて前記入力を受けたフィードバックテストデータを読み取るデータ読み取りブロックをさらに含むことができる。

前記データ入出力部は、前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データ読み取りタイミング信号をフィードバックすることができる。例えば、前記外部装置はメモリ及びメモリコントローラテスト装置のうちの一つであることができる。

前記データ入出力部は、前記外部装置に伝送された前記生成されたテストデータをフィードバックするデータフィードバック回路と、
前記外部装置に伝送された前記生成されたデータ読み取りタイミング信号をフィードバックするデータタイミングフィードバック回路と、を含むことができる。

前記データ入出力部は、前記テスト制御部から伝送された内部ループ制御信号に基づいて前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データタイミング信号をフィードバックすることができる。

前記データ入出力部は、前記内部ループ制御信号に基づいて、前記すぐフィードバックされるテストデータとデータ読み取りタイミング信号、及び前記外部装置に伝送されるテストデータとデータ読み取りタイミング信号のうちの一つを選択する選択部を含むことができる。

前記データ入出力部は、前記外部装置に伝送された前記生成されたテストデータをフィードバックするデータフィードバック回路、及び前記外部装置に伝送された前記生成されたデータ読み取りタイミング信号をフィードバックするデータタイミングフィードバック回路をさらに含むことができる。

テスト制御部は、外部装置から入力されたテスト制御信号に基づいて動作モードが前記テストモードであるか否かを決定することができる。例えば、前記外部装置は、中央処理装置（ＣＰＵ）及びメモリコントローラテスト装備のうちの一つであることができる。

前記他の目的を達成するための本発明のＤＤＲメモリコントローラは、テストモードでテストデータを生成するテスト制御部と、データ読み取りストローブ信号を生成し、前記データ読み取りストローブ信号に同期して前記生成されたテストデータとデータ読み取りストローブ信号を伝送するデータ伝送部と、前記伝送されたテストデータ及び前記伝送されたデータ読み取りストローブ信号を前記データ伝送部にフィードバックするデータ入出力部と、を含み、前記データ伝送部は前記フィードバックされたデータ読み取りストローブ信号に基づいて前記フィードバックされたテストデータを読み取りし、前記テスト制御部は前記読み取ったテストデータと前記生成されたテストデータとを比較してテストを実施する。

前記データ伝送部は、前記動作モードがナンテスト（ｎｏｎ−ｔｅｓｔ）モードである場合にはデータ書き込みストローブ信号に同期して前記テストデータ及び前記データ書き込みストローブ信号を伝送することができる。

前記データ伝送部は、前記データ読み取りストローブ信号を生成し、前記生成されたデータ読み取りストローブ信号を伝送するデータタイミングブロックと、前記生成されたデータ読み取りストローブ信号に同期して前記生成されたテストデータをデータ入出力部に伝送するデータ書き込みブロックと、を含むことができる。

前記データ伝送部は、前記データ入出力部から前記フィードバックテストデータ及び前記フィードバックデータ読み取りストローブ信号の入力を受け、前記フィードバックされたデータ読み取りストローブ信号に基づいて前記入力を受けたフィードバックテストデータを読み取るデータ読み取りブロックをさらに含むことができる。

前記データ入出力部は、前記テスト制御部から伝送された内部ループ制御信号に基づいて前記伝送されたテストデータ及び前記伝送されたデータ読み取りストローブ信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データ読み取りストローブ信号をフィードバックすることができる。

前記さらにまたの目的を達成するために、本発明のメモリコントローラをテストする方法は、テストデータ及びデータ読み取りタイミング信号を生成する段階と、データ読み取りタイミング信号に同期して前記生成されたテストデータと前記データ読み取りタイミング信号とを伝送する段階と、前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号を前記データ伝送部にフィードバックする段階と、前記フィードバックされたデータ読み取りタイミング信号に基づいて前記フィードバックされたテストデータを読み取って復元されたテストデータと前記生成されたテストデータとを比較する段階と、を含む。

前記フィードバックする段階は、前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データタイミング信号をフィードバックすることができる。

従って、メモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストすることができる。

本文に開示されている本発明の実施例についての特定の構造的乃至機能的説明はただ本発明の実施例を説明するための目的で例示されたもので、本発明の実施例は多様な形態で実施されることができ、本文に説明した実施例に限定されるのではない。

本発明は多様な変更を加えることができ、多様な形態を有することができる。特定実施例を図面に例示し、本文に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものとして理解されるべきである。

以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。

図１はＤＤＲ ＤＲＡＭ装置を制御する一般的なメモリコントローラをテストするシステムを示すブロック図である。

図１を参照すると、システムは中央処理装置１１０、メモリコントローラ１２０、メモリコントローラテスト装置１３０、及びシステムバス１４０を含む。

中央処理装置１１０は全般的なシステムを制御する装置としてシステムバス１４０を用いてメモリコントローラ１２０にメモリ装置（図示せず）またはメモリコントローラテスト装置１３０に対するＲＥＡＤ及び/またはＷＲＩＴＥ命令を伝達し、メモリ装置（図示せず）またはメモリコントローラテスト装置１３０に実際に書いたデータと読み取ったデータとが同一であるか否かをテストする。

メモリコントローラ１２０はデータ伝送部１２２及びデータ入出力部１２６を含む。

データ伝送部１２２はデータ書き込みブロック１２３、データ読み取りブロック１２４及びデータタイミングブロック１２５を含み、データ伝送を実施する。

データ書き込みブロック１２３は中央処理装置１１０からデータ書き込み命令の入力を受け、メモリコントローラテスト装置１３０にデータを書き込む。データ読み取りブロック１２４は中央処理装置１１０からデータ読み取り命令の入力を受け、メモリコントローラテスト装置１３０からデータ及びデータ読み取りストローブ信号の入力を受け、入力を受けたデータを読み取る。データタイミングブロック１２５はＤＤＲ ＤＲＡＭ装置にデータを書き込むとき、データ書き込みストローブ信号を生成する。

データ入出力部１２６はデータ入出力ブロック１２７とデータタイミング入出力ブロック１２８とを含み、データ及びデータタイミングの入出力を実施する。

データ入出力ブロック１２７は中央処理装置１１０またはメモリコントローラテスト装置１３０から伝達されたデータを伝送し、データタイミング入出力ブロック１２８は中央処理装置１１０またはメモリコントローラテスト装置１３０から伝達されたデータタイミング信号を伝送する。

メモリコントローラテスト装置１３０は半導体メモリ装置をテストするための装置としてＤＤＲ ＤＲＡＭ装置で代替することができる。

図２及び図３はメモリコントローラがデータをＤＤＲ ＤＲＡＭ装置に/から書き込み/読み取る過程を示すタイミング図である。

図２の場合、図１に示されたメモリコントローラ１２０がＤＤＲ ＤＲＡＭ装置のようなメモリ装置（図示せず）またはメモリコントローラテスト装置１３０にデータを書き込むタイミングを示す。データ信号ＤＱはデータ書き込みストローブ信号ＤＱＳに上昇エッジ及び下降エッジで整列される。

図３の場合、図１に示されたメモリコントローラ１２０がＤＤＲ ＤＲＡＭ装置のようなメモリ装置（図示せず）またはメモリコントローラテスト装置１３０からデータを読み取るタイミングを示す。データ信号ＤＱはデータ読み取りストローブ信号ＤＱＳの中央で整列される。

以下、メモリコントローラ１２０のテスト過程について説明する。

メモリコントローラ１２０は中央処理装置１１０から書き込み命令とデータの伝達を受け、データ書き込みストローブ信号ＤＱＳを生成する。次に、メモリコントローラ１２０はＤＤＲ ＤＲＡＭ装置のようなメモリ装置（図示せず）またはメモリコントローラテスト装置１３０にデータを出力するためにデータをデータ書き込みストローブ信号ＤＱＳの上昇エッジ及び下降エッジで整列して出力する。

また、メモリコントローラ１２０は中央処理装置１１０から読み取り命令の伝達を受け、ＤＤＲ ＤＲＡＭ装置のようなメモリ装置（図示せず）またはメモリコントローラテスト装置１３０からデータを読み取る。次に、メモリコントローラ１２０はデータ読み取りストローブ信号ＤＱＳ及びデータをメモリ装置（図示せず）またはメモリテスト装置１３０から伝達を受け、データ読み取りストローブ信号ＤＱＳに基づいてデータを読み取って中央処理装置１１０に伝送する。

中央処理装置１１０はメモリ装置（図示せず）またはメモリコントローラテスト装置１３０に書いたデータとメモリ装置（図示せず）またはメモリコントローラテスト装置１３０から読み取ったデータとを比較してテストを実施する。

図４は本発明の一実施例によるメモリコントローラをテストするためのシステムを示すブロック図である。

図４を参照すると、システム３００は中央処理装置３１０、メモリコントローラ３２０及びＡＴＥ（Automatic Test Equipment）３３０を含む。

中央処理装置３１０は全般的なメモリコントローラテストシステムを制御する装置でシステムバス３４０を用いてメモリコントローラ３２０を制御することができる。

ＡＴＥ３３０はメモリ装置及びメモリコントローラテスト装置を含むことができ、ナン−テストモードではメモリ装置に対応するが、テストモードではメモリ装置及びメモリテスト装置のうちの一つに対応することができる。

図５は図４のメモリコントローラを示すブロック図である。

図５を参照すると、メモリコントローラ３２０はテスト制御部４１０、データ伝送部４２０及びデータ入出力部４３０を含む。

テスト制御部４１０は外部装置からテストモードであることを示すテスト信号の伝送を受け、テストデータを生成してデータ伝送部４２０にテストデータを伝送する。また、テスト制御部４１０は伝送されたテストデータとデータ伝送部３２０からフィードバックされたデータとを比較してテストを実施する。

データ伝送部４２０は第１及び第２マルチプレクサ４２１、４２２、データ書き込みブロック４２５、データ読み取りブロック４２６及びデータタイミングブロック４２７を含む。

データ伝送部４２０はテストモードでデータ読み取りタイミング信号を生成し、データ読み取りタイミング信号に同期して生成されたテストデータとデータ読み取りタイミング信号とを出力する。例えば、ＤＤＲ ＤＲＡＭ装置の場合、データ読み取りタイミング信号はデータ読み取りストローブ信号とすることができる。

また、データ伝送部４２０はデータ入出力部４３０によってフィードバックされたデータ読み取りタイミング信号に基づいてデータ入出力部４３０によってフィードバックされたテストデータを復元する。例えば、ＤＤＲ ＤＲＡＭ装置の場合データ書き込みタイミング信号はデータ書き込みストローブ信号とすることができる。

データ伝送部４２０はナンテストモードでデータ書き込みタイミング信号を生成、データ書き込みタイミング信号に同期してデータと書き込みタイミング信号とをデータ入出力部４３０に出力する。

データ入出力部４３０は第３及び第４マルチプレクサ３３１、３３２を含む選択部４３４、データフィードバック回路４３５及びデータタイミングフィードバック回路４３６を含むフィードバック回路４３８を含む。

データ入出力部４３０はテストモードでデータ伝送部４２０から伝送されたテストデータ及びデータ読み取りタイミング信号をデータ伝送部４２０にフィードバックする。

また、データ入出力部４３０はナンテストモードでデータ伝送部４２０から伝送されたデータ及びデータ書き込みタイミング信号をＡＴＥ３３０に出力する。

以下、図６乃至図８を参照してメモリコントローラ３２０の動作を説明する。

図６はナン−テストモードでメモリコントローラの動作を示すブロック図である。

ナン−テストモードでメモリコントローラ３２０がＡＴＥ３３０にデータを書き込む過程は次のようである。

第１マルチプレクサ４２１はテスト制御部４１０から出力されたテストモード信号に基づいて外部装置から伝送されたデータＷＤＡＴＡ及びテスト制御部４１０から伝送されたテストデータＴＤＡＴＡのうちデータＷＤＡＴＡを選択してデータ書き込みブロック４２５にデータＷＤＡＴＡを伝送する。

第２マルチプレクサ４２２はテスト制御部４１０から出力されたテストモード信号に基づいて外部装置から伝送された制御信号ＣＴＲＬ及びテスト制御部４１０から伝送されたテスト制御信号ＴＣＴＲＬのうち制御信号ＣＴＲＬを選択してデータタイミングブロック４２７に制御信号ＣＴＲＬを伝送する。

データタイミングブロック４２７はデータ書き込みタイミング信号を出力し、データ書き込みブロック４２５はデータタイミングブロック４２７によって生成されたデータ書き込みタイミング信号に同期してデータを出力する。

図９はナン−テストモードでメモリコントローラがメモリ装置にデータを出力する過程を示すタイミング図である。

データタイミングブロック４２７は外部から入力されたクロック信号に基づいてデータ書き込みストローブ信号ＤＱＳを生成し、データ書き込みブロック４２５はストローブ信号ＤＱＳの上昇エッジ及び下降エッジでデータＤＱを出力することができる。

データ入出力部４３０はデータ伝送部４２０から伝送を受けたデータ５２０及びデータ書き込みタイミング信号５３０をＡＴＥ３３０に伝送する。

ナン−テストモードでメモリコントローラ３２０がＡＴＥ３３０からデータを読み取る過程は次のようである。

データ入出力部４３０はＡＴＥ３３０からデータ５５０及び読み取りデータタイミング信号５６０の入力を受け、データ５５０及び読み取りデータタイミング信号５６０をデータ読み取りブロック４２６に伝送する。例えば、ＤＤＲ ＤＲＡＭの場合、読み取りデータタイミング信号５６０はデータ読み取りストローブ信号とすることができる。

データ読み取りブロック４２６は読み取りデータタイミング信号５６０に基づいてＡＴＥ３３０から伝送を受けたデータ５５０を復元する。復元されたデータは中央処理装置１１０のような外部装置に伝達される。

図７は本発明の一実施例によるテストモードでメモリコントローラの動作を示すブロック図である。

テストモードでメモリコントローラ３２０をテストする過程は次のようである。

テスト制御部４１０は外部装置から出力されたテスト制御信号５１０の入力を受け、テストデータを生成して生成されたテストデータを出力する。また、テスト制御部４１０はテストモード信号を出力する。例えば、外部装置は中央処理装置３１０及びＡＴＥ３３０を含むことができる。

第１マルチプレクサ３２１はテスト制御部４１０から出力されたテストモード信号に基づいて外部装置から伝送されたデータＷＤＡＴＡ及びテスト制御部４１０から伝送されたテストデータのうちテストデータＴＤＡＴＡを選択してデータ書き込みブロック４２５にテストデータＴＤＡＴＡを伝送する。

第２マルチプレクサ４２２はテスト制御部４１０から出力されたテストモード信号に基づいて外部装置から伝送された制御信号ＣＴＲＬ及びテスト制御部４１０から伝送されたテスト制御信号ＴＣＴＲＬに基づいてテスト制御信号ＴＣＴＲＬを選択してデータタイミングブロック４２７にテスト制御信号ＴＣＴＲＬを伝送する。

データタイミングブロック４２７はデータ読み取りタイミング信号を出力し、データ書き込みブロック４２５はデータタイミングブロック４２７によって生成されたデータ読み取りタイミング信号に同期してデータを出力する。

図１０はメモリコントローラがＤＤＲ ＤＲＡＭ装置にテストデータを出力する過程を示すタイミング図である。

データタイミングブロック４２７は外部から入力されたクロック信号に同期してデータ読み取りストローブ信号ＤＱＳを生成し、データ書き込みブロック４２５はデータタイミングブロック４２７によって生成されたストローブ信号ＤＱＳの中央に同期してデータＤＱを出力することができる。

データ入出力部４３０はテスト制御部４１０から出力された内部ループ制御信号ＩＮＴ＿ＬＯＯＰに基づいてデータ伝送部４２０から伝送を受けたデータ６２０及びデータ読み取りタイミング信号６３０をフィードバックし、フィードバックされたデータ６２０及びフィードバックされたデータ読み取りタイミング信号６３０をデータ読み取りブロック４２６に伝送する。フィードバックされたデータ６２０及びデータ読み取りタイミング信号６３０それぞれはＡＴＥ３３０に出力される信号に対応することができる。

データ読み取りブロック４２６はフィードバックされた読み取りデータタイミング信号６３０に基づいてＡＴＥ３３０から伝送を受けたデータ６２０を読み取る。読み取ったデータはテスト制御部４１０に伝送する。

テスト制御部４１０は読み取ったデータと生成されたテストデータとを比較してメモリコントローラ３２０をテストする。

図８は本発明の他の一実施例によるテストモードでメモリコントローラの動作を示すブロック図である。

テストモードでメモリコントローラ３２０をテストする過程は次のようである。

テスト制御部４１０は外部装置から出力されたテスト制御信号５１０の入力を受け、テストデータを生成して生成されたテストデータを出力する。また、テスト制御部４１０はテストモード信号を出力する。例えば、外部装置は中央処理装置３１０及びメチル/メモリコントローラテスト装置３３０を含むことができる。

第１マルチプレクサ４２１はテスト制御部４１０から出力されたテストモード信号に基づいて外部装置から伝送されたデータＷＤＡＴＡ及びテスト制御部４１０から伝送されたテストデータのうちテストデータＴＤＡＴＡを選択してデータ書き込みブロック４２５にテストデータＴＤＡＴＡを伝送する。

第２マルチプレクサ４２２はテスト制御部４１０から出力されたテストモード信号に基づいて外部装置から伝送された制御信号ＣＴＲＬ及びテスト制御部４１０から伝送されたテスト制御信号ＴＣＴＲＬに基づいてテスト制御信号ＴＣＴＲＬを選択してデータタイミングブロック４２７にテスト制御信号ＴＣＴＲＬを伝送する。

データタイミングブロック４２７はデータ読み取りタイミング信号を出力し、データ書き込みブロック４２５はデータタイミングブロック４２７によって生成されたデータ読み取りタイミング信号に同期されたデータを出力する。

図１０を参照すると、データタイミングブロック４２７は外部から入力されたクロック信号に同期してデータ読み取りストローブ信号ＤＱＳを生成し、データ書き込みブロック４２５はデータタイミングブロック４２７によって生成されたストローブ信号ＤＱＳの中央に同期してデータＤＱを出力することができる。

データ入出力部４３０はテスト制御部４１０から出力された内部ループ制御信号ＩＮＴ＿ＬＯＯＰに基づいてデータ伝送部４２０から伝送受けたデータ７２０及びデータ読み取りタイミング信号７３０をフィードバックしてフィードバックされたデータ７２０及びデータ読み取りタイミング信号７３０をデータ読み取りブロック４２６に伝送する。フィードバックされたデータ７２０及びデータ読み取りタイミング信号７３０はデータ伝送部４２０から入力受けた直接的なフィードバック信号とすることができる。

データ読み取りブロック４２６はフィードバックされた読み取りデータタイミング信号７３０に基づいてメモリ装置３３０から伝送を受けたデータ７２０を読み取る。読み取ったデータはテスト制御部４１０に伝送される。

テスト制御部４１０は読み取ったデータと生成されたテストデータとを比較してメモリコントローラ３２０をテストする。

上述したように本発明においてはメモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストすることができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

ＤＤＲ（Double Data Rate）ＤＲＡＭ装置を制御する一般的なメモリコントローラをテストするシステムを示すブロック図である。 メモリコントローラがデータをＤＤＲ ＤＲＡＭ装置に/から書き込み/読み取る過程を示すタイミング図である。 メモリコントローラがデータをＤＤＲ ＤＲＡＭ装置に/から書き込み/読み取る過程を示すタイミング図である。 本発明の一実施例によるＤＤＲ ＤＲＡＭ装置を制御するメモリコントローラテストシステムを示すブロック図である。 本発明の一実施例によるメモリコントローラを示すブロック図である。 ナンテストモードでメモリコントローラの動作を示すブロック図である。 本発明の一実施例によるテストモードでメモリコントローラの動作を示すブロック図である。 本発明の他の一実施例によるテストモードでメモリコントローラの動作を示すブロック図である。 メモリコントローラがＤＤＲ ＤＲＡＭ装置にテストデータを出力する過程を示すタイミング図である。 メモリコントローラがＤＤＲ ＤＲＡＭ装置に正常的なデータを出力する過程を示すタイミング図である。

符号の説明

４１０ テスト制御部
４２０ データ伝送部
４２５ データ書き込みブロック
４２６ データ読み取りブロック
４２７ データタイミングブロック
４３０ データ入出力部

Claims (20)

1. テストモードからテストデータを生成するテスト制御部と、
   データ読み取りタイミング信号を生成し、前記データ読み取りタイミング信号に同期して前記生成されたテストデータと前記データ読み取りタイミング信号とを伝送するデータ伝送部と、
   前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号を前記データ伝送部にフィードバックするデータ入出力部と、
   を含み、
   前記データ伝送部は前記フィードバックされたデータ読み取りタイミング信号に基づいて前記フィードバックされたテストデータを読み取り、前記テスト制御部は前記読み取ったテストデータと前記生成されたテストデータとを比較することを特徴とするセルフテスト機能を追加したメモリコントローラ。
2. 前記データ伝送部は、前記動作モードがナンテスト（ｎｏｎ−ｔｅｓｔ）モードである場合にはデータ書き込みタイミング信号に同期したデータ及び前記データ書き込みタイミング信号を伝送することを特徴とする請求項１記載のメモリコントローラ。
3. 前記データ伝送部は、
   前記データ読み取りタイミング信号を生成し、前記生成されたデータ読み取りタイミング信号を伝送するデータタイミングブロックと、
   前記生成されたデータ読み取りタイミング信号に同期して前記生成されたテストデータをデータ入出力部に伝送するデータ書き込みブロックと、を含むことを特徴とする請求項２記載のメモリコントローラ。
4. 前記データ伝送部は、
   前記データ入出力部から前記フィードバックテストデータ及び前記フィードバックデータ読み取りタイミング信号の入力を受け、前記フィードバックデータ読み取りタイミング信号に基づいて前記入力を受けたフィードバックテストデータを読み取るデータ読み取りブロックをさらに含むことを特徴とする請求項３記載のメモリコントローラ。
5. 前記データ入出力部は、前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をすぐフィードバックすることを特徴とする請求項１記載のメモリコントローラ。
6. 前記データ入出力部は、外部装置に伝送される前記テストデータ及び前記データ読み取りタイミング信号をフィードバックすることを特徴とする請求項１記載のメモリコントローラ。
7. 前記外部装置は、メモリ及びメモリコントローラテスト装置のうちの一つであることを特徴とする請求項６記載のメモリコントローラ。
8. 前記データ入出力部は、前記外部装置に伝送された前記生成されたテストデータをフィードバックするデータフィードバック回路と、
   前記外部装置に伝送された前記生成されたデータ読み取りタイミング信号をフィードバックするデータタイミングフィードバック回路と、を含むことを特徴とする請求項６記載のメモリコントローラ。
9. 前記データ入出力部は、前記テスト制御部から伝送された内部ループ制御信号に基づいて前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データタイミング信号をフィードバックすることを特徴とする請求項１記載のメモリコントローラ。
10. 前記データ入出力部は、前記内部ループ制御信号に基づいて、前記すぐフィードバックされるテストデータとデータ読み取りタイミング信号、及び前記外部装置に伝送されるテストデータとデータ読み取りタイミング信号のうちの一つを選択する選択部を含むことを特徴とする請求項９記載のメモリコントローラ。
11. 前記データ入出力部は、
    前記外部装置に伝送された前記生成されたテストデータをフィードバックするデータフィードバック回路と、
    前記外部装置に伝送された前記生成されたデータ読み取りタイミング信号をフィードバックするデータタイミングフィードバック回路と、をさらに含むことを特徴とする請求項１０記載のメモリコントローラ。
12. テスト制御部は、外部装置から入力されたテスト制御信号に基づいて動作モードが前記テストモードであるか否かを決定することを特徴とする請求項１記載のメモリコントローラ。
13. 前記外部装置は、中央処理装置（ＣＰＵ）及びメモリコントローラテスト装置のうちの一つであることを特徴とする請求項１２記載のメモリコントローラ。
14. テストモードでテストデータを生成するテスト制御部と、
    データ読み取りストローブ信号を生成し、前記データ読み取りストローブ信号に同期して前記生成されたテストデータとデータ読み取りストローブ信号を伝送するデータ伝送部と、
    前記伝送されたテストデータ及び前記伝送されたデータ読み取りストローブ信号を前記データ伝送部にフィードバックするデータ入出力部と、
    を含み、
    前記データ伝送部は前記フィードバックされたデータ読み取りストローブ信号に基づいて前記フィードバックされたテストデータを読み取りし、前記テスト制御部は前記読み取ったテストデータと前記生成されたテストデータとを比較することを特徴とするセルフテスト機能を追加したＤＤＲ（Double Data Rate）メモリコントローラ。
15. 前記データ伝送部は、前記動作モードがナンテスト（ｎｏｎ−ｔｅｓｔ）モードである場合にはデータ書き込みストローブ信号に同期して前記テストデータ及び前記データ書き込みストローブ信号を伝送することを特徴とする請求項１４記載のＤＤＲメモリコントローラ。
16. 前記データ伝送部は、
    前記データ読み取りストローブ信号を生成し、前記生成されたデータ読み取りストローブ信号を伝送するデータタイミングブロックと、
    前記生成されたデータ読み取りストローブ信号に同期して前記生成されたテストデータをデータ入出力部に伝送するデータ書き込みブロックと、を含むことを特徴とする請求項１５記載のＤＤＲメモリコントローラ。
17. 前記データ伝送部は、
    前記データ入出力部から前記フィードバックテストデータ及び前記フィードバックデータ読み取りストローブ信号の入力を受け、前記フィードバックされたデータ読み取りストローブ信号に基づいて前記入力を受けたフィードバックテストデータを読み取るデータ読み取りブロックをさらに含むことを特徴とする請求項１６記載のＤＤＲメモリコントローラ。
18. 前記データ入出力部は、前記テスト制御部から伝送された内部ループ制御信号に基づいて前記伝送されたテストデータ及び前記伝送されたデータ読み取りストローブ信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データ読み取りストローブ信号をフィードバックすることを特徴とする請求項１４記載のＤＤＲメモリコントローラ。
19. テストモードでテストデータを生成する段階と、
    データ読み取りタイミング信号を生成して前記データ読み取りタイミング信号に同期して前記生成されたテストデータと前記データ読み取りタイミング信号とを伝送する段階と、
    前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をフィードバックする段階と、
    前記フィードバックされたデータ読み取りタイミング信号に基づいて前記フィードバックされたテストデータを読み取って復元されたテストデータと前記生成されたテストデータとを比較する段階と、
    を含むことを特徴とするメモリコントローラをテストする方法。
20. 前記フィードバックする段階は、前記伝送されたテストデータ及び前記伝送されたデータ読み取りタイミング信号をすぐフィードバックするか外部装置に伝送される前記テストデータ及び前記データタイミング信号をフィードバックすることを特徴とする請求項１９記載の方法。

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