JP2008016051A - 外部記憶装置およびそのメモリアクセス制御方法 - Google Patents
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Abstract
【解決手段】ホスト2がライトするセクタデータは一時ライトバッファ7に格納される。
マイクロプロセッサ8は、ライトバッファに格納されたセクタデータが奇数番目のセクタデータの場合には第1のメモリ4に、偶数番目のセクタデータの場合には第2のメモリ5に格納する。ホスト2がセクタデータをリードするときには、データ切換手段11において、第1のメモリから読み出したN番目のセクタデータをシステムバスに対し出力すると同時に、第2のメモリから読み出したN+1番目のセクタデータ(ホストコンピュータが次にリードするセクタデータ)をエラー訂正手段に対し出力する。これにより、N+1番目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮する。
【選択図】図1
Description
ホストコンピュータとのインタフェースを司るシステムインタフェース部と、 該システムインタフェース部と前記ホストコンピュータとを接続しているシステムバスのバス幅より大きいバイト数のデータからなるセクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段と、
それぞれ、前記システムバスのバス幅と同一のバス幅のメモリバスを有し、セクタデータを格納する静的記憶装置としての第1のメモリおよび第2のメモリと、
前記ホストコンピュータから前記第1および第2のメモリに対する、セクタデータのリードおよびライト動作を制御する制御手段とを備え、
前記制御手段は、前記ホストコンピュータからのライトコマンドに応答して、当該ライ
トコマンドに付随する複数のセクタデータをセクタ単位に交互に前記第1および第2のメモリに格納し、
前記制御手段は、前記ホストコンピュータからのリードコマンドに応答して、該リードコマンドで要求された複数のセクタデータのうち、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段に供給し、その後、前記第1および第2のメモリの一方からN番目(Nは自然数)のセクタデータを前記システムインタフェース部へ転送する間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記第1および第2のメモリのセクタデータの読み出しを同時に行うことを特徴とする外部記憶装置を提供する。
。
間に、他方からN+1番目のセクタデータを前記エラー訂正手段に転送するように、前記メモリの上位側および下位側のセクタデータの読み出しを同時に行う。
セクタデータを格納する静的記憶装置を有する外部記憶装置であって、前記静的記憶装置として、アクセス対象の連続した複数のセクタのうち奇数番目のセクタのセクタデータを格納する第1のメモリ、および、偶数番目のセクタのセクタデータを格納する第2のメモリと、セクタデータに対してエラー検出およびエラー訂正を行うエラー訂正手段とを有するものにおいて、
ホストコンピュータから前記連続した複数のセクタにライトアクセスを行う際、セクタ単位に交互に、奇数番目のセクタデータをそのエラー訂正用符号とともに前記第1のメモリに格納すると共に、偶数番目のセクタデータをそのエラー訂正用符号とともに前記第2のメモリに格納し、
前記ホストコンピュータから、前記連続した複数のセクタにリードアクセスする際、1番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、該エラー検出・訂正の済んだ1番目のセクタデータを前記第1のメモリから前記ホストコンピュータへ転送する間に2番目のセクタデータを前記第2のメモリから読み出して前記エラー訂正手段に転送し、次いで該エラー検出・訂正の済んだ2番目のセクタデータを前記第2のメモリから前記ホストコンピュータへ転送する間に3番目のセクタデータを前記第1のメモリから読み出して前記エラー訂正手段へ転送し、同様にして、エラー検出・訂正の済んだN番目のセクタデータを前記ホストコンピュータへ転送する間にN+1番目のセクタデータを読み出して前記エラー訂正手段に転送する制御を行うことを特徴とする。
。
イトしたセクタデータを一時的に格納するための記憶手段であり、ライトバッファバス61によってローカルバス6に接続される。マイクロプロセッサ8は、マイクロプロセッサバス62によってローカルバス6に接続され、ホストコンピュータ2がメモリ制御装置1に設定したコマンドを解析し、メモリ制御装置1が行なう動作の設定を行なう。
発生したセクタデータに訂正結果を書き戻す(S128)。発生していない場合には、S129へ進む。
バス112に切り換えて出力する。
5・・・第2のメモリ、6・・・ローカルバス、7・・・ライトバッファ、8・・・マイクロプロセッサ、
9・・・メモリ、11・・・データ切り替え手段、12・・・エラー訂正手段、13・・・システムインタ
フェース部、22・・・制御信号、31・・・ホストコンピュータバス、32・・・外部バス、61・・・
ライトバッファバス、62・・・マイクロプロセッサバス、81・・・ライトバッファアドレス、
82・・・第1のメモリアドレス、83・・・第2のメモリアドレス、84・・・メモリアドレス、9
1・・・メモリバス、92・・・データ切り替え手段、93・・・データ切り替え手段、111・・・第1
のメモリバス、112・・・第2のメモリバス、113・・・ECCバス、114・・・内部データバ
ス、115・・・データ選択設定レジスタ、116・・・リードデータ選択回路、117・・・エラー
訂正手段入力データ選択回路、131・・・割り込み信号、132・・・リード信号、133・・・ラ
イト信号、134・・・転送終了信号、135・・・タイミング信号、136・・・データバッファ、
137・・・アクセス設定レジスタ、138・・・制御信号デコード部、139・・・ステータスレジ
スタ、911・・・メモリバス91の上位データ、912・・・メモリバス91の下位データ。
Claims (14)
- 外部バスを介してホストコンピュータとのインターフェースを実行するシステムインターフェース部と、前記システムインターフェース部によって前記ホストコンピュータから受信されたコマンドを解析し、当該記憶装置内で行われる動作を制御する制御手段と、データを電気的に消去・書き換え可能な不揮発性半導体メモリとを備えた記憶装置において、
前記不揮発性半導体メモリは、前記システムインターフェース部を介して前記ホストコンピュータから受信されたデータを格納し、
前記制御手段は、前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、データ処理後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記データ処理のための次のデータの前記不揮発性半導体メモリからの転送とを並列に実行すること
を特徴とする記憶装置。 - 前記データ処理後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記データ処理のための次のデータの前記不揮発性半導体メモリからの転送との並列動作は、2つの前記不揮発性半導体メモリを用いて実行されること
を特徴とする請求項1に記載された記憶装置。 - 前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、前記2つの不揮発性半導体メモリの一方は、前記データ処理後のデータを発生し、前記2つの不揮発性半導体メモリの他方は、前記データ処理のための次のデータを発生すること
を特徴とする請求項2に記載された記憶装置。 - 前記不揮発性半導体メモリは、フラッシュメモリであること
を特徴とする請求項2又は3に記載された記憶装置。 - 前記2つの不揮発性半導体メモリの一方は、第1のメモリバスを介して前記制御手段に接続され、
前記2つの不揮発性半導体メモリの他方は、第2のメモリバスを介して前記制御手段に接続され、
前記データ処理後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送の間に、前記データ処理後のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記データ処理のための次のデータが前記第2のメモリバスを介して前記2つの不揮発性半導体メモリの他方から転送され、
前記データ処理のための次のデータの前記不揮発性半導体メモリからの転送の間に、前記データ処理後の次のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記データ処理のためのさらに次のデータが前記第1のメモリバスを介して前記2つの不揮発性半導体メモリの一方から転送されること
を特徴とする請求項2〜4の何れかに記載された記憶装置。 - 外部バスを介してホストコンピュータとのインターフェースを実行するシステムインターフェース部と、前記システムインターフェース部によって前記ホストコンピュータから受信されたコマンドを解析し、当該記憶装置内で行われる動作を制御する制御手段と、データを電気的に消去・書き換え可能な不揮発性半導体メモリとを備えた記憶装置において、
前記不揮発性半導体メモリは、前記システムインターフェース部を介して前記ホストコンピュータから受信されたデータを格納し、
前記制御手段は、前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、エラー検出・訂正後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記エラー検出・訂正のための次のデータの前記不揮発性半導体メモリからの転送とを並列に実行すること
を特徴とする記憶装置。 - 前記エラー検出・訂正後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記エラー検出・訂正のための次のデータの前記不揮発性半導体メモリからの転送との並列動作は、2つの前記不揮発性半導体メモリを用いて実行されること
を特徴とする請求項6に記載された記憶装置。 - 前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、前記2つの不揮発性半導体メモリの一方は、前記エラー検出・訂正後のデータを発生し、前記2つの不揮発性半導体メモリの他方は、前記エラー検出・訂正のための次のデータを発生すること
を特徴とする請求項7に記載された記憶装置。 - 前記不揮発性半導体メモリは、フラッシュメモリであること
を特徴とする請求項7又は8に記載された記憶装置。 - 前記2つの不揮発性半導体メモリの一方は、第1のメモリバスを介して前記制御手段に接続され、
前記2つの不揮発性半導体メモリの他方は、第2のメモリバスを介して前記制御手段に接続され、
前記エラー検出・訂正後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送の問に、前記エラー検出・訂正後のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記エラー検出・訂正のための次のデータが前記第2のメモリバスを介して前記2つの不揮発性半導体メモリの他方から転送され、
前記エラー検出・訂正のための次のデータの前記不揮発性半導体メモリからの転送の間に、前記エラー検出・訂正後の次のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記エラー検出・訂正のためのさらに次のデータが前記第1のメモリバスを介して前記2つの不揮発性半導体メモリの一方から転送されること
を特徴とする請求項7〜9の何れかに記載された記憶装置。 - 外部バスを介してホストコンピュータとのインターフェースを実行するシステムインターフェース部と、前記ホストコンピュータからのデータのリード動作及びライト動作を制御する制御手段と、データのエラー検出・訂正を行うエラー訂正手段と、データを電気的に消去・書き換え可能な不揮発性半導体メモリとを備えた記憶装置において、
前記不揮発性半導体メモリは、前記システムインターフェース部を介して前記ホストコンピュータから受信されたセクタデータを格納し、
前記制御手段は、前記ホストコンピュータから、連続した複数のセクタデータにリードアクセスする際、第N番目のセクタデータを前記不揮発性半導体メモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、前記エラー検出・訂正後の第N番目のセクタデータを前記ホストコンピュータへ転送している間に、第(N+1)番目のセクタデータを前記不揮発性半導体メモリから読み出して前記エラー訂正手段に転送する制御を行うこと
を特徴とする記憶装置。 - 前記エラー訂正手段は、前記エラー検出・訂正後の第N番目のセクタデータを前記ホストコンピュータへ転送している間に、前記不揮発性半導体メモリから読み出された前記第(N+1)番目のセクタデータのエラー検出・訂正を行うこと
を特徴とする請求項11に記載された記憶装置。 - 前記セクタデータのサイズは、512バイトであること
を特徴とする請求項11又は12に記載された記憶装置。 - 前記制御手段は、前記ホストコンピュータから、連続した複数のセクタデータにリードアクセスする際、該リードアクセスで要求された複数のセクタデータのうち、第1番目のセクタデータを前記不揮発性半導体メモリから読み出して前記エラー訂正手段に供給し、その後、第N番目のセクタデータを前記不揮発性半導体のメモリのうちの1つから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、前記エラー検出・訂正後の第N番目のセクタデータを前記ホストコンピュータへ転送している間に、第(N+1)番目のセクタデータを前記不揮発性半導体メモリのうちの他の1つのメモリから読み出して前記エラー訂正手段に転送する制御を行うこと
を特徴とする請求項11〜13の何れかに記載された記憶装置。
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