JPH09288618A

JPH09288618A - 記憶装置及びそのメモリアクセス制御方法

Info

Publication number: JPH09288618A
Application number: JP8098520A
Authority: JP
Inventors: Takayuki Tamura; 隆之田村; Kunihiro Katayama; 国弘片山; Toshiyuki Naito; 理之内藤; Hitoshi Wataya; 仁志綿谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-04-19
Filing date: 1996-04-19
Publication date: 1997-11-04

Abstract

(57)【要約】【課題】複数のデータの高速アクセスを実現する。【解決手段】複数のデータがＥＣＣと共に順番に記憶さ
れたメモリ４ａ、４ｂと、ＥＣＣを基にデータエラーを
検出する検出部１２１と、データエラーを検出部１２１
での結果を基に訂正する訂正部１２２、ＭＰＵ８と、デ
ータ切換部１１とを有する。ＭＰＵ８は複数のデータ及
びそのＥＣＣをメモリから順次読出す。メモリは読み出
したデータを内蔵レジスタに一時格納した後、当該デー
タをレジスタから２回繰返して読出す。この際、２回目
の読出しを他のレジスタに格納された次に読み出すべき
データの１回目の読出しに同期させる。データ切換え部
１１は１回目、２回目の読み出しデータをそれぞれ検出
部１２１、訂正部１２２に同時転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置、特に、
不揮発性メモリを用いた外部記憶装置及びそのメモリア
クセス制御方法に関するものである。

【０００２】

【従来の技術】メモリのアクセス制御における高速化を
実現することができる外部記憶装置として、「特開平２
−２４７５２」に記載されているメモリカードがある。
このメモリカードは、メモリから出力されるｘバイト
（ｘは偶数）幅のデータを奇数部と偶数部とに分割し、
奇数部と偶数部とのそれぞれについて、エラー訂正コー
ド手段を用いてエラー検出及びエラー訂正を行なう。そ
して、奇数部及び偶数部のエラー訂正コード手段から各
々出力されるｘ／２バイト幅のデータをインタリーブ制
御によって、ｘバイト幅のシステムバスに出力する。

【０００３】上記のメモリカードによれば、奇数部及び
偶数部に各々設けられたエラー訂正コード手段は、ｘ／
２バイト幅のデータのエラー検出及びエラー訂正を行え
ばよいので、メモリから出力されるｘバイト幅のデータ
を１つのエラー訂正コード手段を用いてエラー検出及び
エラー訂正を行なう場合に比べ、メモリアクセスを高速
に行うことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記
「特開平２−２４７５２」に記載されている従来のメモ
リカードでは、データのエラー検出・訂正処理が行われ
た後に、当該データのシステムバスへの送出処理が行わ
れる。したがって、奇数部及び偶数部に各々設けられた
エラー訂正コード手段でデータのエラー検出・訂正処理
が行われている間、当該データをシステムバスに出力す
ることができないという問題がある。

【０００５】また、上記のメモリカードでは、奇数部及
び偶数部のそれぞれにエラー訂正コード手段を設ける必
要がある。すなわち、メモリから出力されるデータのバ
イト幅（これは、システムバスのバイト幅に相当す
る。）を、１つのエラー訂正コード手段に入力されるデ
ータのバイト幅で割った数だけエラー訂正コード手段を
設けなければならないという問題がある。たとえば、メ
モリから出力されるデータのバイト幅をｍバイト、用い
るエラー訂正コード手段をｎ（ｍはｎの倍数）バイト対
応のものとした場合、エラー訂正コード手段をｍ／ｎ個
設けなければならない。

【０００６】本発明は、上記事情に鑑みてなされたもの
であり、高速なメモリアクセスを実現することができる
記憶装置及びメモリアクセス制御方法を提供することを
目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の記憶装置の第一の態様は、中央処理装置の
命令に従って複数のデータの読み出しを行う記憶装置で
あって、前記中央処理装置との間でデータの送受を行う
インターフェースと、前記連続する複数のデータがエラ
ー訂正用符号と共に分配されて記憶された複数の記憶媒
体と、転送されたデータのエラーを当該データのエラー
訂正用符号を基に検出するエラー検出手段と、転送され
たデータのエラーを、前記エラー検出手段での当該デー
タのエラー検出結果を基に訂正して、前記インターフェ
ースへ送出するエラー訂正手段と、前記複数のデータ及
びそのエラー訂正用符号を対応する記憶媒体から順次読
み出す第一の読出し制御手段と、前記第一の読出し制御
手段で読み出されたデータを、前記第一の読出し制御手
段での当該データの次に読み出すべきデータの読み出し
に同期させて、対応する記憶媒体から再び読み出す第二
の読出し制御手段と、前記第一の読出し制御手段により
読み出されたデータ及びそのエラー訂正用符号を前記エ
ラー検出手段に転送すると同時に、前記第二の読出し制
御手段により再び読み出されたデータを前記エラー訂正
手段に転送するデータ転送手段と、を備えることを特徴
とする。

【０００８】本発明の記憶装置の第二の態様は、中央処
理装置の命令に従って複数のデータの読み出しを行う記
憶装置であって、前記中央処理装置との間でデータの送
受を行うインターフェースと、前記連続する複数のデー
タがエラー訂正用符号と共に分配されて記憶された複数
の記憶媒体と、転送されたデータのエラーを当該データ
のエラー訂正用符号を基に検出するエラー検出手段と、
転送されたデータのエラーを、前記エラー検出手段での
当該データのエラー検出結果を基に訂正して、前記イン
ターフェースへ送出するエラー訂正手段と、前記記憶媒
体に記憶されたデータ及びそのエラー訂正用符号を格納
する読出しデータ格納手段と、前記複数のデータ及びそ
のエラー訂正用符号を前記記憶媒体から順次読み出し
て、前記読出しデータ格納手段に格納させる第一の読出
し制御手段と、前記読出しデータ格納手段に格納された
データ及びそのエラー訂正用符号を、当該データ及びそ
のエラー訂正用符号の２回目の読み出しが次に読み出す
べきデータ及びそのエラー訂正用符号の１回目の読み出
しに同期するようにして、２回繰り返して読み出す第二
の読出し制御手段と、前記１回目の読み出しが行われた
データ及びそのエラー訂正用符号を前記エラー検出手段
に転送すると同時に、前記２回目の読み出しが行われた
データを前記エラー訂正手段に転送するデータ転送手段
と、を備えることを特徴とする。

【０００９】本発明の記憶装置の第三の態様は、中央処
理装置の命令に従って複数のデータの書き込みを行う記
憶装置であって、前記中央処理装置との間でデータの送
受を行うインターフェースと、前記複数のデータがその
エラー訂正用符号と共に分配されて記憶される複数の記
憶媒体と、前記インターフェースが前記中央処理装置か
ら受け取った複数のデータを順次格納する書込みデータ
格納手段と、前記複数のデータのエラー訂正用符号を順
次生成するエラー訂正用符号生成手段と、前記エラー訂
正用符号生成手段で生成された、前記書込みデータ格納
手段に格納されているデータのエラー訂正用符号を順次
格納するエラー訂正用符号格納手段と、前記書込みデー
タ格納手段に格納されているデータの数が前記記憶媒体
の数と同じになったときに、前記書込みデータ格納手段
に格納されているデータを、前記エラー訂正用符号格納
手段に格納されている当該データに対応するエラー訂正
用符号と共に、前記複数の記憶媒体に分配して同時に書
き込む書き込み制御手段と、を備えることを特徴とす
る。

【００１０】また、本発明のメモリアクセス制御方法
は、中央処理装置の命令に従って複数のデータの読み出
しを行う記憶装置のメモリアクセス制御方法であって、
前記複数のデータがエラー訂正用符号と共に記憶された
記憶媒体から、当該複数のデータ及びそのエラー訂正用
符号を順次読み出して、エラー検出手段に転送し、当該
データのエラーを当該エラー訂正用符号を基に検出する
と同時に、前記エラー検出手段で既にエラー検出された
データをエラー訂正手段に転送して、当該データのエラ
ーを前記エラー検出手段での当該データのエラー検出結
果を基に訂正し、当該エラー訂正されたデータを、前記
中央処理装置との間でデータの送受を行うインターフェ
ースへ送出することを特徴とする。

【００１１】

【発明の実施の形態】以下、本発明の第一実施形態につ
いて図面を参照して説明する。

【００１２】図１は本発明の第一実施形態である外部記
憶装置のシステム構成を示す概略ブロック図である。

【００１３】図１に示す本実施形態の外部記憶装置１０
は、ホストコンピュータ２からのコマンドに従って、所
定バイト幅に分割されたセクタデータのライト／リード
を行うものである。ホストコンピュータ２は、外部記憶
装置１０に対し、所定バイト幅に分割された、任意バイ
ト幅の複数のセクタデータのライト／リード・アクセス
を連続して要求する。本実施形態では、セクタ単位毎に
１バイト幅に分割された５１２バイト幅の複数のセクタ
データのライト／リード・アクセスを連続して要求する
ものとする。

【００１４】外部記憶装置１０は、外部バス３２を介し
てシステムバス３に接続されている。また、ホストコン
ピュータ２は、ホストコンピュータバス３１を介してシ
ステムバス３に接続されている。本実施形態では、シス
テムバス３、ホストコンピュータバス３１、および外部
バス３２のバス幅は、それぞれ１バイトである。

【００１５】また、本実施形態の外部記憶装置１０は、
図１に示すように、メモリ制御装置１と、セクタデータ
を格納する不揮発性メモリである第１メモリ４ａ、第２
メモリ４ｂと、ライトバッファ７と、マイクロプロセッ
サ８と、を備えて構成されている。これ等の構成要素各
々は、システムバス３の２倍のバス幅（すなわち、２バ
イト）を有するローカルバス６を介して接続されてい
る。尚、外部記憶装置１０は、例えばホストコンピュー
タ２のスロットに着脱可能なＩＣカードとして、１つの
カード内に内蔵することもできる。

【００１６】ライトバッファ７は、ホストコンピュータ
２がライトした連続する２つのセクタデータを一時的に
同時に格納するためのものである。ライトバッファ７
は、ローカルバス６と同じバス幅（すなわち、２バイ
ト）を有するライトバッファバス６１により、ローカル
バス６に接続されている。

【００１７】マイクロプロセッサ８は、ホストコンピュ
ータ２が設定したコマンドを解析して、メモリ制御装置
１、第１メモリ４ａ、第２メモリ４ｂ、およびライトバ
ッファ７が行なう諸動作の設定を行なうものである。マ
イクロプロセッサ８は、マイクロプロセッサバス６２に
よってローカルバス６に接続されている。

【００１８】メモリ制御装置１は、マイクロプロセッサ
８によって解析されたホストコンピュータ２のコマンド
の内容に従って、セクタデータの第１メモリ４ａ及び第
２メモリ４ｂへのライト／リードを実行するものであ
る。メモリ制御装置１は、ローカルバス６と同じバス幅
（すなわち、２バイト）を有する内部データバス１１４
によってローカルバス６に接続されている。

【００１９】また、メモリ制御装置１は、システムイン
ターフェース部１３と、エラー訂正部１２と、データ切
り換え部１１とを有する。これ等の構成要素各々は、内
部データバス６を介して接続されている。また、エラー
訂正部１２とデータ切り換え部１１とは、システムバス
３と同じバス幅（すなわち、１バイト）を有するＥＣＣ
バス１１３によって互いに接続されている。

【００２０】システムインターフェース部１３は、制御
信号２２及び外部バス３２を介してホストコンピュータ
２が設定するメモリアクセスに対するコマンドを受け取
る。そして、システムインタフェース部１３は、ホスト
コンピュータ２が設定するコマンドを受け取ると、割り
込み信号１３１をマイクロプロセッサ８に対し出力する
と共に、制御信号２２に基づき、転送終了信号１３４及
びタイミング信号１３５を生成する。

【００２１】また、システムインタフェース部１３は、
ホストコンピュータ２がセクタデータをライトする場
合、マイクロプロセッサ８の指示に従い、ライトバッフ
ァ７に対しライト信号１３３を出力する。これにより、
ホストコンピュータ２からのセクタデータは、タイミン
グ信号１３５のタイミングで内部データバス１１４から
ライトバッファ７に格納される。

【００２２】また、システムインタフェース部１３は、
ホストコンピュータ２がセクタデータをリードする場
合、マイクロプロセッサ８の指示に従い、第１メモリ４
ａ、第２メモリ４ｂに対しリード信号１３２を出力す
る。これにより、第１メモリ４ａ及び第２メモリ４ｂに
格納されたセクタデータは、タイミング信号１３５のタ
イミングで第１メモリ４ａ、第２メモリ４ｂから読み出
され、システムバス３と同じバス幅（すなわち、１バイ
ト）を有する第１メモリバス１１１、第２メモリバス１
１２に、それぞれ送出される。

【００２３】図２は、システムインタフェース部１３の
構成を示す概略ブロック図である。

【００２４】システムインターフェース部１３は、図２
に示すように、データバッファ１３６と、ステータスレ
ジスタ１３９と、アクセス設定レジスタ１３７と、制御
信号デコード部１３８とを備えている。

【００２５】データバッファ１３６は、外部バス３２か
らのセクタデータ、および内部データバス１１４からの
セクタデータをバッファリングする。尚、データバッフ
ァ１３６は、外部バス３２からのデータを内部データバ
ス１１４の上位バイト側又は下位バイト側に出力し、内
部データバス１１４の上位バイト側からのデータを外部
バス３２に出力する。

【００２６】アクセス設定レジスタ１３７には、ホスト
コンピュータ２からのコマンドが設定される。コマンド
はアクセスするセクタデータの先頭アドレス、アクセス
の種類（リード／ライト）およびアクセスするセクタ数
を示している。ホストコンピュータ２がアクセス設定レ
ジスタ１３６にコマンドを設定すると、アクセス設定レ
ジスタ１３７は、マイクロプロセッサ８に対し割り込み
信号１３１を出力する。これにより、マイクロプロセッ
サ８は、アクセス設定レジスタ１３７に設定されたコマ
ンドを読み出し、当該コマンドを解析する。そして、メ
モリ制御装置１が行なう動作をアクセス設定レジスタ１
３７に設定する。アクセス設定レジスタ１３７は、マイ
クロプロセッサ８の設定により、リード信号１３２また
はライト信号１３３を出力する。

【００２７】制御信号デコード部１３８は、ホストコン
ピュータ２からの制御信号２２に基づき、マイクロプロ
セッサ８に対し転送終了信号１３４を出力すると共に、
ライトバッファ７、エラー訂正部１２、第１メモリ４及
び第２メモリ５に対しタイミング信号１３５を出力す
る。転送終了信号１３４は、一つのセクタデータに対す
るアクセスが終了すると出力される。タイミング信号１
３５は、ホストコンピュータ２がセクタデータのリード
またはライトするときの制御信号２２から生成される。

【００２８】ステータスレジスタ１３９は、メモリ制御
装置１の状態を示す情報が設定される。アクセス設定レ
ジスタ１３７から割り込み信号１３１が出力されたと
き、および制御信号デコード部１３８から転送終了信号
１３４が出力されたとき、ステータスレジスタ１３７
は、ビジー状態に設定される。ステータスレジスタ１３
９がビジー状態であるとき、ホストコンピュータ２は、
セクタデータのリードまたはライトを行なわない。尚、
ステータスレジスタ１３９をレディー状態に設定するの
は、マイクロプロセッサ８が行なう。

【００２９】データ切り換え部１１は、第１メモリバス
１１１を介して入力された第１メモリ４ａからのセクタ
データを内部データバス１１４に送出すると同時に、第
２メモリバス１１２を介して入力された第２メモリ４ｂ
からのセクタデータをＥＣＣバス１１３に送出するとい
う動作と、第１メモリバス１１１を介して入力された第
１メモリ４ａからのセクタデータをＥＣＣバス１１３に
送出すると同時に、第２メモリバス１１２を介して入力
された第２メモリ４ｂからのセクタデータを内部データ
バス１１４に送出するという動作とを、データ切り換え
部１１へ入力される各データ（第１メモリバス１１１か
らのデータ及び第２メモリバスからのデータ）のセクタ
単位毎に交互に繰り返す。この動作の切り換えは、デー
タ切り換え部１１に入力された各データのバイト数をカ
ウントするカウンタを設け、このカウンタのカウント値
がセクタデータのバイト数と等しくなったときに行うよ
うに設定してもよい。また、一つのセクタデータに対す
るアクセスの終了を示す転送終了信号１３４を基に行う
ようにしてもよい。尚、第１メモリバス１１１及び第２
メモリバス１１２のバス幅は、内部データバス１１４の
バス幅の半分なので、第１メモリバス１１１及び第２メ
モリバス１１２から入力される１バイトのデータは、内
部データバス１１４の上位バイト側に出力される。

【００３０】図３はデータ切り換え部１１の構成を示す
概略ブロック図である。

【００３１】データ切り換え部１１は、図３に示すよう
に、データ選択設定レジスタ１１５と、内部データバス
送出データ選択回路１１６と、ＥＣＣバス送出データ選
択回路１１７とを備えている。

【００３２】データ選択設定レジスタ１１５は、マイク
ロプロセッサ８によって設定された情報を記憶する。こ
の情報は、ＥＣＣバス１１３及び内部データバス１１４
の上位バイト側に出力するデータを第１メモリバス１１
１又は第２メモリバス１１２から選択するためのもので
ある。この情報は、マイクロプロセッサバス６２、ロー
カルバス６及び内部データバス１１４を介して、マイク
ロプロセッサ８からデータ選択設定レジスタ１１５に送
出され、その後、信号１１８を介して内部データバス送
出データ選択回路１１６及びＥＣＣバス送出データ選択
回路１１７に出力される。

【００３３】内部データバス出力データ選択回路１１６
は、信号１１８を介して送られてきた、データ選択設定
レジスタ１１５に記憶された情報に従い、内部データバ
ス１１４に出力するデータを第１メモリバス１１１又は
第２メモリバス１１２から選択する。

【００３４】ＥＣＣバス出力データ選択回路１１７は、
信号１１８を介して送られてきた、データ選択設定レジ
スタ１１５に記憶された情報に従い、ＥＣＣバス１１３
に出力するデータを第１メモリバス１１１又は第２メモ
リバス１１２から選択する。

【００３５】エラー訂正部１２は、図１に示すように、
符号生成部１２３と、検出部１２１と、訂正部１２２と
を有する。符号生成部１２３は、ホストコンピュータ２
からのセクタデータのライト時に、内部データバス１１
４を介して入力されたセクタデータのエラー訂正用符号
（Error correcting code）を生成する。本実施形態に
おけるエラー訂正用符号は、１セクタ全体のデータに対
して１つの符号（ここでは３バイト）が付与される。検
出部１２１は、第１メモリ４ａ又は第２メモリ４ｂから
のセクタデータのリード時に、ＥＣＣバス１１３を介し
て入力されたセクタデータのエラーを当該セクタデータ
に対するエラー訂正用符号を基に検出する。訂正部１２
２は、第１メモリ４ａ又は第２メモリ４ｂからのセクタ
データのリード時に、内部データバス１１４を介して入
力されたセクタデータを、検出部１２１で実行された当
該セクタデータのエラー検出結果を基にエラー訂正す
る。尚、エラー訂正されたセクタデータは、システムイ
ンターフェース部１３を介してホストコンピュータ２に
送出される。

【００３６】第１メモリ４ａ、第２メモリ４ｂは、それ
ぞれ第１メモリバス１１１、第２メモリバス１１２によ
ってローカルバス６に接続されている（以下、第１メモ
リ４ａ、第２メモリ５を単にメモリ４ともいう）。

【００３７】図６はフラッシュメモリを用いたメモリ４
の構成を示す概略ブロック図である。フラッシュメモリ
は、予め定められたバイト数のセクタ単位（例えば５１
２バイト単位）毎に、データの電気的消去・書き換えが
可能な不揮発性半導体メモリとして知られている。

【００３８】メモリ４は、図６に示すように、フラッシ
ュメモリ・セル９０７と、メモリバス９１０と、メモリ
アドレス９１９と、制御回路９０３と、入力バッファ９
０１と、出力バッファ９０２と、データセレクタ９２０
と、シフトレジスタ９０５と、行デコーダ９０６とを備
えている。

【００３９】フラッシュメモリ・セル９０７は、電気的
に消去・書き込みが可能な不揮発性の半導体メモリ・セ
ルであり、セクタデータの格納に使用される。

【００４０】メモリバス９１０は、図１の第１メモリバ
ス１１１又は第２メモリバス１１２に接続され、マイク
ロプロセッサ８によるフラッシュメモリ９の動作モード
の設定、およびフラッシュメモリ９とのデータの授受に
使用される。

【００４１】メモリアドレス９１９は、図１の第１メモ
リアドレス８３又は第２メモリアドレス８４に接続さ
れ、フラッシュメモリ・セル９０７に格納されているセ
クタデータの行アドレス、フラッシュメモリ・セル９０
７に格納するセクタデータの行アドレス、またはフラッ
シュメモリ・セル９０７に格納されたセクタデータのう
ち消去するセクタデータの行アドレスを設定するために
使用される。

【００４２】制御回路９０３は、マイクロプロセッサ８
から送られてくるメモリ制御信号９１５と、メモリバス
９１０に入力されたデータとを基に、メモリ４を図７に
示す四つの動作モードのいずれかの状態に遷移させる。
図７において、「アイドル」とはメモリ４が特定の動作
を行わない状態をいい、「リード」とはフラッシュメモ
リ・セル９０７内のデータを読み出す動作を行う状態を
いう。また、「ライト」とはフラッシュメモリ・セル９
０７にデータを書き込む動作を行う状態をいい、「消
去」とはフラッシュメモリ・セル９０７内のデータを消
去す動作を行う状態をいう。

【００４３】メモリ４が「アイドル」・モードのとき、
メモリ制御信号９１５の立ち下がりエッジにおいてメモ
リバス９１０のデータがリードを示していると、フラッ
シュメモリ９は「リード」・モードに遷移する（Ｓ９１
０）。メモリ４が「リード」・モードのとき、メモリ制
御信号９１５の立ち下がりエッジにおいてメモリバス９
１０のデータがアイドルを示していると、メモリ４は
「アイドル」・モードに遷移する（Ｓ９１１）。

【００４４】同様に、メモリ４が「アイドル」・モード
のとき、メモリ制御信号９１５の立ち下がりエッジにお
いてメモリバス９１０のデータがライトを示している
と、メモリ４は「ライト」・モードに遷移し（Ｓ９１
２）、メモリ制御信号９１５の立ち下がりエッジにおい
てメモリバス９１０のデータが消去を示していると、メ
モリ４は「消去」・モードに遷移する（Ｓ９１４）。

【００４５】また、メモリ４が「ライト」・モード又は
「消去」・モードのとき、メモリ制御信号９１５の立ち
下がりエッジにおいてメモリバス９１０のデータがアイ
ドルを示していると、メモリ４は「アイドル」・モード
に遷移する（Ｓ９１３、Ｓ９１５）。

【００４６】また、制御回路９０３は、メモリ４が「リ
ード」・モードのとき、データセレクト信号９１７を出
力し、メモリ４の外部入力信号であるリード信号１３２
から出力バッファ９０２の出力イネーブル信号９１８を
生成する。また、タイミング信号１３５からシフトレジ
スタ９０５のシフトクロック９２１を生成する。

【００４７】入力バッファ９０１は、メモリバス９１０
から入力されるデータを信号束９１１から信号束９１２
に出力し、制御回路９０３及びデータセレクタ９０４に
転送する。出力バッファ９０２は、出力イネーブル信号
９１８に制御されて信号束９１３のデータを信号束９１
１に出力する。

【００４８】データセレクタ９０４は、データセレクト
信号９１７に制御されて信号束９１２又は信号束９１３
のデータを選択的に信号束９２０に出力する。図９のデ
ータセレクタ９０４の構成に示すように、メモリ４が
「ライト」・モードのとき、データセレクト信号９１７
が論理値０(オフ）となり、信号束９１２のデータを信
号束９２０に出力する。また、メモリ４が「リード」・
モードのとき、データセレクト信号９１７が論理値１
（オン）となり、信号束９１３のデータを信号束９２０
に出力する。

【００４９】シフトレジスタ９０５は、メモリ４が「ラ
イト」・モードのとき、メモリバス９１０から入力され
るデータを順次取り込み一時蓄積する。また、メモリ４
が「リード」・モードのとき、フラッシュメモリ・セル
９０７内のデータを一時蓄積し、信号束９１３に順次出
力する。ここで、シフトレジスタ９０５内では、制御回
路９０３においてタイミング信号９１４から生成された
シフトクロック９２１を使用してデータのシフトを行な
う。図１０はシフトレジスタ９０５の構成を示す概略ブ
ロック図である。シフトレジスタ９０５は、図１０に示
すように、５１５個の記憶素子（ＦＦ−０〜ＦＦ−５１
４）から構成されている。ＦＦ−０〜ＦＦ−５１４の記
憶素子は、それぞれ１バイトのデータを記憶することが
できる。

【００５０】行デコーダ９０６は、メモリ制御信号９１
５及びメモリアドレス９１９から入力される行アドレス
を用いて、フラッシュメモリ・セル９０７の行アドレス
のデコードを行なう。

【００５１】次に、本実施形態の動作について説明す
る。

【００５２】先ず、ホストコンピュータ２が本実施形態
の外部記憶装置１０にセクタデータのライトを行なうと
きの動作について、図４を参照して説明する。図４は本
実施形態のホストコンピュータ２によるセクタデータの
ライトアクセスを示すタイミング図である。

【００５３】先ず、時点ｔ０において、ホストコンピュ
ータ２が、制御信号２２により、システムインタフェー
ス部１３のアクセス設定レジスタ１３７にコマンドを設
定すると、時点ｔ１において、アクセス設定レジスタ１
３７が割り込み信号１３１を発生させ、マイクロプロセ
ッサ８に割り込みをかけると同時に、システムインタフ
ェース部１３のステータスレジスタ１３９がビジー信号
を発生する。

【００５４】次に、時点ｔ２において、マイクロプロセ
ッサ８が、ライトバッファ７に対してアドレス８１を発
生すると同時に、アクセス設定レジスタ１３７とステー
タスレジスタ１３９とを設定する。これにより、時点ｔ
２において、アクセス設定レジスタ１３７がライト信号
１３３を発生させ、ステータスレジスタ１３９がレディ
を発生する。

【００５５】ホストコンピュータ２は、ステータスレジ
スタ１３９がレディを発生したので、時点ｔ３以降、１
番目のセクタデータ（５１２バイト）をホストコンピュ
ータバス３１に制御信号２２に同期させて１バイトずつ
連続送出する（Ｄ−０〜Ｄ−５１１）。１バイトずつ連
続送出されたセクタデータは、システムバス３、外部バ
ス３２を介してシステムインターフェース部１３に入力
される。

【００５６】一方、システムインタフェース部１３のデ
ータバッファ１３６は、外部バス３２から１バイトずつ
連続して送られてきたセクタデータを内部データバス１
１４の上位バイト側を介してローカルバス６の上位バイ
ト側、およびエラー訂正部１２に１バイトずつ連続して
送出する。これと同時に、システムインターフェース部
１３の制御信号デコード部１３８は、制御信号２２から
タイミング信号１３５を生成する。

【００５７】これにより、ライトバッファ７の上位バイ
ト側には、タイミング信号１３５に従ってセクタデータ
が１バイトずつ順次書き込まれる（Ｄ−０〜Ｄ−５１
１）。また、エラー訂正部１２は、ホストコンピュータ
２がライトする１番目のセクタデータ（Ｄ−０〜Ｄ−５
１１）に対するエラー訂正用符号を生成する。この符号
は、マイクロプロセッサ８内蔵のメモリに一時格納され
る。

【００５８】時点ｔ４において、最後のデータＤ−５１
１がライトバッファ７に書き込まれると、制御信号デコ
ード部１３５は、時点ｔ５で転送終了信号１３４を出力
する。

【００５９】同様にして、ホストコンピュータ２がライ
トする２番目のセクタデータは、データバッファ１３６
によって、内部データバス１１４の下位バイト側に出力
され、ライトバッファの下位バイト側に格納される。ま
た、エラー訂正部１２によって、当該セクタデータのエ
ラー訂正用符号を生成され、マイクロプロセッサ８内蔵
のメモリに一時格納される。

【００６０】ライトバッファ７に１番目と２番目のセク
タデータが格納されると、マイクロプロセッサ８は、ラ
イトバッファ７に格納された１番目と２番目のセクタデ
ータを、マイクロプロセッサ８内蔵のメモリに一時格納
された対応するエラー訂正用符号と共に、それぞれ第１
メモリ４ａ、第２メモリ４ｂに同時に書き込むように制
御する。上記の動作をライトすべきセクタデータがなく
なるまで繰り返すことにより、第１メモリ４ａには奇数
番目のセクタデータ及び当該セクタデータのエラー訂正
用符号が、そして第２メモリ４ｂには偶数番目のセクタ
データ及び当該セクタデータのエラー訂正用符号が格納
される。

【００６１】図５に第１メモリ４ａ、第２メモリ４ｂへ
の格納結果を示す。

【００６２】図５は第１メモリ４ａ及び第２メモリ４ｂ
に格納されたデータの様子を示している。図５から分か
るように、第１メモリ４ａ及び第２メモリ４ｂの各アド
レスには、１セクタ（ここでは５１２バイト）のデータ
とそれに対して生成されたエラー訂正用符号（ここでは
３バイト）を格納している。

【００６３】次に、ホストコンピュータ２が本実施形態
の外部記憶装置１０にセクタデータのリードを行なうと
きの動作について図１１及び図１２を参照して説明す
る。図１１、図１２は本実施形態のホストコンピュータ
２によるセクタデータのリードアクセスを示すタイミン
グ図である。

【００６４】ホストコンピュータ２が、制御信号２２に
より、アクセス設定レジスタ１３７にコマンドを設定
し、図５に示す１番目〜４番目のセクタデータをリード
する場合、先ず、図１１に示すように、メモリ制御装置
１は、第１メモリ４ａのアドレス「１００」に格納され
ている１番目のセクタデータとそれに対するエラー訂正
用符号を１バイトずつ連続して読み出して、データ切り
変え部１１に送出する。データ切り換え部１１は、この
読み出した１番目のセクタデータ及びエラー訂正用符号
を、ＥＣＣバス１１３を介してエラー訂正部１２の検出
部１２１へ転送する。検出部１２１は、１番目のセクタ
データのエラー検出を、当該セクタデータのエラー訂正
用符号を基に実行する。

【００６５】その後、メモリ制御装置１は、図１２に示
すように、１番目のセクタデータ及びエラー訂正用符号
を第１メモリ４ａのアドレス「１００」から１バイトず
つ連続して再度読み出し、データ切り変え部１１に送出
する。データ切り換え部１１は、この再度読み出した１
番目のセクタデータ及びそのエラー訂正用符号を、内部
データ１１４の上位バイト側を介してエラー訂正部１２
の訂正部１２２へ転送する。訂正部１２２は、前回検出
部１２１で実行した１番目のセクタデータのエラー検出
結果を基に、１バイトずつ連続して送られてきた１番目
のセクタデータに対するエラー訂正を実行する。そし
て、エラー訂正を行った１番目のセクタデータを１バイ
トずつ連続して内部データバス１１４の上位バイト側に
送出する。システムインターフェース部１２のデータバ
ッファ１３６は、内部データバス１１４の上位バイト側
に送出されたエラー訂正が行われた１番目のセクタデー
タを、外部バス３２に１バイトずつ連続して送出する。
これにより、エラー訂正が行われた１番目のセクタデー
タをホストコンピュータ２に転送する。

【００６６】また、メモリ制御装置１は、図１２に示す
ように、１番目のセクタデータ及びそのエラー訂正用符
号を第１メモリ４ａのアドレス「１００」から１バイト
ずつ連続して再度読み出して、データ切り変え部１１に
送出すると同時に、第２メモリ４ｂのアドレス「１０
１」に格納されている２番目のセクタデータ及びそのエ
ラー訂正用符号を１バイトずつ連続して読み出して、デ
ータ切り変え部１１に送出する。データ切り換え部１１
は、上述したように、第１メモリ４ａから再度読み出し
た１番目のセクタデータを、内部データ１１４の上位バ
イト側を介してエラー訂正部１２の訂正部１２２へ転送
すると同時に、第２メモリ４ｂから読み出した２番目の
セクタデータ及びそのエラー訂正用符号を、ＥＣＣバス
１１３を介してエラー訂正部１２の検出部１２１へ転送
する。検出部１２１は、２番目のセクタデータのエラー
検出を、当該セクタデータのエラー訂正用符号を基に実
行する。

【００６７】以後、メモリ制御装置１は、Ｎ（＝自然
数）番目のセクタデータ及びそのエラー訂正用符号を対
応するメモリから読み出して検出部１２１で当該セクタ
データのエラー検出を行うと同時に、Ｎ−１番目のセク
タデータ及びそのエラー訂正用符号を対応するメモリか
ら再度読み出して、訂正部１２２により、当該セクタデ
ータを、前回検出部１２１で実行した当該セクタデータ
のエラー検出結果を基にエラー訂正する、という動作
を、Ｎ＝４となるまで繰り返す。そして、最後に、４番
目のセクタデータ及びそのエラー訂正用符号を第２メモ
リから再度読み出し、訂正部１２２により、前回検出部
１２１で実行した４番目のセクタデータのエラー検出結
果を基にエラー訂正して、ホストコンピュータ２に転送
する。

【００６８】ここで、メモリ制御装置１がメモリ４から
セクタデータをリードするときのメモリ４の動作につい
て図８を参照して説明する。図８は図６に示すメモリ４
のセクタデータのリードアクセスを示すタイミング図で
ある。

【００６９】先ず、メモリ４は、図８に示すように、マ
イクロプロセッサ８から送られてきたメモリ制御信号８
２の立ち下がりエッジ（時点ｔ６）において、メモリバ
ス９１０上のデータがリードを示していると、メモリ４
の動作モードは、「アイドル」・モードから「リード」
・モードに遷移する。これにより、データセレクト信号
９１７は論理値１となり、データセレクタ９０４が、信
号束９１３を選択して信号束９２０に送出する。

【００７０】また、これと同時に、メモリ４には、マイ
クロプロセッサ８から送られてきたメモリ制御信号８２
の立ち下がりエッジ（時点ｔ６）において、メモリアド
レス９１９からアクセスするセクタデータの行アドレス
が入力される。メモリアドレス９１９から行アドレスが
入力されると、フラッシュメモリ・セル９０７から該当
する行アドレスに格納されたセクタのデータがシフトレ
ジスタ９０５に送出される。シフトレジスタ９０５に
は、５１２バイトのセクタデータＤ０〜Ｄ５１１（Ｄ
０、Ｄ１、・・・Ｄ５１１はそれぞれ１バイト）と、セ
クタデータＤ０〜Ｄ５１１に対するエラー訂正用符号
（符号１、符号２、符号３の３バイトデータ）が一時蓄
積される。図１３はシフトレジスタ９０５に記憶されて
いるデータの内容を示しており、時点ｔ６では、ＦＦ−
０〜ＦＦ５１１に５１２バイトのセクタデータが、ＦＦ
−５１２〜ＦＦ−５１４に３バイトのエラー訂正用符号
が記憶されている。

【００７１】次に、システムインターフェース部１３か
らのリード信号１３２がメモリ４の制御回路９０３に入
力されると、制御回路９０３は出力イネーブル信号９１
８を出力する（時点ｔ７）。これにより、出力バッファ
９０２は、信号束９１３のデータをメモリバス９１０に
出力する（時点ｔ７）。

【００７２】時点ｔ８において、最初のシフトクロック
９２１が生成されると、シフトレジスタ９０５は、ＦＦ
−０のデータを信号束９１３に出力すると共に、ＦＦ−
１のデータがＦＦ−０に格納されるように、ＦＦ−１〜
ＦＦ５１４のデータをそれぞれ１つずつシフトする。ま
た、データセレクタ９０４では信号束９１３が選択され
ているので、信号束９１３に出力されたデータは、出力
バッファ９０２に出力されると共に、シフトレジスタ９
０５のＦＦ−５１４に格納される（図１３の時点ｔ
８）。時点ｔ８以降、シフトクロック９２１によって、
シフトレジスタ９０５内のデータは順次シフトされる。
時点ｔ９では、シフトレジスタ９０５は、図１３の時点
ｔ９に示すようなデータ配列となり、信号束９１３に
は、符号３が出力される。これにより、行デコーダ９０
６に入力された行アドレスに対応するセクタデータと当
該セクタデータに対応するエラー訂正用符号とが１バイ
トずつ連続してメモリバス９１０に出力される。このメ
モリバス９１０に出力されたセクタデータ及びエラー訂
正用符号は、データ切り換え部１１によりエラー訂正部
１２の検出部１２１に転送される。

【００７３】その後、時点ｔ１０では、図１３に示すよ
うに、シフトレジスタ９０５に格納されるデータは、時
点ｔ６でのデータと同一のデータ配列となる。そして、
時点ｔ１０以降、エラー訂正部１２の検出部１２に転送
したセクタデータと同一のセクタデータをシフトレジス
タ９０５から順次信号束９１３に出力する。この再度信
号束９１３に出力されたセクタデータは、データ切り換
え部１１によりエラー訂正部１２の訂正部１２２に転送
される。

【００７４】本実施形態では、第１メモリ４ａに奇数番
目のセクタデータを格納し、第２メモリ４ｂに偶数番目
のセクタデータを格納している。そして、ホストコンピ
ュータ２が第１メモリ４ａ及び第２メモリ４ｂに格納さ
れた連番の複数のセクタデータをリードする場合、デー
タ切り換え部１１により、第１メモリ４ａ及び第２メモ
リ４ｂから同時に読み出した連続する２つのセクタデー
タ（Ｎ−１番目とＮ番目のセクタデータ、但しＮ＝自然
数）を、今回初めて読み出したＮ番目のセクタデータを
エラー訂正部１２の検出部１２１に転送すると同時に、
２回連続して読み出したＮ−１番目のセクタデータをエ
ラー訂正部１２の訂正部１２２に転送している。これに
より、メモリ制御装置１０は、Ｎ番目のセクタデータを
対応するメモリから読み出して検出部１２１で当該セク
タデータに対するエラー検出を行うと同時に、Ｎ−１番
目のセクタデータを対応するメモリから再度読み出し
て、訂正部１２２により、当該セクタデータを前回検出
部１２１で実行した当該セクタデータのエラー検出の結
果を基にエラー訂正している。したがって、本実施形態
によれば、Ｎ番目のセクタデータに対するエラー検出に
要する時間を利用して、Ｎ−１番目のセクタデータのエ
ラー訂正を行うことができるので、セクタデータのエラ
ー検出及びエラー訂正に要する時間を見かけ上短縮する
ことができ、これにより、ホストコンピュータから要求
された複数のセクタデータのリードアクセスに対する高
速化を実現することができる。

【００７５】また、本実施形態では、エラー訂正がホス
トコンピュータ２に転送しようとしているセクタデータ
に対して行われると共に、エラー検出がホストコンピュ
ータ２に転送しようとしているセクタデータの次にセク
タデータに対して行われるので、エラー訂正部は１つ設
ければよい。すなわち、従来の技術で説明したメモリカ
ードと異なり、複数のエラー訂正部を設ける必要がな
い。

【００７６】さらに、本実施形態では、第１メモリバス
１１１及び第２メモリバス１１２の２倍のバス幅を持つ
ライトバッファ７を設けている。そして、ホストコンピ
ュータ２が複数のセクタデータをライトする場合、ライ
トバッファ７の上位バイト側にＮ番目のセクタデータ
を、下位バイト側にＮ＋１番目のセクタデータをそれぞ
れ一時格納し、一時格納したＮ番目及びＮ＋１番目のセ
クタデータをライトバッファ７から第１メモリ４ａ及び
第２メモリ４ｂへ同時に転送している。したがって、本
実施形態によれば、ホストコンピュータから要求された
複数のセクタデータのライトアクセスに対する高速化を
実現することができる。

【００７７】また、本実施形態に用いるメモリ４は、行
デコーダ９０６に行アドレスが入力されると、フラッシ
ュメモリ・セル９０７から入力されたアドレスに対応す
るセクタデータがシフトレジスタ９０５に一時蓄積され
る。そして、蓄積されたセクタデータを信号束９１３を
介して１バイトずつ順次メモリバス９１０に送出すると
同時に、送出したデータをデータセレクタ９０４及び信
号束９０４を介して順次シフトレジスタ９０５に蓄積す
ることにより、シフトレジスタ９０５から送出されたセ
クタデータを再度シフトレジスタ９０５に格納し、その
後、再度格納したセクタデータを信号束９１３を介して
１バイトずつ順次メモリバス９１０に送出している。し
たがって、本実施形態によれば、行デコーダ９０６にリ
ードしたいセクタデータの行アドレスを１度入力するこ
とにより、同一のセクタデータを、再度行アドレスを入
力することなく連続して読み出すことができる。これに
より、ホストコンピュータ２がセクタデータをリードす
るときのリードバッファを削除でき、不揮発性半導体メ
モリを用いた外部記憶装置の低価格を実現することがで
きる。

【００７８】次に、本発明の第二実施形態について図面
を参照して説明する。

【００７９】図１４は本発明の第二実施形態である外部
記憶装置に用いるメモリの構成を示す概略ブロック図で
ある。尚、本実施形態は、図１において、第１メモリ４
ａ、第２メモリ４ｂとして、図６に示すメモリ４の代わ
りに図１４に示すメモリ５を用いた点を除き、図１に示
す第一実施形態のものと同じである。したがって、本実
施形態の構成図を省略する。また、図１４に示すメモリ
５において、図６に示すメモリ４と同じ機能を有するも
のには、同一の符号を付すことにより、その詳細な説明
を省略する。

【００８０】本実施形態に用いるメモリ５は、図１４に
示すように、フラッシュメモリ・セル９０７と、メモリ
バス９１０と、メモリアドレス９１９と、制御回路９３
３と、入力バッファ９０１と、出力バッファ９０２と、
データセレクタ９３０と、データレジスタ９３０と、行
デコーダ９０６と、カウンタ９３４と、を備えている。

【００８１】カウンタ９３４は、タイミング信号１３５
の立ち上がりでカウントアップを行ない、カウント信号
９３１を出力する。カウンタ９３４において、カウント
信号９３１が「５１５」までカウントされると、次ぎの
カウンタ信号９３１は「１」となる。また、カウンタ信
号９３１は、メモリ制御信号８２が入力されるとクリア
される。

【００８２】制御回路９３３は、メモリ制御信号８２に
よって、図７に示す動作モードと同一の動作モードの遷
移を行なう。また、制御回路９３３は、メモリ５が「リ
ード」・モードのとき、データセレクト信号９１７を出
力し、リード信号１３２から出力バッファ９０２の出力
イネーブル信号９１８を生成する。

【００８３】データレジスタ９３２は、メモリ５の動作
モードが「ライト」・モードのとき、メモリバス９１０
から入力されるデータを順次取り込み一時蓄積する。ま
た、動作モードが「リード」・モードのとき、フラッシ
ュメモリ・セル９０７内のデータを一時蓄積し、信号束
９１３に順次出力する。

【００８４】データセレクタ９３０は、データセレクト
信号９１７が論理値０のとき、信号束９１２からのデー
タをデータレジスタ９３２に転送し、データセレクト信
号９１７が論理値１のとき、データレジスタ９３２のデ
ータを信号束９１３に転送する。このとき、データセレ
クタ９３０ではカウント信号９３１のカウント値と比較
しながらデータ転送を行なう。

【００８５】次に、メモリ制御装置１がメモリ５からセ
クタデータをリードするときのメモリ５動作について図
１５を参照して説明する。図１５は図１４に示すメモリ
５のセクタデータのリードアクセスを示すタイミング図
である。

【００８６】先ず、時点ｔ１４において、行デコーダ９
０６にメモリ５からリードするデータの行アドレスが入
力されると、フラッシュメモリ・セル９０７から当該行
アドレスに格納されたセクタデータ及びエラー訂正用符
号をデータレジスタ９３２に一時蓄積する。図１６にデ
ータレジスタ９３２のデータの様子を示す。「１」〜
「５１５」までの番号は、データレジスタ９３２におけ
るバイト位置を示している。

【００８７】次に、時点ｔ１５〜ｔ１６において、カウ
ンタ９３４がタイミング信号１３５によってカウントア
ップされたカウント信号９３１をデータセレクタ９３０
に出力する。データセレクタ９３０は、カウント信号９
３１が示す番号のデータを信号束９１３に出力する。た
とえば、カウント信号９３１が「１」のときには、バイ
ト位置が「１」のデータＤ０が信号束９１３に出力さ
れ、カウント信号９３１が「５１５」のときには、バイ
ト位置が「５１５」のデータ符号３が信号束９１３に出
力される。時点ｔ１５〜ｔ１６においてデータレジスタ
９３２から読み出されたデータは、エラー訂正部１２に
転送される。

【００８８】次に、時点ｔ１６〜時点ｔ１７において、
タイミング信号１３５が続けて入力されると、カウンタ
９３４ではカウント信号９３１が「５１５」になるの
で、再び「１」からカウントアップを開始する。これに
より、時点ｔ１６〜時点ｔ１７では、時点ｔ１５〜時点
ｔ１６の間でリードしたデータと同一のデータをデータ
レジスタ９３２からリードする。

【００８９】本実施形態に用いるメモリ５は、行デコー
ダ９０６に行アドレスが入力されると、フラッシュメモ
リ・セル９０７から入力されたアドレスに対応するセク
タデータがデータレジスタ９３２に一時蓄積される。そ
して、データレジスタ９３２に蓄積されたセクタデータ
のうちカウンタ９３４のカウント値が示すバイト位置に
格納されたデータを信号束９１３を介してメモリバス９
１０に送出することにより、データレジスタ９３２に蓄
積されたセクタデータを１バイトずつ順次メモリバス９
１０に送出している。また、カウンタ９３２は、カウン
ト値がデータレジスタ９３２に蓄積されるデータのバイ
ト数に達すると、再び１からカウントを開始する。これ
により、本実施形態によれば、行デコーダ９０６にリー
ドしたいセクタデータの行アドレスを１度入力すること
により、同一のセクタデータを、再度行アドレスを入力
することなく連続して読み出すことができる。これによ
り、ホストコンピュータ２がセクタデータをリードする
ときのリードバッファを削除でき、不揮発性半導体メモ
リを用いた外部記憶装置の低価格を実現することができ
る。その他の効果は、第一実施形態のものと同様であ
る。

【００９０】本発明は上記の各実施形態に限定されるも
のではなく、その要旨の範囲内で数々の変形が可能であ
る。たとえば、上記の各実施形態では、セクタデータを
格納する不揮発性メモリとして、２つのメモリ（第１メ
モリ４ａ、第２メモリ４ｂ)を用いたものについて説明
したが、本発明はこれに限定されるものではない。たと
えば、不揮発性メモリとして第１メモリ、第２メモリ及
び第３メモリを設け、第１メモリに１、４、７、・・・
番目のセクタデータを、第２メモリに２、５、８、・・
・番目のセクタデータを、そして、第３メモリに３、
６、９、・・・番目のセクタデータを記憶させるように
してもよい。この場合、ホストコンピュータ２がライト
した連続する３つのセクタデータを一時的に同時に格納
するライトバッファを設け、この３つセクタデータをラ
イトバッファから対応するメモリへ同時に転送すること
により、ホストコンピュータから要求された複数のセク
タデータのライトアクセスを更に高速にすることができ
る。また、第１メモリ、第２メモリ及び第３メモリのう
ちのいずれか一つに格納されたＮ（＝自然数）番目のセ
クタデータをエラー訂正部１２の検出部１２１に送出し
てエラー検出をしている間に、その他の２つのメモリに
それぞれ格納されたＮ−２番目のセクタデータ及びＮ−
１番目のセクタデータをエラー訂正部１２の訂正部１２
２に順次送出して、すでに検出部１２１で実行されたエ
ラー検出の結果を基にエラー訂正するようにしてもよ
い。すなわち、メモリをいくつ設けるかは、エラー検出
に要する時間を考慮して決定することが好ましい。

【００９１】また、上記の各実施形態では、メモリ４
ａ、４ｂに行アドレスを１度入力することにより、当該
行アドレスに入力されたセクタデータ及びそのエラー訂
正用符号を２回繰り返して読み出すことができるものに
ついて説明したが、本発明はこれに限定されるものでは
ない。メモリに行アドレスを２度続けて入力することに
より、当該行アドレスに入力されたセクタデータ及びそ
のエラー訂正用符号を２回続けて読み出すものであって
もよい。

【００９２】されに、上記の各実施形態では、連続する
複数のセクタデータを、セクタ単位毎に所定バイト幅に
分割して、リード／ライトを行うものについて説明した
が、本発明は複数のデータを連続してリード／ライトす
るものであればよい。

【００９３】

【発明の効果】以上説明したように、本発明によれば、
Ｎ番目のデータに対するエラー検出に要する時間を利用
して、Ｎ−１番目のデータのエラー訂正を行うことがで
きるので、データのエラー検出及びエラー訂正に要する
時間を見かけ上短縮することができ、これにより、中央
処理装置から要求された複数のデータのリードアクセス
に対する高速化を実現することができる。

【００９４】また、本発明の他の態様によれば、中央処
理装置が複数のデータをライトする場合、複数のデータ
をデータ格納手段にそれぞれ一時格納し、一時格納した
複数のデータ各々を対応する記憶媒体に同時に転送して
いる。したがって、中央処理装置から要求された複数の
データのライトアクセスに対する高速化を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の第一実施形態である外部記憶装置の構
成を示す概略ブロック図である。

【図２】図１に示すシステムインタフェース部の構成を
示す概略ブロック図である。

【図３】図１に示すデータ切り換え部の構成を示す概略
ブロック図である。

【図４】図１に示す外部記憶装置のホストコンピュータ
によるセクタデータのライトアクセスを示すタイミング
図である。

【図５】図１に示す第１及び第２メモリに格納されたデ
ータを説明するための説明図である。

【図６】図１に示す第１及び第２メモリの構成を示す概
略ブロック図である。

【図７】図１に示す第１及び第２メモリの内部状態を示
す状態遷移図である。

【図８】図６に示すメモリのセクタデータのリードアク
セスを示すタイミング図である。

【図９】図６に示すデータセレクタの概略ブロック図で
ある。

【図１０】図６に示すシフトレジスタの概略ブロック図
である。

【図１１】図１に示す外部記憶装置のホストコンピュー
タによるセクタデータのリードアクセスを示すタイミン
グ図である。

【図１２】図１に示す外部記憶装置のホストコンピュー
タによるセクタデータのリードアクセスを示すタイミン
グ図である。

【図１３】図１０に示すシフトレジスタに格納されるデ
ータを説明するための図である。

【図１４】本発明の第二実施形態である外部記憶装置に
用いる第１及び第２メモリの構成を示す概略ブロック図
である。

【図１５】図１４に示すメモリのセクタデータのリード
アクセスを示すタイミング図である。

【図１６】図１４に示すデータレジスタに格納されるデ
ータを説明するための図である。

【符号の説明】

１メモリ制御装置２ホストコンピュータ３システムバス４ａ第１メモリ４ｂ第２メモリ６ローカルバス７ライトバッファ８マイクロプロセッサ１１データ切り替え部１２エラー訂正部１３システムインタフェース部２２制御信号３１ホストコンピュータバス３２外部バス６１ライトバッファバス６２マイクロプロセッサバス８１ライトバッファアドレス８２第１メモリアドレス８３第２メモリアドレス１１５データ選択設定レジスタ１１６内部データバス出力データ選択回路１１７ＥＣＣバス出力データ選択回路１２１検出部１２２訂正部１２３符号生成部１３６データバッファ１３７アクセス設定レジスタ１３８制御信号デコード部１３９ステータスレジスタ９０１入力バッファ９０２出力バッファ９０３、９３３制御回路９０４、９３０データセレクタ９０５シフトレジスタ９０６行デコーダ９０７フラッシュメモリ・セル９３４カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者綿谷仁志神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】中央処理装置の命令に従って複数のデー
タの読み出しを行う記憶装置であって、前記中央処理装置との間でデータの送受を行うインター
フェースと、前記連続する複数のデータがエラー訂正用符号と共に分
配されて記憶された複数の記憶媒体と、転送されたデータのエラーを当該データのエラー訂正用
符号を基に検出するエラー検出手段と、転送されたデータのエラーを、前記エラー検出手段での
当該データのエラー検出結果を基に訂正して、前記イン
ターフェースへ送出するエラー訂正手段と、前記複数のデータ及びそのエラー訂正用符号を対応する
記憶媒体から順次読み出す第一の読出し制御手段と、前記第一の読出し制御手段で読み出されたデータを、前
記第一の読出し制御手段での当該データの次に読み出す
べきデータの読み出しに同期させて、対応する記憶媒体
から再び読み出す第二の読出し制御手段と、前記第一の読出し制御手段により読み出されたデータ及
びそのエラー訂正用符号を前記エラー検出手段に転送す
ると同時に、前記第二の読出し制御手段により再び読み
出されたデータを前記エラー訂正手段に転送するデータ
転送手段と、を備えることを特徴とする記憶装置。
【請求項２】中央処理装置の命令に従って複数のデー
タの読み出しを行う記憶装置であって、前記中央処理装置との間でデータの送受を行うインター
フェースと、前記連続する複数のデータがエラー訂正用符号と共に分
配されて記憶された複数の記憶媒体と、転送されたデータのエラーを当該データのエラー訂正用
符号を基に検出するエラー検出手段と、転送されたデータのエラーを、前記エラー検出手段での
当該データのエラー検出結果を基に訂正して、前記イン
ターフェースへ送出するエラー訂正手段と、前記記憶媒体に記憶されたデータ及びそのエラー訂正用
符号を格納する読出しデータ格納手段と、前記複数のデータ及びそのエラー訂正用符号を前記記憶
媒体から順次読み出して、前記読出しデータ格納手段に
格納させる第一の読出し制御手段と、前記読出しデータ格納手段に格納されたデータ及びその
エラー訂正用符号を、当該データ及びそのエラー訂正用
符号の２回目の読み出しが次に読み出すべきデータ及び
そのエラー訂正用符号の１回目の読み出しに同期するよ
うにして、２回繰り返して読み出す第二の読出し制御手
段と、前記１回目の読み出しが行われたデータ及びそのエラー
訂正用符号を前記エラー検出手段に転送すると同時に、
前記２回目の読み出しが行われたデータを前記エラー訂
正手段に転送するデータ転送手段と、を備えることを特徴とする記憶装置。
【請求項３】前記読み出しデータ格納手段は、前記記
憶媒体毎に設けられたシフトレジスタであり、前記第二の読出し制御手段は、前記シフトレジスタから
読み出したデータ及びそのエラー訂正用符号を当該シフ
トレジスタに再び格納し、当該シフトレジスタから再度
データ及びそのエラー訂正用符号を読み出すことによ
り、当該データ及びそのエラー訂正用符号を２回繰り返
して読み出すことを特徴とする請求項２記載の記憶装
置。
【請求項４】前記読出しデータ格納手段は、前記記憶
媒体毎に設けられたデータレジスタであり、前記第二の読出し制御手段は、前記データレジスタ毎に
設けられた、当該データレジスタに格納されたデータ及
びそのエラー訂正用符号のバイト数にカウント値が達す
るとリセットされて再びカウントを開始するカウンタを
有し、前記カウンタのカウント値が示すバイト位置に格納され
た単位データを対応するデータレジスタから読み出すこ
とにより、当該データレジスタに記憶されたデータ及び
そのエラー訂正用符号を２回繰り返して読み出すことを
特徴とする請求項２記載の記憶装置。
【請求項５】前記インターフェースが前記中央処理装
置から受け取った複数のデータを順次格納する書込みデ
ータ格納手段と、前記複数のデータのエラー訂正用符号を順次生成するエ
ラー訂正用符号生成手段と、前記エラー訂正用符号生成手段で生成された、前記書込
みデータ格納手段に格納されているデータのエラー訂正
用符号を順次格納するエラー訂正用符号格納手段と、前記書込みデータ格納手段に格納されているデータの数
が前記記憶媒体の数と同じになったときに、前記書込み
データ格納手段に格納されているデータを、前記エラー
訂正用符号格納手段に格納されている当該データに対応
するエラー訂正用符号と共に、前記複数の記憶媒体に分
配して同時に書き込む書き込み制御手段と、を備え、前記中央処理装置の命令に従って複数のデータの書き込
みをも行うことを特徴とする請求項１、２、３又は４記
載の記憶装置。
【請求項６】中央処理装置の命令に従って複数のデー
タの書き込みを行う記憶装置であって、前記中央処理装置との間でデータの送受を行うインター
フェースと、前記複数のデータがそのエラー訂正用符号と共に分配さ
れて記憶される複数の記憶媒体と、前記インターフェースが前記中央処理装置から受け取っ
た複数のデータを順次格納する書込みデータ格納手段
と、前記複数のデータのエラー訂正用符号を順次生成するエ
ラー訂正用符号生成手段と、前記エラー訂正用符号生成手段で生成された、前記書込
みデータ格納手段に格納されているデータのエラー訂正
用符号を順次格納するエラー訂正用符号格納手段と、前記書込みデータ格納手段に格納されているデータの数
が前記記憶媒体の数と同じになったときに、前記書込み
データ格納手段に格納されているデータを、前記エラー
訂正用符号格納手段に格納されている当該データに対応
するエラー訂正用符号と共に、前記複数の記憶媒体に分
配して同時に書き込む書き込み制御手段と、を備えることを特徴とする記憶装置。
【請求項７】前記記憶媒体は不揮発性半導体を用いた
ものであり、前記中央処理装置を含むコンピュータに着脱可能である
ことを特徴とする請求項１、２、３、４、５又は６記載
の記憶装置。
【請求項８】中央処理装置の命令に従って複数のデー
タの読み出しを行う記憶装置のメモリアクセス制御方法
であって、前記複数のデータがエラー訂正用符号と共に記憶された
記憶媒体から、当該複数のデータ及びそのエラー訂正用
符号を順次読み出して、エラー検出手段に転送し、当該
データのエラーを当該エラー訂正用符号を基に検出する
と同時に、前記エラー検出手段で既にエラー検出された
データをエラー訂正手段に転送して、当該データのエラ
ーを前記エラー検出手段での当該データのエラー検出結
果を基に訂正し、当該エラー訂正されたデータを、前記中央処理装置との
間でデータの送受を行うインターフェースへ送出するこ
とを特徴とするメモリアクセス制御方法。
【請求項９】中央処理装置の命令に従って複数のデー
タの読み出しを行う記憶装置のメモリアクセス制御方法
であって、前記複数のデータがエラー訂正用符号と共に分配されて
記憶された複数の記憶媒体から、当該複数のデータ及び
そのエラー訂正用符号を順次読み出すと共に、当該読み
出したデータを、次に読み出すべきデータの読み出しに
同期させて、対応する記憶媒体から再び読み出し、前記読み出したデータ及びそのエラー訂正用符号をエラ
ー検出手段に転送して、当該データのエラーを当該エラ
ー訂正用符号を基に検出すると同時に、前記再び読み出
したデータをエラー訂正手段に転送して、当該データの
エラーを前記エラー検出手段での当該データのエラー検
出結果を基に訂正し、当該エラー訂正されたデータを、前記中央処理装置との
間でデータの送受を行うインターフェースへ送出するこ
とを特徴とするメモリアクセス制御方法。
【請求項１０】中央処理装置の命令に従って複数のデ
ータの読み出しを行う記憶装置のメモリアクセス制御方
法であって、前記複数のデータがエラー訂正用符号と共に分配されて
記憶された複数の記憶媒体から、当該複数のデータ及び
そのエラー訂正用符号を順次読み出して、データ格納手
段に格納し、前記データ格納手段に格納されたデータ及びそのエラー
訂正用符号を、当該データ及びそのエラー訂正用符号の
２回目の読み出しが次に読み出すべきデータ及びそのエ
ラー訂正用符号の１回目の読み出しに同期するようにし
て、２回繰り返して読み出し、前記１回目の読み出しが行われたデータ及びそのエラー
訂正用符号をエラー検出手段に転送して、当該データの
エラーを当該エラー訂正用符号を基に検出すると同時
に、前記２回目の読み出しが行われたデータをエラー訂
正手段に転送して、当該データのエラーを前記エラー検
出手段での当該データのエラー検出結果を基に訂正し、当該エラー訂正されたデータを、前記中央処理装置との
間でデータの送受を行うインターフェースへ送出するこ
とを特徴とするメモリアクセス制御方法。
【請求項１１】中央処理装置の命令に従って複数のデ
ータの書き込みを行う記憶装置のメモリアクセス制御方
法であって、前記中央処理装置から送られてきた複数のデータをデー
タ格納手段に順次格納すると共に、当該複数のデータの
エラー訂正用符号をエラー訂正用符号生成手段で順次生
成して、エラー訂正用符号格納手段に順次格納し、前記データ格納手段に格納されているデータの数が当該
データを記憶するために複数設けられた記憶媒体の数と
同じになったときに、前記データ格納手段に格納されて
いるデータを、前記エラー訂正用符号格納手段に格納さ
れている当該データに対応するエラー訂正用符号と共
に、前記複数の記憶媒体に分配して同時に書き込むこと
を特徴とするメモリアクセス制御方法。