JP2008010496A - 実装基板の作製方法 - Google Patents
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Abstract
【課題】高密度な素子配置が可能な実装基板の作製方法を提供する。
【解決手段】絶縁樹脂基板1上にシード層7を貼り付け、シード層7上にフォトレジストパターンを形成した後、電気メッキ法により、フォトレジストパターンから露出したシード層7に銅メッキ9を行うステップと、フォトレジストバターンを除去して配線パターンを作成し、実装素子4の端子が前記配線パターンの接続端子4aと接続するステップと、配線パターンが形成された以外の絶縁樹脂基板1上に配線パターンに接触せずかつ配線パターンを取り囲むようにパターンリングされたフォトマスクを用いて、フォトレジストパターンを形成するステップと、フォトレジストパターンから露出したシード層7に銅メッキ9を行うステップと、フォトレジストを除去して配線パターンの線幅より狭い線幅の格子パターンを形成するステップとを有する。
【選択図】 図1
【解決手段】絶縁樹脂基板1上にシード層7を貼り付け、シード層7上にフォトレジストパターンを形成した後、電気メッキ法により、フォトレジストパターンから露出したシード層7に銅メッキ9を行うステップと、フォトレジストバターンを除去して配線パターンを作成し、実装素子4の端子が前記配線パターンの接続端子4aと接続するステップと、配線パターンが形成された以外の絶縁樹脂基板1上に配線パターンに接触せずかつ配線パターンを取り囲むようにパターンリングされたフォトマスクを用いて、フォトレジストパターンを形成するステップと、フォトレジストパターンから露出したシード層7に銅メッキ9を行うステップと、フォトレジストを除去して配線パターンの線幅より狭い線幅の格子パターンを形成するステップとを有する。
【選択図】 図1
Description
本発明は、基板上に高密度な素子を実装可能な実装基板の作製方法に関するものである。
従来は、特許文献1に記載されているように、回路基板にICチップを実装する際に、ICチップを実装する個所における配線パターンの端部の膜厚が厚くならないようにダミーパターンを付加していた。
図5は、特許文献1に記載されている実装基板の作製方法を示す図である。
図6は、図5のAA´の断面を示す図である。
図5は、特許文献1に記載されている実装基板の作製方法を示す図である。
図6は、図5のAA´の断面を示す図である。
図5に示すように、基板上100に電解メッキ法により銅箔からなる配線パターン101、ダミーパターン103及び放熱パターン104を同時に形成する。図の点線部分は配線パターン101の外側エッジ部分で電界の多い電界分布B領域である。
図6に示すように、電解メッキ時のメッキ厚さは、銅箔パターン表面の電界に比例するので、ダミーパターン103の外側エッジ部分の銅箔が電界の多い電界分布Bにより電界分布Aのような電界が適正な他の部分よりも厚くなる。ダミーパターン103の形成位置は、ICチップ102を載置する領域とそれ以外の領域に跨るようにする。
配線パターン101、ダミーパターン103及び放熱パターン104が形成された基板100の放熱パターン104上に図示していない異方性導電膜を介してICチップ102をフェースダウンで熱圧着する。この際、配線パターン101とICチップ102との双方の接続パッドの位置が合うようにする。
図6に示すように、電解メッキ時のメッキ厚さは、銅箔パターン表面の電界に比例するので、ダミーパターン103の外側エッジ部分の銅箔が電界の多い電界分布Bにより電界分布Aのような電界が適正な他の部分よりも厚くなる。ダミーパターン103の形成位置は、ICチップ102を載置する領域とそれ以外の領域に跨るようにする。
配線パターン101、ダミーパターン103及び放熱パターン104が形成された基板100の放熱パターン104上に図示していない異方性導電膜を介してICチップ102をフェースダウンで熱圧着する。この際、配線パターン101とICチップ102との双方の接続パッドの位置が合うようにする。
図示していない異方性導電膜は、バインダー材に金属或いはこれと樹脂等の複合材からなる導電粒子からなり、この熱圧着により異方性導電膜中の樹脂が溶出し、ICチップ102と基板100は近接するようになると共に前記した接続パッド間にとり残された導電粒子が対向する接続パッド間を電気的に接続する。
このようにすることにより、ICチップ102が載置された領域内では銅箔の厚さが均一となるので、ICチップ102と配線パターン101との電気的接続を確実に行うことができる。
特開2000−323525号公報
このようにすることにより、ICチップ102が載置された領域内では銅箔の厚さが均一となるので、ICチップ102と配線パターン101との電気的接続を確実に行うことができる。
しかしながら、回路基板100上に高密度なICチップ102の配置を行いたい場合には、ダミーパターン103を形成する領域を確保する必要があるため、高密度化に限界があった。
そこで、本発明は、上記のような問題点を解消するためになされたもので、ダミーパターンを設けなくても高密度な素子配置が可能な実装基板の作製方法を提供することを目的とする。
本願の第1の発明は、実装素子を絶縁樹脂基板上に実装する実装基板の作製方法において、前記絶縁樹脂基板上にシード層を貼り付け、前記シード層上にフォトレジストパターンを形成した後、電気メッキ法により、前記フォトレジストパターンから露出した前記シード層に銅メッキを行うステップと、前記フォトレジストバターンを除去して配線パターンを作成し、前記実装素子の端子が前記配線パターンの接続端子と接続するステップと、前記配線パターンが形成された以外の絶縁樹脂基板上に前記配線パターンに接触せずかつ前記配線パターンを取り囲むようにパターンリングされたフォトマスクを用いて、前記フォトレジストパターンを形成するステップと、前記フォトレジストパターンから露出した前記シード層に前記銅メッキを行うステップと、前記フォトレジストを除去して前記配線パターンの線幅より狭い線幅の格子パターンを形成するステップと、前記実装素子の端子が前記配線パターンの接続端子に接続するように、前記実装素子を前記絶縁樹脂基板上に載置するステップと、を有することを特徴とする実装基板の作製方法を提供する。
第2の発明は、前記格子パターンの最小線幅は、略15ミクロン〜35ミクロンの範囲であることを特徴とする請求項1に記載の実装基板の作製方法を提供する。
第2の発明は、前記格子パターンの最小線幅は、略15ミクロン〜35ミクロンの範囲であることを特徴とする請求項1に記載の実装基板の作製方法を提供する。
本発明の実装基板の作製方法によれば、実装素子を絶縁樹脂基板上に実装する実装基板の作製方法において、絶縁樹脂基板上にシード層を貼り付け、シード層上にフォトレジストパターンを形成した後、電気メッキ法により、フォトレジストパターンから露出したシード層に銅メッキを行うステップと、フォトレジストバターンを除去して配線パターンを作成し、実装素子の端子が前記配線パターンの接続端子と接続するステップと、配線パターンが形成された以外の絶縁樹脂基板上に配線パターンに接触せずかつ配線パターンを取り囲むようにパターンリングされたフォトマスクを用いて、フォトレジストパターンを形成するステップと、フォトレジストパターンから露出したシード層に銅メッキを行うステップと、フォトレジストを除去して配線パターンの線幅より狭い線幅の格子パターンを形成するステップと、実装素子の端子が配線パターンの接続端子に接続するように、実装素子を絶縁樹脂基板上に載置するステップと、を有するので、ダミーパターンを設けなくても高密度な素子配置が可能な実装基板の作製方法を提供することが出来る。
以下に、本発明の実施の形態に係る実装基板の作製方法について、図1〜図4を用いて説明する。
図1は、本発明の実施の形態に係る実装基板の作製方法により作製した実装基板を示す図であり、(A)は実装基板の斜視図を示す図であり、(B)は(A)のAA‘断面を示す図である。
図2は、本発明の実施の形態に係る実装基板の作製方法の工程を示す図である。
図3は、本発明の実施の形態に係るフォトマスクの作製手順を示す図であり、(A)は回路基板上で行う銅メッキ時の電界が均一となるよう格子状に設定された格子パターンを示す図であり、(B)は、配線パターン領域を確保するために配線パターンの周辺面積を増加させた配線領域パターンを示す図であり、(C)は、(A)の格子パターンを(B)の配線領域パターンで削除し、格子パターンと配線パターンが重畳しないよう設定された格子領域パターンを示す図であり、(D)は、配線路を形成する際に使用される配線パターンを示す図であり、(E)は、(C)に示す格子領域パターンと(D)に示す配線パターンとを合成しフォトマスクとして用いるパターンを示す図である。
図4は、フォトマスクに用いられる格子パターンの拡大した形状を示す図である。
図1は、本発明の実施の形態に係る実装基板の作製方法により作製した実装基板を示す図であり、(A)は実装基板の斜視図を示す図であり、(B)は(A)のAA‘断面を示す図である。
図2は、本発明の実施の形態に係る実装基板の作製方法の工程を示す図である。
図3は、本発明の実施の形態に係るフォトマスクの作製手順を示す図であり、(A)は回路基板上で行う銅メッキ時の電界が均一となるよう格子状に設定された格子パターンを示す図であり、(B)は、配線パターン領域を確保するために配線パターンの周辺面積を増加させた配線領域パターンを示す図であり、(C)は、(A)の格子パターンを(B)の配線領域パターンで削除し、格子パターンと配線パターンが重畳しないよう設定された格子領域パターンを示す図であり、(D)は、配線路を形成する際に使用される配線パターンを示す図であり、(E)は、(C)に示す格子領域パターンと(D)に示す配線パターンとを合成しフォトマスクとして用いるパターンを示す図である。
図4は、フォトマスクに用いられる格子パターンの拡大した形状を示す図である。
図1に示される本発明の実施の形態に係る実装基板の作製方法により作製した回路基板は、図1(A)の斜線部分に示されるように、絶縁樹脂1上に配線パターンに基づいた配線路2と格子パターンに基づいた格子部3と、を銅メッキしたものである。
この回路基板上に図1(A)の太線で示すICチップ4や回路素子(チップ抵抗、チップ容量等)5、6を搭載して配線路2の所定部分とICチップ4や回路素子5,6の接続端子4aとの間に異方性導電膜10を挿入し熱圧着することにより図1(B)に示すように配線路2と異方性導電膜10の熱圧着部分10aと接続端子4aとを電気的に接続して実装基板とする。(異方性導電膜は、バインダー材に金属或いはこれと樹脂等の複合材からなる導電粒子からなり、この熱圧着により異方性導電膜中の樹脂が溶出し、ICチップ4や回路素子5,6の接続端子と回路基板の配線路2間とを電気的に接続する。)
この回路基板上に図1(A)の太線で示すICチップ4や回路素子(チップ抵抗、チップ容量等)5、6を搭載して配線路2の所定部分とICチップ4や回路素子5,6の接続端子4aとの間に異方性導電膜10を挿入し熱圧着することにより図1(B)に示すように配線路2と異方性導電膜10の熱圧着部分10aと接続端子4aとを電気的に接続して実装基板とする。(異方性導電膜は、バインダー材に金属或いはこれと樹脂等の複合材からなる導電粒子からなり、この熱圧着により異方性導電膜中の樹脂が溶出し、ICチップ4や回路素子5,6の接続端子と回路基板の配線路2間とを電気的に接続する。)
次に、本発明の実施の形態について図2を用いて説明する。
(第1工程)
図2(A)に示すように、絶縁樹脂1上に無電解メッキまたは銅箔貼り付けからなるシード層7を貼り付け導電性を付与する。
(第2工程)
図2(B)に示すように、フォトマスクを露光することにより絶縁樹脂1上に貼り付けられた無電解メッキまたは銅箔貼り付けからなるシード層7の上の配線パターン以外の部分にフォトレジスト8を付加する。
(第1工程)
図2(A)に示すように、絶縁樹脂1上に無電解メッキまたは銅箔貼り付けからなるシード層7を貼り付け導電性を付与する。
(第2工程)
図2(B)に示すように、フォトマスクを露光することにより絶縁樹脂1上に貼り付けられた無電解メッキまたは銅箔貼り付けからなるシード層7の上の配線パターン以外の部分にフォトレジスト8を付加する。
この(第2工程)で用いられる図3(E)に示すパターンからなるフォトマスクは、図3(A)に示すように回路基板上で行う銅メッキ時の電界が均一となるよう格子状に設定された格子パターンから図3(B)に示す配線パターン領域を確保するために配線パターンに周辺面積を増加させた配線領域パターンを削除した図3(C)に示す格子領域パターンと図3(D)に示す回路基板上に配線を形成する配線パターンとを合成して、格子パターンと配線パターンとが重畳しないように設定されたものである。
(第3工程)
図2(C)に示すように、電気銅メッキを行いフォトレジスト8以外の個所に銅メッキ9を施す。
この電気銅メッキを行う際に回路基板上で電界に差を生ずると銅メッキ9の膜厚に影響し電界が大きいと厚くなり電界が少ないと薄くなるので、電界に差を生じやすい配線パターンによる配線路2の他に格子形状の格子部3を配置することにより、配線路2の先端部エッジに生ずる電解集中を防ぐ。この配線路2および格子形状の格子部3の銅メッキ9を同時に行うことにより電解集中は無くなり銅メッキの膜厚は一定となる。
(第4工程)
図2(D)に示すように、フォトレジストの溶剤によりフォトレジスト層8を除去する。
そうすると、配線路2及び格子形状の格子部3の銅メッキ9とシード層7が残る。
(第5工程)
図2(E)に示すように、銅メッキ9を施してある個所以外のシード層7を、銅を溶解する溶剤で素早く除去する。そして、銅メッキ9を施している個所はシード層7を含めて一定の膜厚H0となる。膜厚H0は一定厚さで略35ミクロン〜80ミクロンの範囲とし、高密度の場合は薄く、大電流を配線路に流す場合は厚くする。
以上の手順の工程により、絶縁樹脂1上に均一な膜厚H0の銅メッキ9が施された配線路2を形成した回路基板が作製される。
図2(C)に示すように、電気銅メッキを行いフォトレジスト8以外の個所に銅メッキ9を施す。
この電気銅メッキを行う際に回路基板上で電界に差を生ずると銅メッキ9の膜厚に影響し電界が大きいと厚くなり電界が少ないと薄くなるので、電界に差を生じやすい配線パターンによる配線路2の他に格子形状の格子部3を配置することにより、配線路2の先端部エッジに生ずる電解集中を防ぐ。この配線路2および格子形状の格子部3の銅メッキ9を同時に行うことにより電解集中は無くなり銅メッキの膜厚は一定となる。
(第4工程)
図2(D)に示すように、フォトレジストの溶剤によりフォトレジスト層8を除去する。
そうすると、配線路2及び格子形状の格子部3の銅メッキ9とシード層7が残る。
(第5工程)
図2(E)に示すように、銅メッキ9を施してある個所以外のシード層7を、銅を溶解する溶剤で素早く除去する。そして、銅メッキ9を施している個所はシード層7を含めて一定の膜厚H0となる。膜厚H0は一定厚さで略35ミクロン〜80ミクロンの範囲とし、高密度の場合は薄く、大電流を配線路に流す場合は厚くする。
以上の手順の工程により、絶縁樹脂1上に均一な膜厚H0の銅メッキ9が施された配線路2を形成した回路基板が作製される。
このようにして得られる銅メッキ9の膜厚H0の差は、回路基板全体に格子形状のパターンを用いたことにより、回路基板全体で通常の配線パターンでは25ミクロン以上となる銅メッキ9の膜厚差が、略5ミクロン未満の範囲に抑えることが可能となり、従来は25ミクロン以上の塗布厚が必要であったICチップの接続端子と配線路2との間を接続する異方性導電膜10の塗布厚を略5ミクロン〜10ミクロンの範囲と少なくしても十分な電気的接続と固着力が得られる。
さらに、回路基板全体に格子形状パターンによる格子部3を配置すれば、配線路2の密度分布状態に左右されずに常に膜厚の均一な銅メッキ9を回路基板全体に行うことが出来るので、この回路基板には、小さい形状の電気部品をより高密度に実装することが可能となる。
さらに、回路基板全体に格子形状パターンによる格子部3を配置すれば、配線路2の密度分布状態に左右されずに常に膜厚の均一な銅メッキ9を回路基板全体に行うことが出来るので、この回路基板には、小さい形状の電気部品をより高密度に実装することが可能となる。
次に本発明で実施される格子パターンの詳細について述べる。
格子パターンは、回路基板上に施される銅メッキの膜厚を均一にするために用いるもので、銅メッキを行う際に流す電流の一部集中を防止して電流密度を最適にするものである。
図4に示すように、この電流の一部集中を防止して電流密度を最適にするためには、格子パターンを形成する縦線を、幅H0、隙間H1、間隔Whとし、横線は、幅V0、隙間V1、間隔Whとして、 幅H0、幅V0は銅メッキで実現できる最小幅とし、間隔Wv、間隔Whは高密度な配線パターンと同様の電界分布を得る所定値Wsに設定する。
現在、銅メッキで実現できる最小幅は略15ミクロン〜35ミクロンの範囲であり、高密度な配線パターンと同様の電界分布を得る所定値Wsとしては略35ミクロン〜80ミクロンの範囲であるから、例えば、幅H0、幅V0をそれぞれ25ミクロン、間隔Wv、間隔Whを50ミクロンに設定する。
そして、略35平方ミクロン〜80平方ミクロンの範囲に銅メッキ部分を略40%〜60%とすれば、回路基板全体で高密度な配線パターンと同様の電界分布が得られ均一な銅メッキを行うことが出来る。
例えば、上記銅メッキ部分が40%以下となると銅メッキの膜厚が順次厚くなり、10%以下となるとフォトレジストを覆ってしまい、フォトレジストを除去することが困難となる。また、60%以上となると、銅メッキの膜厚が順次薄くなり、80%以上となると回路基板上から剥れやすい状態となる。いずれにしても銅メッキ部分が40%以下或いは60%以上となると回路基板上に凹凸を生じてICチップや電子部品の接続が困難となる。
格子パターンは、回路基板上に施される銅メッキの膜厚を均一にするために用いるもので、銅メッキを行う際に流す電流の一部集中を防止して電流密度を最適にするものである。
図4に示すように、この電流の一部集中を防止して電流密度を最適にするためには、格子パターンを形成する縦線を、幅H0、隙間H1、間隔Whとし、横線は、幅V0、隙間V1、間隔Whとして、 幅H0、幅V0は銅メッキで実現できる最小幅とし、間隔Wv、間隔Whは高密度な配線パターンと同様の電界分布を得る所定値Wsに設定する。
現在、銅メッキで実現できる最小幅は略15ミクロン〜35ミクロンの範囲であり、高密度な配線パターンと同様の電界分布を得る所定値Wsとしては略35ミクロン〜80ミクロンの範囲であるから、例えば、幅H0、幅V0をそれぞれ25ミクロン、間隔Wv、間隔Whを50ミクロンに設定する。
そして、略35平方ミクロン〜80平方ミクロンの範囲に銅メッキ部分を略40%〜60%とすれば、回路基板全体で高密度な配線パターンと同様の電界分布が得られ均一な銅メッキを行うことが出来る。
例えば、上記銅メッキ部分が40%以下となると銅メッキの膜厚が順次厚くなり、10%以下となるとフォトレジストを覆ってしまい、フォトレジストを除去することが困難となる。また、60%以上となると、銅メッキの膜厚が順次薄くなり、80%以上となると回路基板上から剥れやすい状態となる。いずれにしても銅メッキ部分が40%以下或いは60%以上となると回路基板上に凹凸を生じてICチップや電子部品の接続が困難となる。
また、格子形状の格子部3は縦横の細線に限定されるものではなく斜め方向としてもよいのはもちろんである。
さらに、格子形状の格子部3を縦方向のみ或いは横方向のみの複数の細線としても回路基板全体で均一な銅メッキを行うことが出来る。この場合、銅メッキ部分が縦線ならば横方向に、銅メッキ部分が横線ならば縦方向に剥れやすくなるので、所々に補強線を追加して剥れないよう補強する。
さらに、格子形状の格子部3を縦方向のみ或いは横方向のみの複数の細線としても回路基板全体で均一な銅メッキを行うことが出来る。この場合、銅メッキ部分が縦線ならば横方向に、銅メッキ部分が横線ならば縦方向に剥れやすくなるので、所々に補強線を追加して剥れないよう補強する。
以上述べてきたように、本発明の実施形態に係る実装基板の作製方法によれば、配線路2の密集が少ない個所に縦横に複数の細線を張り巡らせた複数の細線からなる格子形状の格子部3を配置して配線路2と同様の銅メッキ9を行うことにより、ダミーパターンを用いないので、回路基板全体の実装密度を低下させずに回路基板全体において、銅メッキ9を施した部分の膜厚を一定とすることが出来る。
1・・・絶縁樹脂(絶縁樹脂基板)、2・・・配線路、3・・・格子部、4・・・ICチップ(実装素子)、4a・・・接続端子、5、6・・・回路素子、7・・・シード層、8・・・フォトレジスト層、9・・・銅メッキ層(銅メッキ)、10・・・異方性導電膜、10a・・・熱圧着部分
Claims (2)
- 実装素子を絶縁樹脂基板上に実装する実装基板の作製方法において、
前記絶縁樹脂基板上にシード層を貼り付けるステップと、
前記シード層上にフォトレジストを塗布するステップと、
前記絶縁樹脂基板上に配線パターンが形成される以外の領域に前記配線パターンに接触せず、かつ前記配線パターンを取り囲む格子パターンが形成されるパターンを有するフォトマスクを用いて、前記シード層上にフォトレジストパターンを形成するステップと、
電気メッキ法により、前記フォトレジストパターンから露出した前記シード層上に銅メッキを行うステップと、
前記フォトレジストバターンを除去して前記配線パターン及び前記配線パターンを取り囲む前記格子パターンを形成するステップと、
前記実装素子の端子が前記配線パターンの接続端子に接続するように、前記実装素子を前記絶縁樹脂基板上に載置するステップと、
を有することを特徴とする実装基板の作製方法。 - 前記格子パターンは、15ミクロン〜35ミクロンの最小線幅を有する複数の格子からなることを特徴とする請求項1に記載の実装基板の作製方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008177402A (ja) * | 2007-01-19 | 2008-07-31 | Sharp Corp | フレキシブル基板及び半導体装置 |
JP2008288273A (ja) * | 2007-05-15 | 2008-11-27 | Sumitomo Metal Mining Package Materials Co Ltd | Cof用配線基板とその製造方法、並びに半導体装置 |
US8338921B2 (en) | 2008-01-22 | 2012-12-25 | SK Hynix Inc. | Wafer level chip scale package having an enhanced heat exchange efficiency with an EMF shield and a method for fabricating the same |
-
2006
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008288273A (ja) * | 2007-05-15 | 2008-11-27 | Sumitomo Metal Mining Package Materials Co Ltd | Cof用配線基板とその製造方法、並びに半導体装置 |
US8338921B2 (en) | 2008-01-22 | 2012-12-25 | SK Hynix Inc. | Wafer level chip scale package having an enhanced heat exchange efficiency with an EMF shield and a method for fabricating the same |
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