JP2007531447A - Daコンバータ - Google Patents
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Abstract
Description
デジタル入力ワードのビット数に対応する複数のデジタル入力部であって、第1のバイナリ電圧レベルと第2のバイナリ電圧レベルとのうちの一方の電圧レベルをDAコンバータのバイナリ入力として選択するために使用される複数のデジタル入力部と、
複数のキャパシタ回路と、を有している。上記複数のキャパシタ回路の各々は、上記複数のデジタル入力部のうちの対応するデジタル入力部に関連している。
DAコンバータは、
第1のクロック入力部および第2のクロック入力部と、
出力負荷と、
上記第1および第2のクロック入力部によって制御される複数のスイッチであって、上記第1のバイナリ電圧レベルのバイナリ入力と上記第2のバイナリ電圧レベルのバイナリ入力とのうちの一方のバイナリ入力又は上記出力負荷に、上記複数のキャパシタ回路が結合するのを制御する複数のスイッチと、
を有し、
一組の上記キャパシタ回路は、上記デジタル入力ワードのビットに依存して、上記第1のバイナリ電圧レベル、上記第2のバイナリ電圧レベル、又は上記第1のバイナリ電圧レベルと上記第2のバイナリ電圧レベルとの平均値、を有する有効電圧を、上記出力負荷に出力するように制御可能である。
第1の入力部と出力部との間に備えられた第1のブランチであって、直列接続された第1のスイッチと第2のスイッチとを有する第1のブランチと、
第2の入力部と上記出力部との間に備えられた第2のブランチであって、直列接続された第3のスイッチと第4のスイッチとを有する第2のブランチと、
上記第1のスイッチと上記第2のスイッチとの間の接続部と、上記第3のスイッチと上記第4のスイッチとの間の接続部と、の間に接続されたコンデンサと、
を有していてもよい。
上記他の各キャパシタ回路は、
上記デジタル入力ワードの最上位ビットがハイである場合は、上記対応する別のビットに依存して、上記第2のバイナリ電圧レベル、若しくは上記第1および第2のバイナリ電圧レベルの平均値を出力する、又は
上記デジタル入力ワードの最上位ビットがローである場合は、上記対応する別のビットに依存して、上記第1のバイナリ電圧レベル、若しくは上記第1および第2のバイナリ電圧レベルの平均値を出力する、ように制御される。
デジタル入力ワードのビットを使用して、上記デジタル入力ワードのビット数に対応する複数の制御電圧を生成するステップと、
上記複数の制御電圧を使用して出力負荷を駆動するステップと、
を有し、
上記複数の制御電圧のうちの一つの制御電圧は、第1のバイナリ電圧レベル又は第2のバイナリ電圧レベルを有し、
上記複数の制御電圧のうちの他の各制御電圧は、第1のバイナリ電圧レベル、第2のバイナリ電圧レベル、又は上記第1のバイナリ電圧レベルと上記第2のバイナリ電圧レベルとの平均値を有している。
Claims (33)
- デジタル入力ワードのビット数に対応する複数のデジタル入力部であって、第1のバイナリ電圧レベルと第2のバイナリ電圧レベルとのうちの一方の電圧レベルをDAコンバータのバイナリ入力として選択するために使用される複数のデジタル入力部と、
複数のキャパシタ回路と、
を有するDAコンバータであって、
前記複数のキャパシタ回路の各々は、前記複数のデジタル入力部のうちの対応するデジタル入力部に関連しており、
前記DAコンバータは、
第1のクロック入力部および第2のクロック入力部と、
出力負荷と、
前記第1および第2のクロック入力部によって制御される複数のスイッチであって、前記第1のバイナリ電圧レベルのバイナリ入力と前記第2のバイナリ電圧レベルのバイナリ入力とのうちの一方のバイナリ入力又は前記出力負荷に、前記複数のキャパシタ回路が結合するのを制御する複数のスイッチと、
を有し、
一組の前記キャパシタ回路は、前記デジタル入力ワードのビットに依存して、前記第1のバイナリ電圧レベル、前記第2のバイナリ電圧レベル、又は前記第1のバイナリ電圧レベルと前記第2のバイナリ電圧レベルとの平均値、を有する有効電圧を、前記出力負荷に出力するように制御可能である、DAコンバータ。 - 前記各キャパシタ回路は入力回路を有しており、
前記入力回路は、
第1の入力部と出力部との間に備えられた第1のブランチであって、直列接続された第1のスイッチと第2のスイッチとを有する第1のブランチと、
第2の入力部と前記出力部との間に備えられた第2のブランチであって、直列接続された第3のスイッチと第4のスイッチとを有する第2のブランチと、
前記第1のスイッチと前記第2のスイッチとの間の接続部と、前記第3のスイッチと前記第4のスイッチとの間の接続部と、の間に接続されたコンデンサと、
を有する、請求項1に記載のDAコンバータ。 - 前記第1および第4のスイッチは前記第1のクロック入力によってクロック制御され、前記第2および第3のスイッチは前記第2のクロック入力によってクロック制御される、請求項2に記載のDAコンバータ。
- 前記第1および第2のクロック入力は、相補信号である、請求項3に記載のDAコンバータ。
- 前記各入力回路は、前記第1および第2のバイナリ電圧レベルのうちの選択された一方のバイナリ電圧レベルを前記第1の入力部に供給する第1のスイッチング構造と、前記第1および第2のバイナリ電圧レベルのうちの選択された他方のバイナリ電圧レベルを前記第2の入力部に供給する第2のスイッチング構造と、を更に有する、請求項2〜4のうちのいずれか一項に記載のDAコンバータ。
- 複数の前記入力回路の各々の前記第1および第2のスイッチング構造は、前記第1のバイナリ電圧レベルを前記第1および第2の入力部に供給する、前記第2のバイナリ電圧レベルを前記第1および第2の入力部に供給する、又は前記第1のバイナリ電圧レベルを前記第1および第2の入力部のうちの一方の入力部に供給し前記第2のバイナリ電圧レベルを前記第1および第2の入力部のうちの他方の入力部に供給する、ように制御可能である、請求項5に記載のDAコンバータ。
- 前記一組のキャパシタ回路は、前記複数のキャパシタ回路のうちの1つのキャパシタ回路を除いた残りのキャパシタ回路を有する、請求項1〜6のうちのいずれか一項に記載のDAコンバータ。
- 前記1つの入力回路は、前記デジタル入力ワードの最上位ビットによって制御される、請求項7に記載のDAコンバータ。
- 1つのキャパシタ回路は、前記第1のバイナリ電圧レベル又は前記第2のバイナリ電圧レベルのみを有する有効電圧を出力するように制御可能である、請求項8に記載のDAコンバータ。
- 前記複数のキャパシタ回路は、前記複数の入力部と前記容量性出力負荷との間に、並列に接続されている、請求項1〜9のうちのいずれか一項に記載のDAコンバータ。
- 前記複数のキャパシタ回路の各々は、前記一方のバイナリ入力と前記出力負荷との間に、直列接続された入力スイッチと出力スイッチとを有し、
前記複数のキャパシタ回路の各々は、コンデンサを更に有し、
前記コンデンサは、前記入力スイッチと前記出力スイッチとの間の接続部と、共通端子と、の間に接続されている、請求項1に記載のDAコンバータ。 - 前記各入力スイッチは前記第1のクロック入力によって制御され、前記各出力スイッチは前記第2のクロック入力によって制御される、請求項11に記載のDAコンバータ。
- 前記DAコンバータは、前記最上位ビットに関連するバイナリ入力部と前記出力負荷との間に、直列接続された追加の入力スイッチと追加の出力スイッチとを更に有しており、前記共通端子は、前記追加の入力スイッチと前記追加の出力スイッチとの間の接続部に規定されている、請求項12に記載のDAコンバータ。
- 前記追加の入力スイッチは前記第2のクロック入力によって制御され、前記追加の出力スイッチは前記第1のクロック入力によって制御される、請求項13に記載のDAコンバータ。
- 前記複数のキャパシタ回路の各々は、第1の電源ラインと第2の電源ラインとの間に、直列接続された入力スイッチと出力スイッチとを有しており、
前記第1の電源ラインは前記第1のバイナリ電圧レベルに選択的に接続され、
前記第2の電源ラインは前記第2のバイナリ電圧レベルに選択的に接続され、
前記複数のキャパシタ回路の各々は、コンデンサを更に有しており、前記コンデンサは、前記入力スイッチと前記出力スイッチとの間の接続部と、共通端子と、の間に接続されている、請求項1に記載のDAコンバータ。 - 前記各入力スイッチは、対応するデジタル入力によって制御され、前記各出力スイッチは、前記対応するデジタル入力の相補入力にって制御される、請求項15に記載のDAコンバータ。
- 前記第1および第2の電源ラインは、前記第1および第2のクロック入力のうちの一方のクロック入力の制御によって、前記第1および第2のバイナリ電圧レベルに接続され、
前記第1および第2の電源ラインは、前記第1および第2のクロック入力のうちの他方のクロック入力の制御によって、前記出力負荷に接続される、請求項16に記載のDAコンバータ。 - 前記DAコンバータは、第3の電源ラインと第4の電源ラインとの間に、直列接続された追加の入力スイッチと追加の出力スイッチとを更に有しており、
前記追加の入力スイッチおよび前記追加の出力スイッチは、前記デジタル入力の最上位ビットによって制御され、
前記追加の入力スイッチと前記追加の出力スイッチとの間の接続部に、前記共通端子が規定されている、請求項15〜17のうちのいずれか一項に記載のDAコンバータ。 - 前記第3および第4の電源ラインは、前記第1および第2のクロック入力のうちの他方のクロック入力の制御によって、前記第1および第2のバイナリ電圧レベルに接続され、
前記第3および第4の電源ラインは、前記第1および第2のクロック入力のうちの一方のクロック入力の制御によって、前記出力負荷に接続される、請求項18に記載のDAコンバータ。 - 前記複数のキャパシタ回路の各々は、容量によって決定される有効抵抗を有する、請求項1〜19のうちのいずれか一項に記載のDAコンバータ。
- 前記複数のキャパシタ回路は、バイナリ重み付け回路構造を形成するような有効抵抗を有する、請求項20に記載のDAコンバータ。
- 最も大きい有効抵抗を有するキャパシタ回路は、前記デジタル入力ワードの最上位ビットによって制御され、
他の各キャパシタ回路は、前記デジタル入力ワードの最上位ビットと、前記デジタル入力ワードのうちの対応する別のビットと、によって制御される、請求項21に記載のDAコンバータ。 - 前記最も大きい有効抵抗を有するキャパシタ回路は、前記最上位ビットに依存して、前記第1のバイナリ電圧レベル又は前記第2のバイナリ電圧レベルを出力するように制御され、
前記他の各キャパシタ回路は、
前記デジタル入力ワードの最上位ビットがハイである場合は、前記対応する別のビットに依存して、前記第2のバイナリ電圧レベル、若しくは前記第1および第2のバイナリ電圧レベルの平均値を出力する、又は
前記デジタル入力ワードの最上位ビットがローである場合は、前記対応する別のビットに依存して、前記第1のバイナリ電圧レベル、若しくは前記第1および第2のバイナリ電圧レベルの平均値を出力する、ように制御される、請求項22に記載のDAコンバータ。 - 前記複数のキャパシタ回路は、前記複数の入力部と抵抗チェーンの接続部との間に並列に接続されており、前記抵抗チェーンの第1の端部は、前記出力負荷に接続されている、請求項1〜9のうちのいずれか一項に記載のDAコンバータ。
- 前記複数のキャパシタ回路は同じ有効抵抗を有する、請求項24に記載のDAコンバータ。
- 前記抵抗チェーンの第2の端部におけるキャパシタ回路は、前記デジタル入力ワードの最上位ビットによって制御され、
他の各キャパシタ回路は、前記デジタル入力ワードの最上位ビットと、前記デジタル入力ワードのうちの対応する別のビットと、によって制御される、請求項25に記載のDAコンバータ。 - 前記抵抗チェーンの前記第2の端部におけるキャパシタ回路は、前記最上位ビットに依存して、前記第1のバイナリ電圧レベル又は前記第2のバイナリ電圧レベルを出力するように制御され、
前記他の各キャパシタ回路は、
前記デジタル入力ワードの最上位ビットがハイである場合は、前記対応する別のビットに依存して、前記第2のバイナリ電圧レベル、若しくは前記第1および第2のバイナリ電圧レベルの平均値を出力する、又は
前記デジタル入力ワードの最上位ビットがローである場合は、前記対応する別のビットに依存して、前記第1のバイナリ電圧レベル、若しくは前記第1および第2のバイナリ電圧レベルの平均値を出力する、ように制御される、請求項26に記載のDAコンバータ。 - 前記第1および第2のバイナリ電圧レベルの平均値は、前記キャパシタ回路の有効抵抗に対応する有効抵抗を介して、前記抵抗器チェーンの前記第2の端部に結合される、請求項25、26、又は27に記載のDAコンバータ。
- 前記第1および第2のバイナリ電圧レベルの平均値は、他のキャパシタ回路によって、前記抵抗器チェーンの前記第2の端部に結合される、請求項28に記載のDAコンバータ。
- DA変換を実行する方法であって、前記方法は、
デジタル入力ワードのビットを使用して、前記デジタル入力ワードのビット数に対応する複数の制御電圧を生成するステップと、
前記複数の制御電圧を使用して出力負荷を駆動するステップと、
を有し、
前記複数の制御電圧のうちの一つの制御電圧は、第1のバイナリ電圧レベル又は第2のバイナリ電圧レベルを有し、
前記複数の制御電圧のうちの他の各制御電圧は、第1のバイナリ電圧レベル、第2のバイナリ電圧レベル、又は前記第1のバイナリ電圧レベルと前記第2のバイナリ電圧レベルとの平均値を有する、方法。 - 前記複数の制御電圧を生成するステップは、スイッチトキャパシタ抵抗器回路を動作させるステップを有する、請求項30に記載の方法。
- 前記複数の制御電圧を生成するステップは、複数のスイッチトキャパシタ抵抗器回路を動作させるステップを有し、
前記複数のスイッチトキャパシタ抵抗器回路の各々は、2つの制御入力部を有し、
前記第1のバイナリ電圧レベルおよび前記第2のバイナリ電圧レベルのうちの一つのバイナリ電圧レベルが、前記第1の制御入力部に供給され、
前記第1のバイナリ電圧レベルおよび前記第2のバイナリ電圧レベルのうちの一つのバイナリ電圧レベルが、前記第2の制御入力部に供給される、請求項30又は31に記載の方法。 - 画素のアレイと、
前記アレイの行の画素に信号を供給する行ドライバ回路と、
前記アレイの列の画素に画素駆動信号を供給する列アドレス回路と、
を有する表示装置であって、
前記列アドレス回路は、請求項1〜29のうちのいずれか一項に記載のDAコンバータを有する、表示装置。
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