JP2007525030A - カーボンナノチューブ複合材相互接続ビアを用いた集積回路チップ - Google Patents

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Abstract

【課題】 カーボンナノチューブを用いて集積回路の導電性パスを形成することによって、好結果のデバイスを設計する。
【解決手段】 集積回路の導電体パスが、銅であることが好ましい導電性金属に埋設された複数の画一的なカーボンナノチューブを用いて形成される。導電体パスは、導電体層の間に延びるビアを含むことが好ましい。複合材ビアは、導電体上のビアが作られる位置に金属触媒パッドを形成するステップと、誘電体層を堆積しエッチングして空洞部を形成するステップと、空洞部内の触媒の上に実質的に平行なカーボンナノチューブを成長させるステップと、残された空洞部内の空隙を銅で埋めるステップによって形成されることが好ましい。次に、ビア・ホールの上に導電体層が形成される。
【選択図】 図１０

Description

本発明はデジタル・データ処理に関し、具体的には、デジタル・データ・システムの部品として使われる集積回路チップの設計に関する。
二十世紀の後半に、情報革命として知られる現象が始まった。情報革命はいずれか一つの事象又は機械というよりも広い範囲の歴史的発展であるが、デジタル電子計算機以上に情報革命を代表する単一の装置は現れていない。コンピュータ・システムの開発は、確かに革命であった。コンピュータ・システムは年毎に高速化し、より多くのデータを格納するようになり、そしてより多くのアプリケーションをユーザに提供している。
現代のコンピュータ・システムは、中央演算処理装置（ＣＰＵ）、及び、通信バス及びメモリといった、情報を格納し検索し転送するのに必要な支援ハードウェアを備えることが通例である。それはまた、入／出力制御装置又はストレージ制御装置といった、外の世界と通信するのに必要なハードウェアと、それに付属する、キーボード、モニタ、テープ・ドライブ、ディスク・ドライブ、ネットワークに結合された通信回線などのデバイスを含む。ＣＰＵはシステムの心臓部である。それはコンピュータ・プログラムを含む命令を実行し、他のシステム・コンポーネントの動作を指示する。
コンピュータ・ハードウェアの立場からすると、殆どのシステムは根本的に同じように動作する。プロセッサは、演算、論理比較、一つの場所から別の場所へのデータの移動といった、非常に単純な動作の限定された組を実行することができる。しかしながら、各動作は非常に迅速に実行される。コンピュータに夥しい数のこうした単純な動作を行うように指示するプログラムは、コンピュータは何か洗練されたことを行っているのだという幻想を与える。ユーザから見て新規である即ち改善されたと受け止められるコンピュータ・システムの性能は、本質的には同一の非常に単純な動作の組を、但しそれを遥かにより高速に行うことによって、可能となるのである。従って、引き続きコンピュータ・システムを改善していくためには、こうしたシステムが一層高速化されることが必要とされる。
コンピュータ・システムの全体的な速さ（処理量とも呼ばれる）は、単位時間あたりに実行された動作の数として、大まかに計測することができる。システム速度が改善される手段は数多くあるが、全ての改善のうち概念的に最も単純且つ最も根本的なのは、基本回路が動作する速度を上げること、即ち、種々の部品のクロック速度を上げることであり、特に１つ又はそれ以上のプロセッサのクロック速度を上げることである。例えば、全てが２倍の速度で動作し、その他の点では全く同じに動作した場合には、システムは与えられたタスクを半分の時間で実行することになる。
クロック速度は、種々の設計パラメータ、特に信号伝搬遅延によって必然的に制限される。一般に、クロック速度は、信号パスの長さが減らされた場合に、即ち、論理要素のサイズを縮小することによって、増加させることが可能である。多数の個別の部品から製造されていた初期のコンピュータ・プロセッサは、部品の寸法を縮小することによって、分離された部品の数を減らすことによって、また最終的にはプロセッサ全体を単一チップ上の集積回路としてパッケージ化することによって、著しく速度を改善する余地があった。現代のプロセッサ・チップ設計は、プロセッサと同じ集積回路チップ上に１つ又はそれ以上のキャッシュを含むことがしばしばであり、幾つかの場合には、単一の集積回路チップ上に複数のプロセッサを含むこともある。
集積回路構成によって得られた速度の向上は多大なものであったにもかかわらず、更により高速なコンピュータ・システムが求められ続けている。この要望に伴って、集積回路チップ内の論理回路構成のサイズを更により一層縮小する必要性が生じる。
典型的な集積回路チップは多層に構成される。多くの能動要素及び受動要素が基板（通常はシリコン）上に形成される。能動要素の上に誘電体層が設置され、各々が別の誘電体層によって分離された複数の導電体層が、能動要素の上に形成される。導電体層は、電源、及び地電位を通すと共に、能動要素の間に延びる多数の信号相互接続部を支持する。導電体層間、又は導電体層と能動要素或いは受動要素の間の導電性相互接続部は、ビアと呼ばれる誘電体層の孔（ｈｏｌｅ）として形成され、その孔の中にアルミニウム又は銅のような導電性金属が入れられる。
典型的なプロセッサにおける能動要素の数が非常に多数の相互接続部を決定づけることになり、それらは小面積内にパッケージされなければならないので、個々の相互接続部の寸法は制限される。ビアは、金属性の導電体に過ぎず、小さい限られた抵抗をもつが、これはビアの断面積が縮小するにつれて大きくなる。チップ上の論理要素の数を増やすには多数のビアが必要となり、それは個々の各ビアが利用可能なスペースの量を減らすことになる。それは、全ての他の設計パラメータが同じままである場合には、個々のビアの抵抗を増す影響をもつ。相互接続部の寸法の縮小と、より大きな回路要素密度とを支援する相互接続部、特に導電体ビアを形成するための、改善された設計技術が必要とされている。
近年、集積回路に導電体パスを形成するためにカーボンナノチューブを使用できることが提案された。カーボンナノチューブは、共有結合した炭素原子のグラファイトのような構造の層が円筒形の形状に丸まっている、純粋な炭素分子構造体である。そのような構造体は、ナノメートル範囲の直径をもち、潜在的にはそれより桁違いに軸方向に長い。幾つかのカーボンナノチューブは電流限界までの極めて高い導電率をもつ。こうしたカーボンナノチューブの導電率は、普通の金属の導電率よりも著しく高い（或る推定によれば桁違いに高い）。さらに、カーボンナノチューブの電流容量（ｃｕｒｒｅｎｔ ｃａｐａｃｉｔｙ）は金属より高く、そのことにより、導電体としてのナノチューブの使用は、構造体の形状及び電気抵抗の長期的安定性を改善することが期待できる。
特定のカーボンナノチューブの高い導電率は、電気回路への適用の可能性を示唆するものではあるが、カーボンナノチューブを用いて好結果のデバイスを設計し、及び商業生産するには、工業技術上の顕著な困難がある。
集積回路の導電体パスは、導電性金属材料の中に埋設された複数の画一的なカーボンナノチューブを用いて形成される。導電体パスは、導電体層の間に延びるビアを含むことが好ましく、ナノチューブは、銅又はアルミニウムなどの導電性金属の中に埋設されることが好ましいが、他の金属を用いることも他の導電体パスを形成することもできる。
好ましい実施形態においては、導電体上のビアが作られる位置に金属触媒パッドが形成される。次いで導電体と触媒を含む層の上に誘電体層が堆積され、誘電体中のビアの位置に孔が形成される。次いで孔の内部に、触媒から誘電体層の上部まで、実質的に平行にカーボンナノチューブが成長させられる。次いでカーボンナノチューブを含む孔が導電性金属で埋められて、カーボンナノチューブ−金属の複合材ビアが生成される。次いでビア・ホールの上に次の導電体層が形成される。
好ましい実施形態に係る、カーボンナノチューブ間の空隙での金属充填材の使用は、実用的なカーボンナノチューブ導電体デバイスの製造における幾つかの潜在的な問題を解決する。カーボンナノチューブは潜在的に高い導電率を有するが、チューブの断面積の小ささは、チューブの境界面での電気的結合を困難にする。ビアの空隙を銅又は別の金属で埋めることにより、金属とカーボンナノチューブとの間に広い接触面積が成立し、境界面の導電性が改善される。更に、カーボンナノチューブは純粋な形で製造するのが困難であること、及び、殆どの確立された技術は導電体カーボンナノチューブと半導体カーボンナノチューブとの混合物を製造するものであることが観察されている。ビア内の複数のカーボンナノチューブ間の空隙が金属で埋められた場合には、ある割合の半導体チューブの存在は、全体としての集積回路の特性にそれほどの影響を与えない。
代替的な実施形態においては、カーボンナノチューブ間の間隔を広げるために触媒領域に不連続性が作り出される。カーボンナノチューブ間の空隙（ｖｏｉｄ）の寸法が大きいことは、他の方法では空隙を完全に埋めることが困難である金属充填プロセスを、容易にすることができる。
本発明の詳細は、その構造及び行程の両方に関して、同一部品には同一符号が付される添付の図面を参照することで最も良好に理解することが可能である。
幾つかの図にわたって同一部品には同一符号が付される添付の図面を参照すると、図１は、本発明の好ましい実施形態による、カーボンナノチューブ導電体を有する集積回路を用いるためのコンピュータ・システム１００の主要なハードウェア部品の高レベル図である。機能レベルにおいては、システム１００の主要な部品は、図１において破線で囲まれて示され、これらの部品は、１つ又はそれ以上の中央演算処理装置（ＣＰＵ）１０１、メイン・メモリ１０２、端末インターフェース１０６、ストレージ・インターフェース１０７、Ｉ／Ｏデバイス・インターフェース１０８、及び通信／ネットワーク・インターフェース１０９を含み、その全てが、部品間通信を行うために１つ又はそれ以上のバス１０５を経由して結合される。
ＣＰＵ１０１は、メモリ１０２に格納された命令を実行する１つ又はそれ以上のプログラム可能な汎用プロセッサであり、システム１００は単一のＣＰＵ又は複数のＣＰＵを含むことができ、どちらの選択肢も図１においてはＣＰＵ構造体１０１によって集合的に表され、１つ又はそれ以上のレベルのオン・ボードのキャッシュ（図示せず）を含むことができる。メモリ１０２は、データ及びプログラムを格納するためのランダムアクセス半導体メモリである。メモリ１０２は、概念的には単一のモノリシックのエンティティであり、メモリは、しばしばキャッシュその他の記憶装置の階層に配置されることが理解されている。さらに、いずれかの種々の所謂非均等メモリアクセス（ＮＵＭＡ）コンピュータ・システム・アーキテクチャにおけるように、メモリ１０２は、特定のＣＰＵ又はＣＰＵの組、及び、特定のバスに関連付けられた複数の部分に分割されてもよい。
端末インターフェース１０６は、１つ又はそれ以上のユーザ端末１２１Ａ−Ｃ（全体を１２１として参照される）を連結するための接続部を提供し、種々の形で実装することができる。多くの大規模サーバ・コンピュータ・システム（メインフレーム）は、通常は１つ又はそれ以上の電子回路カード上に搭載された端末インターフェースＩ／Ｏプロセッサを通じて、複数の端末の直接連結をサポートする。或いは、インターフェース１０６は、端末１２１が連結されるローカルエリア・ネットワークへの接続を提供することもできる。種々の他の代替構成が可能である。データ・ストレージ・インターフェース１０７は、回転する磁気ハードディスク・ドライブ装置であることが通例である１つ又はそれ以上のデータ・ストレージ・デバイス１２２Ａ−Ｃ（全体を１２２として参照される）へのインターフェースを提供するが、他の形式のデータ・ストレージ・デバイスを使うこともできる。Ｉ／Ｏ及び他のデバイス・インターフェース１０８は、種々の他の入／出力デバイス又は他の形式のデバイスのいずれかへのインターフェースを提供する。図１の例示的な実施形態においては、プリンタ１２３及びファクス装置１２４といった２つのデバイスが図示されているが、異なった形式であり得る多くの他のそうしたデバイスが存在してもよいことが理解される。通信インターフェース１０９は、システム１００から他のデジタル・デバイス及びコンピュータ・システムへの１つ又はそれ以上の通信パスを提供し、そうしたパスは、例えば、インターネット、ローカルエリア・ネットワーク、又は他のネットワークのような１つ又はそれ以上のネットワーク１２６を含むことができ、又はリモート・デバイス通信回線、無線接続などを含むことができる。
バス１０５は、種々のシステム・コンポーネント間の通信パスを提供する。図１には単一の概念的なバス・エンティティ１０５が表されているが、典型的なコンピュータ・システムは、しばしば、階層構造、星状構造、又はウェブ構造のポイント・ツー・ポイント・リンク、多重階層バス、平行・冗長パスなどのような複雑なトポロジーに構成された複数のバスを有し得ること、及び、住所、又は身分情報といった特定の情報を通信するための独立したバスが存在し得ることが理解されよう。
物理的には、主要な機能ユニットは、１つ又はそれ以上の集積回路チップにおいて具現化されることが通例である。そうしたチップは、一般に、電子回路カード組立体の上に搭載され、単一の回路カードの上にしばしば複数のチップが搭載される。図１においては、ＣＰＵ１０１は、各々が１つ又はそれ以上のプロセッサを含むか、又は単一のプロセッサの機能の一部のみを実行することができる、４つの集積回路チップ１１１Ａ−Ｄを含むものとして表され、メモリ１０２は、６つのチップ１１２Ａ−１１２Ｆを含むものとして表され、バス１０５は、３つのチップ１１５Ａ−Ｃを含むものとして表され、端末インターフェース１０６は、３つのチップ１１６Ａ−１１６Ｃを含むものとして表され、格納インターフェース１０７は、２つのチップ１１７Ａ−Ｂを含むものとして表され、Ｉ／Ｏ及び他のインターフェース１０８は、２つのチップ１１８Ａ−Ｂを含むものとして表され、通信インターフェース１０９は、２つのチップ１１９Ａ−Ｂを含むものとして表されている。しかしながら、そうしたチップの実際の数は変わってもよい。
図１は高レベルの例示的なシステム１００の代表的な主要な部品を図示することを意図されており、個々の部品は示された図１よりも大きな複雑性をもつことができ、そうした機能ユニット及び物理ユニットの数、種類、及び構成は大きく変えることができると理解されるべきである。特定のコンピュータ・システムには図１に示された部品の全てが存在するとは限らないこと、及び、示されたものに加えて他の部品が存在し得ることが更に理解されるべきである。システム１００は複数の端末を有する複数のユーザ・システムとして図示されているが、システム１００は、代替的に、単一のユーザ・ディスプレイ及びキーボード入力のみを含むことが通例である単一のユーザ・システムであってもよく、また、直接のユーザ・インターフェースを殆ど又は全くもたずに他のコンピュータ・システム（クライアント）からの要求を受信するサーバ又は同様のデバイスであってもよい。
図２及び図３は、好ましい実施形態による、「チップ」とも呼ばれる集積回路モジュール２００の簡略化された図示である。集積回路モジュール２００は、図２においては、切り取られた、上面図として示される。集積回路モジュール２００の一部は、図３においては、断面図として示されている。図２及び図３に図示された集積回路モジュール２００は、モジュール１１１Ａ−１１１Ｄ、１１２Ａ−１１２Ｆ、１１５Ａ−１１５Ｃ、１１６Ａ−１１６Ｃ、１１７Ａ−１１７Ｂ、１１８Ａ−１１８Ｂ、又は１１９Ａ−１１９Ｂのいずれであってもよく、また、図１に図示されていない何らかの他のモジュールとすることもできる。集積回路モジュール２００は、チップ２０１、即ち単一の比較的広く平坦な半導体基板の上に形成された種々の電子回路及び要素を含む。基板と、その上に一体的に形成された電子装置（チップ）は、保護絶縁体２０２によって囲まれ、包まれている。組立体の全体は、モジュールをデジタル・デバイスの他の部品に接続するための複数の導電体パスを有する電子回路カード（図示せず）上に取り付けられることが通例である。そうしたカードは、しばしば、そこに取り付けられた複数の集積回路モジュールを有する。複数の導電性配線２０３は、基板チップから発して、モジュール２００から延びているＩ／Ｏピン２０４に接続する。Ｉ／Ｏピン２０４は、電子回路カードの導電体パスに連結される。説明目的から、図２においては、Ｉ／Ｏピンはモジュール２００の２辺に沿って示されているが、これらは４つの辺全てに沿って取り付けられることがしばしばである。或いは又、Ｉ／Ｏ接続は、公知の又は今後開発される種々の他の方法で形成することができ、例えば、Ｉ／Ｏ接続は、ピン、パッド、又はボールを用いて、モジュールの底部に形成することが可能である
チップ２０１は、多層に構成された薄い平坦な部材である。下部層は半導体基板２１１であり、これはシリコンであることが通例であるが、ＳｉＧｅ、ＳｉＣ、及びＧａＡｓといった他の材料もまた可能である。半導体層は、随意的に、構造体の支持又は他の機能を提供するサファイアなどの異なる材料でできた１つ又はそれ以上の層の上に堆積されてもよい。基板上には、基板の選択的なドーピングと、付加的な絶縁体（誘電体）及び導電体材料の堆積により、電界効果トランジスタなどの多数の能動デバイス及び／又は受動デバイス２１２が形成される。論理回路は、種々の能動デバイス及び受動デバイスを所望の構成で接続すること、及び、能動デバイスに電力及び接地接続を供給することにより、生成される。能動デバイス間の導電性相互接続部は、導電体２１３−２１６を含む複数の層に設置され、各層は、隣接層から絶縁体層３０１−３０５によって分離されている。
能動デバイス及び相互接続部の数は非常に多数であることが通例であり、集積回路の設計は、通例、種々の方向に相互接続部を要するため、相互接続部の物理的な配置は困難な設計問題である。一般に、導電体層の個々の導電体は単一の方向に延び、この方向は、順次連続する導電体層と交互に直交する。導電体ビア３１１−３１６は、導電体層間の１つ又はそれ以上の絶縁体層を貫通して電気接続を与える。導電体ビアは、（図３のビア３１２、３１３、３１５、及び３１６によって表されるように）異なる導電体層の２つの導電体の間か、又は（図３のビア３１１及び３１４によって表されるように）能動デバイス又は受動デバイス３０６−３０８の或る部分と導電体層との間に延びることができる。単一の導電体パスは、幾つかの導電体層及び幾つかのビアを横断することができる。
図２及び図３は、集積回路モジュールの説明目的の高レベル図として意図されており、必ずしも縮尺通りでないことが理解されるであろう。単一のチップ・モジュールに含まれる能動デバイスの実際の数は非常に多く、個々のデバイスの寸法は非常に小さいため、縮尺通りに単一図面に図示することは困難であるか又は不可能である。加えて、４つの導電体層が図示されているが、そうした層の実際の数は変わってもよい。
コンピュータ・システム及び他のデジタル・デバイスの能力の向上を支援するためには、集積回路チップ内の能動デバイス及び／又は受動デバイスの寸法を減らし、その数を増やすことが望ましい。デバイスの数を増やすことは、導電性相互接続部の数の増加を必要とする。他の設計修正を伴わずに、単純に全ての導電体を小さくし、互いに接近して設置することは、導電体の抵抗及びキャパシタンスの増加をもたらすことがある。従来技術を用いて、将来の集積回路設計の予測可能なスペース限度内で相互接続導電体の十分なコンダクタンスを達成することは困難である。このことは、１つの層から別の層への導電性接続部を提供する相互接続ビアに関して特に当てはまる。
本発明の好ましい実施形態により、集積回路内の導電体ビアは、カーボンナノチューブと銅などの金属との複合材から構成される。カーボンナノチューブは、ビア空間において平行に成長させられることが好ましく、次いでナノチューブ間の空隙が銅などの金属で埋められる。カーボンナノチューブは、極めて高い導電率及び通電容量を有することから、ビアの長さにわたって電流の大半を通すことができる。しかしながら、カーボンナノチューブは断面が極めて狭い。純粋にカーボンナノチューブのみから形成されたビアは、その長さ全体にわたって非常に高いコンダクタンスを持ち得る一方、次の集積回路層との境界面における接触面積が余りに小さいために、その境界面に大きな抵抗が存在して、カーボンナノチューブの高い導電率という利点を打ち消す場合がある。ナノチューブ間の空隙を、導電体層の導電体に用いられるのと同じ金属である銅などの金属で埋めることにより、カーボンナノチューブと金属（例えば銅）との間の境界面に広い表面積が与えられる。従って、カーボンナノチューブは、その後の空隙の内部での金属の堆積を容易にするような空間配置で成長させられる。
これより、図４−図１０、図１１、図１２−図１８、及び図１９を参照して、好ましい実施形態による、カーボンナノチューブと銅との複合材ビアを形成するための２つの代替的なプロセスが説明される。図１１は、第１の好ましい実施形態による、複合材ビアを形成するための全体的なプロセス・ステップを示した流れ図である。図４−図１０は、第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅との複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。図１９は、代替的な、即ち第２の、好ましい実施形態による、複合材ビアを形成するための全体的なプロセス・ステップを示した流れ図である。図１２−図１８は、代替的な実施形態による、種々の段階におけるカーボンナノチューブと金属との複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。図４−図１０及び図１２−図１８は必ずしも縮尺通りに描かれておらず、特にカーボンナノチューブの寸法は説明目的で強調されており、それに対応して、そうした構造体の数も減らされていることが理解されるべきである。下記のプロセスは、分かりやすくするために、単一のビアに関して図示され、説明されるが、典型的な実装においては、同時に複数のビアが形成されることが理解されるであろう。
知られているように、集積回路チップは基板から層状に形成されることが通例であり、順次連続する層は種々のプロセスのいずれかによって堆積され、時には選択的に除去されて、構造体を生成し、最終的には他の層によって被覆される。第１の好ましい実施形態においては、金属導電体を堆積するために「二重（ｄｏｕｂｌｅ）ダマシン」プロセスが用いられる。「二重ダマシン」プロセスにおいては、誘電体にトレンチ及び空洞部が形成され、次いでこれらが金属導電体で埋められ、「二重」という語は、平坦な層内のビアと導電体との両方が単一のステップで埋められるという事実を指している。全ての銅表面上での銅のマイグレーションに対する障壁の堆積に容易に適応することから、この二重ダマシン・プロセスは金属導電体が銅である場合に特に好ましい。しかしながら、このプロセスは同様に他の金属と共に用いることも可能である。
第１の好ましい実施形態により、カーボンナノチューブと銅との複合材ビアを生成するためのプロセスは、図４に図示された誘電体層４０１から開始する。誘電体層４０１は、金属導電体の層であっても基板自体であってもよい別の層４００の上面に製造される。層４００はいずれかの従来技術か、又はいずれかの今後開発される技術を用いて製造することができ、またここで説明されるように製造された別の金属層であってもよい。図１１でステップ５０１として示されるように、誘電体層４０１は、下層４００の上に実質的に均一な誘電体層を堆積することにより形成される。誘電体層はフッ化ケイ素ガラス低ｋ誘電体であることが好ましいが、他の材料を代替的に用いることもできよう。次いで、集合的にステップ５０２として示されるように、堆積された誘電体の上面を、所望の導電体のパターンに従い、フォトレジスト像を用いてリソグラフィ的にパターン加工するステップと、反応性イオン・エッチングにより、マスクされていない誘電体の一部を除去して、トレンチのパターンを形成するステップと、表面からフォトレジスト・マスクを取り除くステップとにより、誘電体層に導電体のためのトレンチ・パターンが形成される。図４は、ステップ５０２を実行した後の、誘電体層４０１の断面において得られることになる単一のトレンチ４１２を示すが、実際には誘電体層４０１は複雑なトレンチ・パターンを有することが理解される。
次いで、特にトレンチを含めた誘電体層４０１の上面全体に薄い多層ライナ４０２が堆積される（ステップ５０３）。ライナは、窒化チタン（ＴｉＮ）の第１層を備え、その後にＴｉの第２層が続き、その後に銅の第３層が続く。３つの層の全てが、原子層堆積法及び／又は化学気相堆積法（ＣＶＤ）又は物理気相堆積法（ＰＶＤ）によって堆積される。ＴｉＮ／Ｔｉ層は、銅が誘電体にマイグレーションするのを防ぐための障壁として働き、また、接着を向上させる。代替的に、障壁としてＴｉＮの代わりに窒化タンタル（ＴａＮ）を用いることができる。銅層は、接着、及び、後のめっき加工工程における銅を用いたトレンチの充填を向上させるためのシード層である。
次いで、チップ組立体の上面全体が銅でめっき加工される（ステップ５０４）。めっき加工工程は、銅４０３をトレンチに完全に埋めたまま残して将来の導電体を形成すると共に、誘電体層４０１及びライナ４０２の上に銅残留層を残す。図５は、銅めっき加工工程の後で得られるトレンチの断面を示す。
結果として得られるチップ組立体の上面は、次いで、化学機械研磨（ＣＭＰ）を経て、トレンチを除く全ての箇所において銅残留層及びライナを除去される、即ち、上面は誘電体層４０１の上部まで研磨される（ステップ５０５）。研磨は、銅４０３をトレンチに埋めたまま誘電体層４０１の上部と同じ高さにする。銅４０３は、次いで、トレンチの中で、反応性イオン・エッチングにより凹まされる（ステップ５０６）。好ましくは、銅に対して選択性をもつエッチング剤が用いられ、そのことにより、誘電体よりも銅の方が早く除去されて、銅トレンチの中に浅い陥凹部が残される。
次いで、チップ組立体の表面上に薄い触媒層４０４が堆積される（ステップ５０７）。好ましくは、触媒は、ニッケル、鉄、又はコバルトであり、ここで更に説明されるように、希釈するか又はその他の方法で断片化することができる。触媒は、原子層堆積又は化学気相堆積技術を用いて、表面全体にわたって層の形で堆積されることが好ましい。
ニッケル、鉄、又はコバルトは、適正なプロセス条件下でカーボンナノチューブの形成に触媒作用を及ぼすことが知られ、純粋な触媒を用いることでナノチューブの最大密度が期待できる。しかしながら、最大密度でのカーボンナノチューブの成長を意図的に抑制し、チューブ間により大きな間隙を残すことが望ましい場合もある。その理由は、このことが、後でビアに銅を堆積するのを容易にし、ビアの底部までの銅の堆積を助けるからである。従って、好ましい実施形態においては、触媒は非反応性金属で希釈することによって「断片化」される。具体的には、約６０％のＮｉと４０％のＭｏから成る金属複合材を用いて、ビア内のカーボンナノチューブの密度を減らすことができるが、他の金属及び割合もまた可能であることが理解されている。このような複合材は、触媒金属の不均一な分布を作り出し、触媒をより高密度の小区域に効果的に「断片化」して、離間されたカーボンナノチューブの成長を支援する。「断片化」に代わる方法として、触媒は、しかるべき状況においては、随意的なステップ５０８として表されている付加的なプロセス・ステップを経る。例えば、触媒を、加熱によって結晶化させて、触媒の塊が形成されるようにして、カーボンナノチューブの成長に対する同様の効果を期待することができる。
表面は、次いで、化学機械研磨を経て、誘電体層４０１の上面から触媒層が除去され、銅トレンチが設置されたところでは浅い陥凹部のみに触媒４０４が残される（ステップ５０９）。図６は、研磨するステップ５０９の後の表面の理想化された図示である。
次いで、次の誘電体層を準備するために、研磨された表面の上に、窒化ケイ素（Ｓｉ３Ｎ４）から成る障壁層４０５が堆積される（ステップ５１０）。窒化チタンと同様に、窒化ケイ素は、誘電体への銅のマイグレーションに対する障壁として働く。しかしながら、窒化チタンと異なり、窒化ケイ素はそれ自体が誘電体材料であり、よって、窒化ケイ素障壁が導電体層内の複数の導電体をブリッジした場合にも、懸念の必要はない。
次いで、図７に表されるように、チップ組立体の上面のすぐ上にトレンチ４０７及びビア空洞部（ｃａｖｉｔｉｅｓ）４０８を有する第２の誘電体層４０６が形成される。空洞部は、今後開発されるいずれかのプロセスを含めて、空洞部を伴った誘電体層を形成するためのいずれかの従来のプロセスに従って形成することが可能である。好ましくは、空洞部は複数段階のプロセスで形成され、まず、下にあるチップ組立体の表面全体にわたって誘電体層４０６が堆積される（ステップ５１１）。このように堆積された誘電体層は、次いで、適切なフォトレジストを用いて、リソグラフィ的にパターン加工され、次いで、反応性イオン・エッチングにより、マスクされていない誘電体層の一部がリソグラフィ・パターンに従い部分的に除去されてトレンチ４０７が形成され（ステップ５１２）、このトレンチは次の導電体層の将来の金属性導電体に対応している。金属でトレンチを埋める前に、誘電体は再び、適切なフォトレジストを用いて、リソグラフィ的にパターン加工され、この第２のパターンは導電体層間に延びる将来のビアに対応しており、ビア位置にあるマスクされていない誘電体及び下にある障壁層は反応性イオン・エッチングにより除去されて、ビア空洞部４０８を形成し、このビア空洞部は誘電体４０６と障壁層４０５を貫通して触媒４０４まで延びる（ステップ５１３）。次いで残された誘電体層からフォトレジストが除去される。このプロセスにより、誘電体中に同時に多数のトレンチ及びビア空洞部（図７には図示せず）が形成されることが理解されるであろう。リソグラフィ・マスクは、ほぼ直径２００ｎｍの円形のビア・ホールを生成する、ほぼ２００平方ｎｍのビア用孔を有することが好ましい。ビア・ホールは、４００ｎｍ以上の間隔でプリントすることができる。エッチング剤は、誘電体に対して選択性をもつがライナには影響を与えないことが好ましい。図７は、ステップ５１３を実行した後のチップ組立体の一部を表し、ビア空洞部を断面で示している。
触媒が露出された後で、触媒区域からビアの中にカーボンナノチューブ４０９が成長させられる（ステップ５１５）。図８は、カーボンナノチューブ４０９が成長させられた後のビアを表す。好ましい実施形態においては、カーボンナノチューブは、アンモニア触媒が存在する状態で、アセチレンガス源からほぼ５００−６００℃の温度で成長させられる。アセチレンとアンモニアとの比は、ほぼ１：２から１：４までの範囲にわたることができる。反応時間は、ほぼ１−１０分とすることが可能であり、約２−３分であることが好ましい。アンモニアは、アセチレンに先立って導入してもよく、アセチレンと併せて導入してもよい。ＣＮＴは、また、炭素を含むガスと化学クラッキング触媒の種々の組み合わせを用いて成長させることもできる。
ここで説明されるプロセスは、直径、長さ、及び堆積密度、並びに、他の特性、特に電導率の異なる、カーボンナノチューブの異種の集合を生成する。直径は、単一壁のカーボンナノチューブのナノメートルから、複数壁のカーボンナノチューブの何十ナノメートルまで変えられる。図８は、構造体を尺度通りに表すことも、ビア内の典型的なカーボンナノチューブの数を示すことも意図されておらず、実際の数は、図８に表されたものより多いことが通例である。図８に示されたように、ナノチューブのうちの幾つかは、誘電体層を超えてビア空洞部の外へ延びるであろう。こうしたナノチューブのうちの一部だけが、導電率の高い（金属は含んでいないが、導電率が金属とほぼ等しいかこれを上回ることから、時に「金属性」と呼ばれる）ナノチューブである。「非金属性」ナノチューブは、ある程度の、しかし著しく下回る導電率を有する。ビアを通じて電流を伝導する目的のためには、「金属性」ナノチューブのみが有用である。ここで説明されるプロセスは、金属性ナノチューブを排他的に生成するものではないが、各ビア内の個々のチューブの数は、ビア内の高いコンダクタンスを提供するのに十分な数の金属性ナノチューブが各ビア内に生成されることを統計的に保証できるほど十分に多い。
カーボンナノチューブは、ビア空洞部内で互いに実質的に平行に成長した、長く薄い部材である。カーボンナノチューブはビア空洞部の容積全体を埋めず、チューブ間に、ここでは空隙と呼ばれる狭い空間を残す。上述されたようにカーボンナノチューブがビア空洞部に形成された後で、カーボンナノチューブ間のこれらの空隙が銅で埋められる。ビアは、トレンチ４０７が銅で埋められるときに、同時に埋められる。トレンチとビアを銅で埋めるために、まず、チップ組立体の露出された表面全体、即ち、誘電体の上面にわたって、障壁層及びシード層を含む薄いライナ４１０が、トレンチの中と、ビア壁及び底部に堆積される（ステップ５１６）。障壁は、原子層堆積を用いて、ＴｉＮ（又は代替的にＴａＮ）の第１層とそれに続くＴｉ層の２つの層として堆積されることが好ましい。障壁が堆積された後で、銅のシード層が、原子層堆積又は化学気相堆積により堆積される。障壁層は、ビア壁及びトレンチ壁における銅の誘電体４０４へのマイグレーションを防止する働きをする。シード層は、後でめっき加工により銅を堆積させるための表面を提供する。ライナ４１０の堆積の後で、ビアは、めっき加工により銅４１１で埋められる（ステップ５１７）。或いは又、ビアは、化学気相堆積又は物理気相堆積によって埋められてもよい。図９は、銅でビア空洞部の空隙を埋め、トレンチを埋め、銅の層で誘電体の上面をめっきする銅めっきプロセスの後のビアを表す。幾つかのナノチューブはビア空洞部を超えて延びることから、めっきされた表面は不均一となり、ビア周辺に***を呈する場合があることが観察されるであろう。
ビア空隙を埋めた後で、余分な銅を除去し、余分に長いカーボンナノチューブをトリムするために、チップ組立体の上面は化学機械研磨を受ける（ステップ５１８）。この研磨するステップは、材料を誘電体層４０６の上面まで除去する、即ち、先に形成されたトレンチを除く全ての箇所で銅４１１及びライナ４１０を除去する。図１０は研磨の後のチップ組立体を表す。
銅でビア空隙を埋め、研磨してナノチューブをトリムした後で、ビア及びそのすぐ上の導電体層は、本質的に完成する。次いで、再びステップ５０６から開始することにより、更なる層を堆積することが可能である。
好ましくは、チップは複数の二重ダマシン・プロセスを経て複数のそれぞれの導電体層及びビアを生成し、いずれかの誘電体層を生成するプロセスは、層をエッチングしてトレンチとビア空洞部の両方を形成することを含み、その後、トレンチ及びビア空洞部を同時に銅で埋める単一のめっき加工プロセスが続く。上記の説明においては、ステップ５０１−５０５は、導電体層の銅導電体のみが形成される単一のダマシン・プロセスを反映している。即ち、銅導電体４０３の下方のいずれかのビアの形成は説明されていない。プロセス・ステップのこうした説明は、他の形ではビアの起源を説明することが困難になることから、理解の便宜を図るために採用されている。好ましい実施形態においては、基板及びデバイスのレベルより上の最初の（即ち最も下部の）導電体層を含む全てのビア及びトレンチは、二重ダマシン・プロセスによって形成される。しかしながら、代替的に、何らかの他のプロセスによって、最下部レベルのビアを生成することは可能であろう。
代替的な即ち第２の好ましい実施形態により、カーボンナノチューブと銅の複合材ビアを生成するプロセスは、図１９の流れ図、及び、図１２−図１８の断面図に図示される。このプロセスは金属導電体を完全に囲む障壁を形成しないことから、銅以外のアルミニウムなどの金属と共に用いられることが好ましい。図１２−図１８は、導電体層６０２の中の単一の導電体を図示しており、これは実際には、誘電体によって分離された導電体の複雑なパターンをもった層であることが理解されている。
このプロセスは、図１２に示された、誘電体層上に形成された導電体層から開始する。最初に、誘電体層６０１が、いずれかの従来技術を用いて、下の導電体層であっても基板自体であってもよい既に存在する層の上に堆積される（ステップ７０１）。誘電体層の上に薄いライナ６０２が堆積される（ステップ７０２）。ライナは、原子層堆積又は化学気相堆積により堆積することができるＴｉの単一の層からなることが好ましい。これは主として、導電体層のマイグレーションに対する障壁としてではなく、接着を向上させるように機能する。ライナの堆積の後で、スパッタリング又はいずれかの他の適切な技術を用いて、上面の上に、アルミニウム６０３であることが好ましい導電性金属の層６０３が堆積される。
次いで、アルミニウムの上面にわたって、カーボンナノチューブの成長に適した触媒の層６０４が堆積される（ステップ７０４）。触媒は、Ｎｉ、Ｆｅ、又はＣｏのうちのいずれであってもよく、原子層堆積又は化学気相堆積を用いて堆積することができる。第１の好ましい実施形態に関して上述されたように、触媒は、希釈するか又はその他の方法で断片化することができる。それには、図１９において付加的なステップ７０５として示される、付加的なプロセス・ステップが関与し得る。
次いで、触媒の上部にわたって、薄い障壁層６０５が堆積される（ステップ７０６）。障壁は、原子層堆積又は化学気相堆積によって堆積されたＳｉ３Ｎ４からなる。障壁は、特定の触媒、特にＮｉが誘電体にマイグレーションしないようにする。図１２は、ステップ７０６の後のチップ組立体の小部分の断面を図示する。
次いで、アルミニウム６０３は、フォトレジスト・マスクを用いてアルミニウムの上面をリソグラフィ的にパターン加工するステップと、アルミニウムのマスクされない部分をエッチングするステップと、マスクを除去するステップにより、複数の個々の導電体にパターン加工される（ステップ７０７）。エッチングするプロセスは、必然的に、アルミニウムのエッチングされた部分より上の薄い障壁６０５及び触媒６０４を除去する。それはまた、アルミニウムのエッチングされた部分の下からライナ６０２を除去し、誘電体層６０１までエッチングする。図１３は、ステップ７０７の後のチップ組立体の小部分を図示し、単一のアルミニウム導電体の断面を示す。
次いで、図１４に表されるように、チップ組立体の上面にわたって、それぞれのビアのための空洞部６０７を有した第２の誘電体層６０６が形成される。誘電体層はフッ化ケイ素ガラス低ｋ誘電体であることが好ましいが、他の材料を代替的に用いることもできよう。空洞部は、今後開発されるいずれかのプロセスを含めて、空洞部を伴った誘電体層を形成するためのいずれかの従来のプロセスに従って形成することが可能である。好ましくは、空洞部は複数段階のプロセスで形成され、まず、下にある層の表面全体にわたって誘電体層６０６が堆積され（ステップ７０８）、次いで、このように堆積された誘電体層は、化学機械研磨により平坦化され（ステップ７０９）、次いで、平坦化された誘電体層は、適切なフォトレジストを用いて、リソグラフィ的にパターン加工され、次いで、リソグラフィ・パターンにより、誘電体層の中の選択的な部分がエッチングされて空洞部を形成し（ステップ７１０）、次いで、残された誘電体層からフォトレジストが除去される。
エッチングするプロセスは、また、障壁６０５を除去して、触媒を露出させる。このプロセスにより、誘電体中に同時に大量の空洞部（図１４には図示せず）が形成されることが理解されるであろう。リソグラフィ・マスクは、ほぼ直径２００ｎｍの円形のビア・ホールを生成する、ほぼ２００平方ｎｍのビア用孔を有することが好ましい。ビア・ホールは、４００ｎｍ以上の間隔でプリントすることができる。図１４は、ステップ７１０を実行した後のチップ組立体の一部を表し、ビア空洞部を断面で示している。
次いで、露出された触媒区域からビア空洞部の中にカーボンナノチューブ６０８が成長させられる（ステップ７１１）。カーボンナノチューブは、第１の好ましい実施形態に関して上述されたのと同じプロセス条件下で成長させられることが好ましい。第１の好ましい実施形態の場合と同じく、直径、長さ、及び堆積密度が異なると共に、他の特性、特に電導率の異なるカーボンナノチューブの異種の集合が生成されること、及び、これらのうち幾つかのみが有用となることが予期される。図１５は、カーボンナノチューブを成長させた後のビア空洞部を断面で表しており、このカーボンナノチューブ（及び他の特徴）は、必ずしも真の数及び縮尺で表されているとは限らないことが理解されている。
第１の好ましい実施形態に関して先に説明されたように、カーボンナノチューブは、実質的に平行に成長した長く薄い部材であって、ビア空洞部の容積全体を埋めず、チューブ間に空隙を残す。上述されたようにカーボンナノチューブがビア空洞部に形成された後で、カーボンナノチューブ間のこれらの空隙がアルミニウムで埋められる。空洞部をアルミニウムで埋めるためには、まず、ビア及び誘電体の上に、ライナ６０９が堆積される（ステップ７１２）。好ましくは、ライナはＴｉから成る薄い層であり、その後にＡｌから成るシード層が続く。ライナ層は、原子層堆積又は化学気相堆積を用いて堆積される。ライナを堆積した後で、ビアは、めっき加工により、アルミニウム６１０で埋められる（ステップ７１３）。或いは又、ビアは、化学気相堆積又は物理気相堆積により埋めることもできる。図１６は、アルミニウムでビア空洞部の空隙を埋め、誘電体の表面をアルミニウム層６１０でめっき加工するアルミニウムめっき・プロセスの後のビアを表す。幾つかのナノチューブはビア空洞部を超えて延びることから、めっきされた表面は不均一となり、ビア周辺に***を呈する場合があることが観察されるであろう。
ビア空隙を埋めた後で、平滑で平坦な表面を形成するために、及び、余分に長いカーボンナノチューブをトリムするために、チップ組立体の上面は化学機械研磨を受ける（ステップ７１４）。この研磨するステップは、ビア・ホールをめっき加工した時に生成された、誘電体の上の金属層全体を除去することが好ましい。或いは又、それは、めっき加工された金属層の一部のみを除去して、残りの部分を、誘電体層６０６の上の次の導電体層の一部として残すことができる。図１７は研磨の後のビアを表し、図６の例示においては、残留金属層全体を除去済みであるが、代替的な実施形態においては、層のある部分はそのままの状態で残すことができると理解されている。
アルミニウムでビア空隙を埋め、研磨してナノチューブをトリムした後で、ビアは本質的に完成する。次いで、誘電体層６０６の上に、次の導電体層を堆積することが可能である。研磨するステップにおいて、堆積された金属の残留部分全体が除去された場合には、まず、Ｔｉの層６１１が誘電体の上に堆積されねばならない（ステップ７１５）。この後に、いずれかの従来技術のプロセスを用いたアルミニウムの堆積が続く（ステップ７１６）。図１８は、誘電体層の上に導電体層６１２を堆積した後のビアを表す。パターン加工された時には、導電体層６１２は、ビアが誘電体層６０６から延びている位置に導電体をもつことになる。
理想的には、上述された第１又は第２のプロセスが用いられた場合も、又は何らかの他のプロセスが用いられた場合も、図９−図１０及び図１６−図１８に表されたように、ビアの中のカーボンナノチューブの間の空隙は、全て、金属で完全に埋められる。しかしながら、完璧な結果を得ることは困難であるかもしれず、また、部分的な空隙の充填であっても、カーボンナノチューブと誘電体層の間の接触面積が増やされるという点に関して、実質的な便益を提供することが可能であると認識されるであろう。空隙の完全な充填と、その他の所望の目的との間で何らかの妥協をさせたプロセス・パラメータが、完璧に容認可能な結果を生じ得る。従って、ここでは理想として空隙の完全な充填が示されているが、本発明は、空隙の完全な充填を保証する技術に限定されない。
好ましい実施形態においては、導電体層の導電体と、ビアのカーボンナノチューブ間の空隙にある導電体は、銅で埋められるか、又は、アルミニウムで埋められる。しかしながら、代替的に他の導電性材料を用いることもできることが認識されるであろう。例えば、金属合金を含む、タングステンその他の導電性材料もまた、可能である。加えて、導電体層に用いられる金属は、ビア空隙に用いられる金属と同一であることが好ましいものの、代替的に異なる材料を用いることもできる。さらに別の方法として、カーボンナノチューブと銅などの金属との複合材を使って導電体層を構成することも可能である。
ここでは、種々の寸法、材料、プロセス・パラメータなどが、利用可能な技術を用いて、代表的な値又は好ましい値として与えられた。しかしながら、技術力の進歩につれて、種々のプロセスを実行するための、又は集積回路部品を構成するための、新規の技術が開発される場合があり、具体的には、カーボンナノチューブを作成し操作するための新規の技術が開発される場合があることが認識されるであろう。ここで説明された代表的な技術は、本発明を、いずれかの特定の寸法、材料、又はプロセス・パラメータに限定することを意図されていない。
ここでの好ましい実施形態においては、デジタル・コンピュータ・システムの部品として、集積回路モジュールが示され、説明された。しかしながら、周知のように、集積回路モジュールは、種々のデジタル・デバイスに用いられている。本発明による集積回路チップは、それが「コンピュータ・システム」と呼ばれるか否かに拘わらず、いかなるデジタル・デバイスにおいても用いることができよう。そうしたデバイスのうちの少数の例は、携帯情報端末のような限定された機能をもつデジタル・デバイス、携帯電話、デジタルカメラ、ビル制御装置、自動車及び他の機械製品の制御装置、ロボット工学システム、及び携帯電話を含む。しかしながら、周知のように、集積回路チップは、ますます多くのデバイスに組み込まれつつあり、上記の列挙は、集積回路チップを使い得るデバイスの種類の完全な列挙又は限定と見なされるべきではない。
本発明の具体的な実施形態が、特定の代替構成と併せて開示されたが、当業者であれば、添付の特許請求の範囲内で、形態及び詳細における付加的な変形を行うことができると認識するであろう。
本発明の好ましい実施形態による、カーボンナノチューブ導電体を有する集積回路を用いるためのコンピュータ・システムの主要なハードウェア部品の高レベルのブロック図である。 好ましい実施形態による、集積回路モジュールの切り取られた上面図の簡略化された図示である。 好ましい実施形態による、集積回路モジュールの部分の断面図の簡略化された図示である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、種々の段階におけるカーボンナノチューブと銅の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 第１の好ましい実施形態による、複合材ビアを形成するための全体的なプロセス・ステップを示した流れ図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、種々の段階におけるカーボンナノチューブと金属の複合材ビアの形成を示した、集積回路チップの部分の簡略化された拡大断面図である。 代替的な好ましい実施形態による、複合材ビアを形成するための全体的なプロセス・ステップを示した流れ図である。
符号の説明
４００：層
４０１：誘電体層
４０２：多層ライナ
４０３：銅
４０４：触媒層
４０５：障壁層
４０６：第２の誘電体層
４０７：トレンチ
４０８：空洞部
４０９：カーボンナノチューブ
４１０：多層ライナ
４１１：銅
４１２：トレンチ

Claims (15)

  1. 基板上に形成された複数の能動デバイスと、前記複数の能動デバイスに対する電気的接続を行うための１つ又はそれ以上の導電体層内の複数の導電体と、複数の導電体ビアと、を備え、前記ビアの各々が、第１導電体層のそれぞれの内の第１導電体のそれぞれを、（ａ）それぞれが誘電体層によって前記各第１導電体層から分離されている、第２導電体層のそれぞれの内の第２導電体のそれぞれと、（ｂ）前記基板上に形成され、誘電体層によって前記第１導電体層のそれぞれから分離された前記複数の能動デバイスのそれぞれの能動デバイスと、からなる組のうちの少なくとも１つに電気的に接続しており、前記導電体ビアの各々が、導電性金属の中に埋設された複数のカーボンナノチューブを備える、集積回路チップ。
  2. 前記複数のカーボンナノチューブが前記第１導電体層に対して実質的に垂直に配向されている、請求項１に記載の集積回路チップ。
  3. 前記導電性金属が銅である、請求項１又は請求項２に記載の集積回路チップ。
  4. 前記導電体ビアの各々が、（ａ）導電体、及び、（ｂ）能動デバイス、のうちの少なくとも１つの上に形成された触媒を更に備え、前記導電体ビア内の前記複数のカーボンナノチューブが前記触媒から成長させられたものである、請求項１に記載の集積回路チップ。
  5. 前記触媒が、ニッケル、鉄、コバルト、又は触媒金属と非触媒金属との複合材、のうちの少なくとも１つからなる、請求項４に記載の集積回路チップ。
  6. 前記触媒が断片化されてカーボンナノチューブ形成の密度を減らすようにされた、請求項４又は請求項５に記載の集積回路チップ。
  7. 前記導電体ビアの各々が、前記誘電体層のそれぞれの空洞部内に形成され、前記複数のカーボンナノチューブと、導電性金属が前記空洞部を実質的に埋める、請求項１から６のいずれか１項に記載の集積回路チップ。
  8. 集積回路チップを製造する方法であって、第２チップ層の導電体に結合するための複数の電気的接触部を有する第１チップ層を提供するステップと、前記第１チップ層の上に、前記第１のチップ層内の前記複数の電気的接触部のそれぞれの電気的接触部に対応する複数の空洞部を有する誘電体層を形成するステップと、前記複数の各空洞部の各々の内に複数のカーボンナノチューブを成長させ、前記空洞部の各々の内において前記カーボンナノチューブの間に空隙を残すステップと、前記空隙の体積の少なくとも一部を導電性金属で埋めるステップと、前記誘電体層の上に前記第２チップ層を形成するステップと、を含む方法。
  9. 前記空隙の少なくとも一部を前記導電性金属で埋めるステップが、（ａ）前記空隙中にシード層を堆積するステップと、（ｂ）前記シード層の上に前記導電性金属を堆積するステップと、を含む、請求項８に記載の方法。
  10. 前記誘電体層の前記空隙の壁の上に障壁層を堆積するステップを更に含み、前記障壁層を堆積するステップは、前記空隙の少なくとも一部を前記導電性金属で埋めるステップの前に実施される、請求項８又は請求項９に記載の方法。
  11. 前記障壁層が、窒化チタン及び窒化タンタルからなる組のうちの少なくとも１つからなる、請求項１０に記載の方法。
  12. 触媒パッドのそれぞれを形成して、前記第１層の前記複数の各電気的接触部の上にカーボンナノチューブを成長させるステップを更に含む、請求項８に記載の方法。
  13. 前記空隙の体積の少なくとも一部を前記導電性金属で埋めるステップが、前記第２チップ層の導電体のための複数のトレンチを前記導電性金属で埋めるのと同時に実施される、請求項８から１２のいずれか１項に記載の方法。
  14. 複数の能動デバイスと、前記複数の能動デバイスに対する電気的接続を行うための複数の導電体とを備えた、集積回路チップであって、前記導電体の少なくとも幾つかが、複数の細長いカーボンナノチューブと導電性金属との複合材からなり、前記細長いカーボンナノチューブが、前記カーボンナノチューブの各々が存在している導電体を通る電流の向きと実質的に平行な、それらの各縦軸方向に配向されている、集積回路チップ。
  15. 複数の細長いカーボンナノチューブと導電性金属との複合材からなる前記導電体の少なくとも幾つかが、前記集積回路チップの層の間に延びる導電体である、請求項１４に記載の集積回路チップ。
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