JP2007508754A - 光学的受信パルス列を電気的出力パルス列に変換する方法および装置 - Google Patents

光学的受信パルス列を電気的出力パルス列に変換する方法および装置 Download PDF

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Abstract

光学的受信パルス列を電気的出力パルス列に変換する方法および装置に関する本発明は、光学的受信パルス列を電気的出力パルス列に変換する方法および関連する回路装置をもたらすという課題に基づく。これにより、伝送品質の改善と待ち時間の短縮が達成される。本発明によると、この課題は、方法に関して、電圧パルス列を制御して第１の電圧パルス列に変換することと、第１の電圧パルス列の振幅が制御可能に制限されることによって第２の電圧パルス列に変換されることと、第１の振幅値よりも小さい第２の電圧パルス列の振幅に依存して、第２の電圧パルス列の静的オフセットがなく、かつ、第１の振幅値よりも大きい第２の振幅値よりも大きい第３の電圧パルス列が生成され、動的オフセットがない第３の電圧パルス列が生成されることと、パケットポーズの出現時、第３の電圧パルス列の振幅がゼロにセットされることと、第３の電圧パルス列から出力パルス列が生成されることとによって解決される。

Description

本発明は、光学的受信パルス列を電気的出力パルス列に変換する方法に関する。この場合、光学的受信パルス列は、パルスパケットとパルスポーズとを有し、この場合、光学的受信パルス列は、光に依存する電流パルス列に変換され、光に依存する電流パルス列は電圧パルス列に変換され、電圧パルス列の振幅が制御され、電圧パルス列のパルスが、出力パルス列のデジタル出力パルス列に変換される。
さらに本発明は、光学的受信パルス列を電気的出力パルス列に変換する装置に関する。
従来技術から、赤外線受信機は、フォトダイオードのバイアス電圧生成器と、光電流を電圧に変換するトランスインピーダンス増幅器と、デジタル信号を形成してさらに処理する比較器とからなることが公知である。
このような解決処置は、差動信号を処理する回路の非対称性により生じるオフセットを補償するか、または、場合によっては存在する周囲光を補償するためにDC制御ループを利用する。
DC結合増幅器を用いた場合の非常に低速の制御ループは、高次多項式（＞２）を生成する極を全伝達関数に生成する。
例えば、IｒDa規格に準拠した各赤外線通信の原理は、送信された光パルスを変換するだけである。しかしながら、さらなるパルスは、比較的高次のシステムにより、特に、長いパルスパケットを特徴とする長いデータ伝送の後、情報伝達の種類、または伝達プロトコルに基づいた非対称信号特性および／または高光電流の場合に生じ得る。
非対称信号特性は、エネルギーは光パルスのみによってシステムに導入されるが、動作点へのフィードバックは、システム固有の時定数を有する固有プロセスとして行われるという事実に基づく。
従って、記載される制御装置には、信号強度およびデューティサイクルに依存して入力信号の積分に対応する整流電圧が印加される。パルスパケットの受信後、受信機の入力に光パルスがもはや存在しない場合、この電荷は増幅器オーバーシュートの形態で補償され、いわゆる「派生パルス」と呼ばれる１つまたは複数のさらなるパルスになる。
従来技術のさらなる不利な点は、強い光強度で比較的長時間伝送された後、増幅器が信号強度の弱い信号を受信できないことである。そこで、システムが元の状態に戻る、いわゆる待ち時間が生じる。
本発明の課題は、光学的受信パルス列を電気的出力パルス列に変換する方法、および、関連する回路装置を提供することである。これによって、信号伝送品質が改善されかつ待ち時間が短縮される。
本発明によると、この課題は、冒頭で述べた種類の光学的受信パルス列を電気的出力パルス列に変換する方法では、電流パルス列が制御されて第１の電圧パルス列に変換されることと、第１の電圧パルス列が第２の電圧パルス列に変換されることと、第１の電圧パルス列の振幅は、第１の電圧パルス列が制御可能な態様で制限されることによって第２の電圧パルス列に変換されることと、第２の電圧パルス列の振幅に依存して、第１の振幅値の下方に、第２の電圧パルス列の静的オフセットがない第３の電圧パルス列が生成されることと、第１の振幅値の上方に、第３の電圧パルス列は、第２の電圧パルス列の静的オフセットを限定的にのみ有さないことと、第１の振幅値よりも大きい第２の振幅値の上方に、動的オフセットがない前記第３の電圧パルス列が生成されることと、第２の振幅値の下方に、第３の電圧パルス列は、限定的にのみ第２の電圧パルス列の動的オフセットを有しないことと、パケットポーズが出現した場合、第３の電圧パルス列の振幅がゼロセットされることと、第３の電圧パルス列から、出力パルス列が生成されることとによって解決される。
光パルスの形態で受信側ダイオードに到達する受信パルス列は、パルスパケットとパケットポーズとからなる。その際、パルスパケットは、パルス持続時間とパルスポーズとを有する１つまたは複数の単一パルスを含み得、これにより、パルスパケットが１つのパルスしか含まない場合に備えて、パルス持続時間は、パルスパケット持続時間に対応し、パルスポーズは、パケットポーズに対応する。
受信された光学的受信パルスは、光に依存する電流パルス列に変換され、続いて、トランスインピーダンス増幅器により第１の電圧パルス列に変換される。この変換は、トランスインピーダンス増幅器の増幅を制御して行われる。このように生成された第１の電圧パルス列は、後続のステップにおいて、同様に、増幅を制御して第２の電圧パルス列に変換される。２つの変換工程において増幅を制御する目的は、同じ電圧振幅で生じるすべての信号強度に対して第２の電圧パルス列を生成することである。
第２の電圧パルス列の第３の電圧パルス列への変換は、第２の電圧パルス列の信号振幅に依存して異なった方法で行われる。
第１の振幅値の下方に、静的オフセットのない第３の電圧パルス列が生成され、すなわち、パルス列を第２の電圧パルス列に変換することによって生成された望まないオフセットが、有効信号から分離され、従って、後続の方法ステップにもはや影響しない。例えば、 比較器の信号変換が入力側のオフセットによって劣化することが、後続の比較器に影響しない。
第２の振幅値の上方に、動的オフセットのない第３の電圧パルス列が生成され、すなわち、パルス列を第２の電圧パルス列に変換することによって生成された静的オフセットは有効信号から分離されない。この方法ステップの変換工程は、例えば、ハイパス回路により行われる。非対称信号特性を有する信号を伝送する場合、ハイパス出力にて所望でない電圧パルス列の平均値の積が生じる。動的オフセットと呼ばれるこの効果を阻止するために、第２の振幅値の上方に位置する電圧パルス列の積分が除去される。
第１の振幅値の上方の領域では、第２の電圧パルス列の振幅の値が大きくなるにつれ、静的オフセット分離の作用が低減される。同様に、第２の電圧パルス列の振幅が小さくなるにつれ、第２の振幅値の下方の動的オフセット低減の作用が益々低減される。この低減は、線形または非線形の関数プロファイルを有し得る。
このようにして生成された第３の電圧パルス列は、信号伝送中にパケットポーズが生じるとゼロセットされ、すなわち、後続の方法ステップの精度を改善するために、場合によっては生じる信号振幅エラーが除去される。
最後の方法ステップにて、第３のパルス列が出力パルス列に変換される。ここで、例えば、後続ステップのために必要な信号条件が生成される。
本発明のある実施の形態では、すべての電気的パルス列は差動信号パルス列である。
本発明による方法では、光学的受信パルス列の電気的出力パルス列への変換は、ワンクロック信号および差動信号を用いて行われ得る。
本発明のさらなる実施の形態では、第２の電圧パルス列の非対称パルス列に対して第３の電圧パルス列を生成するために動的オフセット分離が行われることと、第２の電圧パルス列がコンデンサを用いてハイパスフィルタリングされることと、各パルスポーズにて、第２の電圧パルス列の振幅の値に依存して変化する数値分、コンデンサの放電が行われる。
第２の電圧パルス列の第３の電圧パルス列への変換は、ハイパス特性を有する装置によって行われる。しかしながら、非対称信号特性を有する信号を伝送する場合、ハイパス出力にて電圧パルス列の所望でない積が生じる。この動的オフセットを阻止するために、本発明により、積分工程に対して対向処置が講じられる。このために、それぞれパルスポーズにて少なくとも部分的にハイパスコンデンサの放電が行われる。放電の強度は、正比例する第２のパルス列の振幅によって決定される。
本発明の特殊な実施の形態では、出力パルス列の各パルスが規定時間長との時間比較を開始し、規定時間長の経過後、パルスパケットの終了を示す「Lock」信号が生成される。
本発明による方法により、進行中のデータ伝送が絶えず検知され、従って、データ伝送の終了が絶えず検知される。この検知を実行するために、出力パルス列の各パルスによって規定時間長との時間比較が開始される。例えば、出力パルス列パケットの最後のパルスが時間比較を開始し、時間比較の満了前にさらなるパルスが到着しない場合、時間比較の満了とともに、進行中のデータ伝送の終了を示す信号が生成される。時間比較内にさらなるパルスが到着した場合、比較工程が元に戻り、時間比較が再び最初から始まる。
本発明のある実施の形態では、時間長が待ち時間よりも小さく、最長のパルスポーズよりも大きい。
例えば、高光強度でのデータ伝送後、装置に依存する時間の間、変換ユニットの増幅器は、信号強度の弱い信号を規則どおり処理することができない。この期間は待ち時間であり、この待ち時間を規定することにより、時間長の時間領域の上限が決まる。さらに、時間長の上限を確定する場合、１１５kBit／秒のSIRプロトコルでのポーズの最長持続時間に留意する必要がある。
時間長の下限は、最低速で支援され得る伝送モードのパルス幅によって決定される。例えば、９．６kBit／秒のSIRプロトコルでのデータ伝送は、最大パルス幅は２２μｓになる。従って、長いパルスのパルス持続時間中にもなおLock信号が生成されることを不可能にするために、時間長は、この２２μｓよりも大きくなければならない。
本発明のある実施の形態では、電流パルス列を電圧パルス列に変換する際に生成される第１の電圧パルス列の振幅を制御するために、第２の電圧パルス列の振幅に依存する第１の制御電圧「AGCSH」が生成される。
本発明によると、少なくとも電流パルス列の第１の電圧パルス列への変換は制御可能に行われる。制御電圧「AGCSH」は、パルス位置、パルス幅、または、派生パルスの形成の急激な変化を阻止するために、勾配付けされた、すなわちアナログ電圧として生成される。
本発明のある実施の形態では、第２の電圧パルス列の振幅が第１の振幅値の上方に位置し、かつ、Lock信号がアクティブである場合、パケットポーズが生じると、第３の電圧パルス列の振幅をリセットするために、第１の制御電圧「AGCSH」に依存する第２の制御電圧「ゼロ」が生成される。
生成された制御電圧「AGCSH」によって制御されて第２の制御電圧「ゼロ」が形成される。この制御電圧の任務は、パケットポーズが生じると、第３の電圧パルス列の振幅をリセットすることであり、ここで、制御信号「ゼロ」は、第２の電圧パルス列の振幅が第１の振幅値の上方に位置し、Lock信号によりデータ伝送の終了が示された場合にのみ形成される。第３の電圧パルス列の振幅をリセットすることによって、ハイパス時定数が低減される一方で、差動信号法を用いた場合にデジタル出力パルス列を生成する後続配置された装置のすべての差動信号制御が阻止される。
本発明の特殊な実施の形態では、第１の制御電圧「AGCSH」に依存する第３の制御電圧「Limiter」が生成され、これにより、第２の電圧パルス列の振幅が制限される。
電流パルス列の電圧パルス列への規則的な変換と並んで、第１の電圧パルス列の第２の電圧パルス列への後続の変換も規則的に行われる。この制御は、制御信号「Limiter」によって、理想的にも、第２の電圧パルス列がすべての信号強度に対して同じ振幅を有するように行われる。その際、制御電圧「Limiter」は、制御電圧「AGCSH」に依存して生成されるので、例えば、大きい信号の場合に生じる妨害的な非線形の大信号効果を回避するために、制御電圧「AGCSH」の最小増幅値に達した後、制御電圧「Limiter」を変更することによって制御を継続して振幅をさらに低減する。
本発明の別の実施の形態では、第１の制御電圧「AGCSH」に依存する第４の制御電圧「Short」と、従って、静的または動的オフセットがない第３の電圧パルス列が生成される。
第４の制御電圧「Short」も信号振幅の値に依存して生成される。この制御電圧は、静的オフセットがない第２の電圧パルス列の小さい信号振幅が生じた場合に生成される第３の電圧パルス列の生成を制御し、すなわち、第２の電圧パルス列の同じ分が消去される。
第２の電圧パルス列の大きい信号振幅については、静的オフセット分離が「Short」によりスイッチオフされる。これにより、例えば、支配的な極の２から１への低減が実現され、これにより、偏向後、第３の電圧パルス列の動作点へのフィードバック挙動が改善される。
本発明のさらなる実施の形態では、第１の制御電圧「AGCSH」に依存する第５の制御電圧「Lebel」が生成され、これにより、第３の電圧パルス列を出力パルス列に変換する際に比較器のスイッチング閾値とヒステリシスとが制御される。
光伝送の原理に基づき、変換ユニットにおける増幅器は、「ライト・オン」工程により正の方向にのみ偏向し、信号レベルは、増幅器の固有プロセスによってのみフィードバックされる。この理由から、比較器閾値は、差動零点に対して非対称および正方向に位置しなければならない。誤検出を回避するために、出力パルス列を生成する比較器装置の反応閾値とヒステリシスとが「Lebel」により適合される。
本発明によると、冒頭で述べた種類の光学的受信パルス列の電気的出力パルス列への変換のための装置における課題は、フォトダイオードの電極が、それぞれ、コンデンサを介してトランスインピーダンス増幅器の入力と接続されることと、トランスインピーダンス増幅器の出力がバッファ増幅器の入力と接続されることと、バッファ増幅器の出力がハイパス回路を介して比較器の入力と接続され、ハイパス回路のコンデンサは制御可能な素子によりブリッジ接続されることと、トランスインピーダンス増幅器の増幅を制御する増幅制御装置の入力がバッファ増幅器の出力と接続され、増幅制御装置の出力は、トランスインピーダンス増幅器の制御信号入力と接続されることとによって解決される。
光学的受信パルスを受取るフォトダイオードは、バイアス電圧を生成する装置と接続される。この装置により、フォトダイオードの負のバイアス電圧が実現される。
さらに、フォトダイオードのアノードおよびカソードは、それぞれ１つのコンデンサンスを介してトランスインピーダンス増幅器の入力と接続される。コンデンサにより、トランスインピーダンス増幅器にて電流／電圧変換する前に、受信信号の周囲光成分または直流成分が分離され、従って、トランスインピーダンス増幅器は第１の電圧パルス列を提供する。
トランスインピーダンス増幅器の出力は、決定された増幅Vで第１の電圧パルス列を第２のパルス列に変換し、その出力にて出力するバッファ増幅器の入力と接続される。
バッファ増幅器の出力は、後続配置されたハイパス回路の入力と接続される。本発明によると、このハイパス回路は、ハイパス回路のコンデンサが制御可能な素子によりブリッジ接続されるという特殊性を有する。この制御可能な素子は、例えば、トランジスタであり得、このトランジスタにより、ハイパスのコンデンサが信号経路にて直流電圧の分離を引き起こすか、または、ハイパスの機能を取り消すことが可能になる。トランジスタの特性曲線および対応する制御により、これらの２つの極限状態間で、さらなる状態が可能である。ハイパス回路は、第２の電圧パルス列を第３の電圧パルス列に変換する。
ハイパス回路の出力は、第３の電圧パルス列を出力パルス列に変換し、出力パルス列の出力にて出力する比較器の入力と接続される。
パルスの変換を制御するために、増幅制御装置は、入力側でバッファ増幅器の出力と接続され、出力側でトランスインピーダンス増幅器のAGC入力と接続される。増幅制御装置を用いて、様々な受信光強度で振幅を一定に保つことを目的として、第１の電圧パルス列の振幅が制御される。
本発明の別の実施の形態では、トランスインピーダンス増幅器とバッファ増幅器との間、バッファ増幅器とハイパス回路との間、および、ハイパス回路と比較器との間の接続が差動信号を伝送する２つの信号経路からなる。
本発明による装置は、ワンクロック信号を処理するために、または、差動信号を処理するための対応するモジュール設計により設計され得る。
本発明のさらなる実施の形態では、ハイパス回路は２つの入力を有し、入力INは第１のコンデンサの第１の端子と接続され、入力IPは、第２のコンデンサの第１の端子と接続されることと、第１のコンデンサの第２の端子は、ハイパス回路の出力ONと接続され、第２のコンデンサの第２の端子は、ハイパス回路の出力OPと接続されることと、入力側の第１の分圧器と出力側の第２の分圧器とが設けられ、これらの分圧器のそれぞれは、中間タップと互いに接続されることと、第１および第２のコンデンサは、（それぞれ制御可能な素子としての）各１つのMOSFETのソース／ドレイン領域によってブリッジ接続されることと、２つのトランジスタのゲート端子は、入力「Short」と接続されることと、出力ONおよび出力OPは、第３のMOSFETのソース／ドレイン領域の各１つの端子と接続され、第３のMOSFETのゲート端子は、「ゼロ」入力と接続されることとが提供される。
差動信号法による信号処理における本発明によるハイパス回路は、装置の入力および出力と接続された各１つのコンデンサと、各１つの抵抗器とを有する２つの対称的ハイパス回路からなり、２つの抵抗器は互いに接続されてハイパス回路の２つの出力間に配置され、第１の中間タップを有する。さらに、この回路は、２つの抵抗器からなる入力側の分圧器からなり、この分圧器は、回路の２つの入力間に配置され第２の中間タップを有する。第１および第２の中間タップは互いに接続される。本発明によると、第２の中間タップにて、上流側に接続されたバッファ増幅器の電圧の手段が調整され、この電圧は、中間タップの接続により、出力側の分圧器を介してハイパス回路の出力における信号に重畳され、これによって、差動信号のオフセット分離効果に対してこの装置による負の影響が及ぼされることはない。このバッファ動作点の比較器の入力への伝送は、比較器入力の動作点を生成するために効果的な方法である。
２つのハイパスコンデンサは、それぞれ、例えば、ｐチャネルトランジスタであり得るMOSFEＴのソース／ドレイン領域とブリッジ接続され、このトランジスタのゲートは、例えば、システム全体の極の低減につながる大きい入力信号強度の場合にハイパスコンデンサをブリッジ接続するために制御信号「Short」と接続される。
さらなるMOSFETは、２つの出力ONと出力OPとの間のソース／ドレイン領域がハイパス回路に接続される。MOSFETのゲート端子は、制御信号「ゼロ」と接続される。この制御信号により、例えば、伝送の終了を検知した後、所定の時間の間、出力信号をゼロに低減することができるので、後続配置された比較器によってエラーパルスが検出され得ない。これにより、同時に、ハイパスの時定数が低減され、従って、上流接続されたバッファ増幅器出力の静的オフセットのハイパスコンデンサへの高速充電が可能になる。
本発明のさらなる実施の形態では、比較器の出力は、パルスパケット終了を知らせるインタロック論理の入力と接続され、インタロック論理部の第１の出力（「Time」）は、増幅器制御装置の第２の入力（「Time」）と接続される。
比較器の出力パルス列を出力する出力は、インタロック論理部の「Comp」入力と接続される。インタロック論理部の任務は、進行中のデータ伝送の終了、および終了を示す「Time」出力信号の発生を検知することである。このために、この装置は、所定の時間長との時間比較を行なうタイマを備える。このタイマは、出力パルスが検出および出力される度に新規にスタートし、これにより、「Time」出力信号は、少なくとも一時的に最後の出力パルスの後、時間比較の満了後に出力される。インタロック論理部の出力「Time」は、増幅制御装置の関連する入力と接続される。この信号により、増幅制御に的確に影響を及ぼすことが可能であり、例えば、待ち時間を短縮する目的で、パケットポーズ中に増幅制御を促進することが可能である。
本発明のさらなる実施の形態では、インタロック論理部の第２の出力（「Look」）は、エンド制御装置の第１の入力（「Look」）と接続され、エンド制御装置の第２の入力（「AGCSH」）は、増幅制御装置の出力と接続され、エンド制御装置の出力（「Zero」）は、ハイパス回路の「Zero」入力と接続される。
インタロック論理部のさらなる出力信号は、「Lock」出力信号である。この出力信号は、比較器の出力パルス列と「Time」信号との組合せにより生成され、Lock出力にて出力される。この信号はまた、データ伝送終了を検知するために利用される。インタロック論理部の「Lock」出力は、本発明によるエンド制御装置の「Lock」入力と接続され、このエンド制御装置の「AGCSH」入力は、増幅制御装置の「AGCSH」出力と接続される。この装置を用いて、および、組合せにより、ハイパス回路の「Zero」出力信号が生成され、装置の「Zero」出力にて出力される。増幅制御装置によって送達された「AGCSH」信号は、比較器により目標値と比較される。伝送の終了が検知された後、信号「Zero」は、上述の最終処理のためにハイパス回路に出力される。同時に、「AGCSH」電圧の実効振幅値が目標値と比較され、「Zero」信号の論理状態に達すると変更され、これにより、進行中の最終処理が中断される。
本発明のさらなる実施の形態では、エンド制御装置の第２の出力（「Intens」）は、増幅制御装置の第３の入力（「Intens」）と接続される。
エンド制御装置によって生成されたさらなる出力信号は、「Intens」信号である。この信号は、装置にて実行された「AGCSH」電圧と目標値との比較状況に関する情報を付与する。この信号出力と増幅制御装置の「Intens」入力との接続により、「Time」信号との結合した状態で、データ伝送の終了を検知した後、増幅制御装置にて最終処理工程を開始すること、および、比較器の目標値に達した後、エンド制御装置にて的確に終了させることが可能である。従って、装置の待ち時間を最小にすることが可能である。
本発明は、以下において実施例を用いて詳細に説明される。関連する図面にて、
図１は、従来技術による光学的受信パルス列を電気的出力パルス列に変換する装置を示す。この装置は、光パルスを受信するフォトダイオード１と、フォトダイオード１のためのバイアス電圧生成器２と、後続配置されたトランスインピーダンス増幅器３と、出力パルス列を生成する比較器４とからなる。
本発明による変換装置が図２に示される。この装置は、バイアス電圧生成器２と接続するフォトダイオード１からなり、フォトダイオード１の電極は、コンデンサ５を介してトランスインピーダンス増幅器３の入力とそれぞれ接続される。トランスインピーダンス増幅器３の出力は、後続配置されたバッファ増幅器６の入力と接続される。バッファ増幅器６の出力は、本発明によるハイパス回路７の入力と接続され、ハイパス回路７の出力は、比較器４の入力と接続される。比較器４は、出力パルス列を出力する出力を有する。トランスインピーダンス増幅器３の増幅を調整するために、この増幅器３は、制御信号入力（「AGCSH」）を有し、この制御信号入力（「AGCSH」）は、増幅調整装置８の出力と接続される。増幅調整装置８の入力は、例えば、バッファ増幅器６の出力と接続される。例えば、バッファ増幅器６、ハイパス回路７、および比較器４のさらなる調整または制御は、特に有利な装置の実施の形態で提供される。
本発明による方法は、光学的受信パルスを電気的出力パルスに変換して差動信号を処理する装置の特殊な実施の形態にて図３により説明される。
信号経路は、バイアス電圧生成器２で開始し、このバイアス電圧生成器２は、例えば、IrDAプロトコルに従って光学的受信パルスを受信するフォトダイオード１等の負のバイアス電圧を生成するために利用される。
以下において、トランスインピーダンス増幅器３の入力にてハイパスコンデンサ５により周囲光成分または直流電流成分を分離する。このトランスインピーダンス増幅器３は、電流／電圧変換器として動作し、フォトダイオード１によって生成された光に依存する電流パルス列を第１の電圧パルス列に変換する。トランスインピーダンスのコンダクタンスとして、例えば、ゲートにて電圧制御することによってコンダクタンスが変更され得るデプレッション型トランジスタが用いられる。
信号経路にて後続する所定の増幅「V」を行うバッファ増幅器６は、直流電圧によりトランスインピーダンス増幅器３に結合される。従って、バッファ増幅器６の出力にて、第２の電圧パルス列のパルス形状の信号電圧と並んでオフセット直流電圧も存在する。
静的オフセット電圧およびその温度変動を最小にするために、トランスインピーダンス増幅器３およびバッファ増幅器６がバイポーラ型差動増幅段として実施される。
本発明によるハイパス回路７は、オフセット電圧を誘導するバッファ増幅器６と比較器４との間に接続される。このハイパス回路７は回路装置全体に組み込まれ、それにより、第２の電圧パルス列の信号振幅が小さく、第１の振幅値の下方にある場合、ハイパス回路７内で実現される対称的ハイパス装置を用いてオフセット分離が行われる。バッファ増幅器６として比較器４の応答閾値の範囲に位置するトランスインピーダンス増幅器３のオフセット値を許容するために、このオフセット分離が必要である。
従って、小さい入力信号では、２つのハイパスの支配的な極、すなわち、コンデンサ５によって決定される周囲光分離ハイパスの極とハイパス回路７自体に設けられたコンデンサの極とが許容される。このことは、各IrDAプロトコルのポーズが、ハイパス回路７の差動−出力電圧状態を電圧変動−零点に戻すために十分であるので可能である。
これに対して、第２の電圧パルス列の入力信号振幅が大きく、第２の振幅値の上方にあり、バッファ増幅器６の出力差動電圧が明確にオフセット電圧の上方にある場合、ハイパス回路７に組み込まれた対称的ハイパスが第４の制御電圧「Short」により無効にされる。このようにして、本来２つの支配的な極を１つに減らすことが実現される。この低減は有利である。なぜなら、ハイパス回路７の差動−出力電圧の電圧変動−零点へのあらゆる近似が漸近的に行われるからである。
入力信号振幅が大きい各パルスパケットの終了時に、第２の制御電圧「Zero」によるハイパス回路７へのさらなる干渉により、第４の制御電圧「Short」によって放電したハイパスコンデンサが、短時間のうちにバッファ増幅器６のオフセット出力電圧のレベルに再び充電され得る。このために、パルスパケット終了後の特定の時間の間、ハイパス回路７の差動出力電圧がゼロにシフトされる。このようにして、２つの効果が得られる。まず、ハイパス時定数の著しい低減が達成され、これにより、バッファ増幅器６のオフセットがハイパス回路７のハイパスコンデンサに直接伝送される一方で、比較器４のあらゆる差動信号制御が回避される。
第１の振幅値と第２の振幅値との間の範囲にて、パルスパケット終了後に第２の制御電圧「Zero」により比較器４の制御を回避することもまた適切である。信号が非常に小さく、第１の振幅値の下方にある場合、第２の制御電圧「Zero」はアクティブでない。なぜなら、ハイパス回路７の差動出力電圧をゼロにシフトさせるMOSFETの寄生成分によって外乱がもたらされ得るからである。
効果上の理由から、バッファ増幅器６の２つの出力の出力側のコモンモード動作点が平均化され、入力側の動作点として比較器４に伝送される。
電圧パルス列の検知、およびそのデジタル出力パルス列への変換は、ハイパス回路７の出力に接続された比較器４によって行われる。増幅器装置のおよび差動原理による信号処理の制御の種類に基づき（ここで、増幅器の偏向は「ライト・オン」状態を通じて正の方向にのみ行われ、動作点へのフィードバックは、増幅器の固有プロセスによってのみ行われる）比較器４の比較器スイッチング閾値は電圧の差動零点に対して非対称的に正でなければならない。比較器４は、制御段「Level」を有し、この制御段を介して、本発明による第５の制御電圧「Level」を用いて、信号強度に対応して誤検出を回避するための比較器４の応答閾値およびヒステリシスの制御が実現される。
IrDA規格により、赤外線信号が非常に広いダイナミックレンジで伝送される。受信フォトダイオードによって生成される等価の電流は、約５０nA〜１０mA以上の範囲で変動する。これは、５の１０乗よりも大きいダイナミックレンジに対応する。
変換装置が、電圧パルス列に変換される生じるすべての信号流を、IrDAに従って、それぞれの速度範囲を規定するプロトコルに対応して伝送し、パルス持続時間およびパルス位置に関して所定の特性を有するデジタル出力パルス列に変換できるように、増幅調整および（トランスインピーダンス増幅器３の利用可能な制御領域がこれを妨げ得ない限り）過制御効果を回避するために信号制限が行われる。
電圧パルス列の振幅調整は、増幅調整装置８が引き受ける。この装置は、信号経路から入力情報を受取る。このために、図３による本発明による装置では、バッファ増幅器６の出力が増幅調整装置８の第1の入力と接続される。第１の制御電圧を出力する増幅調整装置８の第１の出力は、トランスインピーダンス増幅器３の制御信号入力「AGCSH」と第３の制御電圧を出力する増幅調整装置８の第２の出力は、バッファ増幅器６の制御信号入力「Limiter」と接続される。
これにより明らかになる制御ループの任務は、トランスインピーダンス増幅器３および／またはバッファ増幅器６の伝送パラメータを理想的にも、バッファ増幅器６の出力にて、電圧パルス列のすべての信号強度に対して同じ信号が発生するように影響を及ぼすことである。
この理想的なケースは、一方では回路を集積するために利用可能な素子の特性曲線の特性に基づいて、他方では仕様または要件に応じて１．８Vと２．４Vの間に位置する動作電圧が非常に小さいために制限された電圧変動許容範囲、および技術的制約による部分回路のオフセットによって実際には実現できないので、この調整は、光電流の上限までしか行われ得ない。
負の影響、例えば、パルス列のパルス位置および／またはパルス幅の急激な変化、あるいは、エラーパルス、調整工程による入力信号強度の変化および信号経路の特性の変化によって引き起こされ得るいわゆる派生パルスを、信号伝送の間回避するために、増幅調整装置８にて生成される可能な限りすべての制御信号が、勾配付けされた、すなわちアナログ信号として生成されなければならない。
信号強度に関する情報を含み、かつ、本ケースではトランスインピーダンス増幅器３におけるトランスインピーダンスの急峻性の調整を示す増幅調整のために利用される、増幅調整装置８にて取得される第１の制御信号「AGCSH」から、本発明により、さらに、アナログ制御信号が取得され、これらの信号は、バッファ増幅器６のための信号制限する「Limiter」と、ハイパス回路７内の対応するオフセット低減のための「Short」と、比較器４の応答閾値および／またはヒステリシスに影響を及ぼす「Level」である。
第３の制御電圧「Limiter」は、トランスインピーダンス増幅器３の急峻性を調整するための電圧変動許容限界に達した後、バッファ増幅器６の出力信号の制限を開始するように生成される。
さらに、本発明による回路装置では、インタロック論理部９とエンド制御装置１０という２つのさらなるモジュールが存在する。信号伝送中に増幅調整装置８から取得した強度情報「AGCSH」に依存して、および、適切な信号管理により、これらのモジュール９、１０によってデジタル信号「Zero」と「Intens」とが生成される。信号「Zero」により、ハイパス回路７のコンデンサへのオフセットの再充電が制御され、「Intens」により、上述の出力信号「AGCSH」の時間挙動が制御されて変更され、従って、「AGCSH」に依存する信号「Limiter」、「Short」、および「Level」も制御される。従って、本発明によるこの装置を用いて、装置が任意の強度の電圧変動により、検知限界の信号を再び受信することが可能になるまでの時間、いわゆる待ち時間を最小にすることが可能になる。
ここで詳細に示されない回路装置が、比較器４によって出力された出力パルス列を種々のIrDAプロトコルのパルスの必要条件に適合させるために、比較器４の出力に接続し得る。
以下において、装置にて用いられる部分モジュールとそれらの機能的特徴が記載される。
図４では、フォトダイオード１の負のバイアス電圧を生成するバイアス電圧生成器２の実施例が示される。このバイアス電圧生成器２では、可能な最大バイアス電圧が、デプレッション型トランジスタにより実現された電圧源１１によって生成され、この電圧源１１の動作点は、２つのデプレッション型トランジスタからなる積層した電流源１２により調整される。
フォトダイオード１のカソードは、電圧源１１のソース端子と電流源１２のドレイン端子との間に接続される。フォトダイオード１のカソードにおける電圧源１１の利用は適切である。なぜなら、これにより、同時に外部供給電圧「VDDext」に対して高い動作電圧が抑制されるからである。
フォトダイオード１のアノードは、電流源１２のソース端子と、本発明による線形の抵抗器１３とダイオード１４の接地された並列回路との間の接続部に接続される。これらの並列回路１３、１４は、小さい光電流が十分に妨げられることなくトランスインピーダンス増幅器３の入力に流入させ得る。このことは、バイアス電圧生成器２の抵抗器１３とトランスインピーダンス増幅器３の加算ノードにおける電流とからなる分流器が、コンデンサ５を介してトランスインピーダンス増幅器３の入力電流にとって有利に働いた場合にのみ生じ得る。
ダイオード１４は、トランスインピーダンス増幅器３が電圧変動許容範囲に基づいてもはや受取ることができないような大きい光電流では、大信号時のトランスインピーダンス増幅器３の最大入力電圧がダイオード順方向電圧の大きさを上回らないことを保証する。バイアス回路内の本発明による部分解決処置により、小さい光電流については、規則R（１３）＞＞Zin(3)に留意して、分流器が入力電流に常に有利に働くことが保証される。
これに対して、光電流が比較的大きい場合にダイオード１４の順方向電圧値が達成されると、これによりフォトダイオード１の負のバイアス電圧が引き続き保たれることがさらに保証される。検知限界のフォトダイオード１の負の最大バイアス電圧を可能にするために、光電流の大きさに関係なく線形部分１３が必要である。光電流が増加する場合に分流の配分を変えることによって、光電流の益々多くの部分が直接グラウンドに導かれ、従って、トランスインピーダンス増幅器３の過制御を引き起こし得ない。
図５では、図３のトランスインピーダンス増幅器３の回路装置の詳細な例が示される。このトランスインピーダンス増幅器３は、実施例ではｎデプレッション型トランジスタ１６として構成される、それぞれ反転する信号経路が各１つの制御可能なコンダクタンスにより実現される差動増幅器１５からなる。Nデプレッション型トランジスタ１６のゲートは、増幅調整装置８の第１の制御電圧「AGCSH」の出力と接続される。
このようにして、電流／電圧変換の変換急峻性は強度に依存して追跡される。従って、最小の第１の制御電圧「AGCSH」が電流／電圧変換の最大急峻性をもたらす。これをもって検知限界が定義される。ｎデプレッション型トランジスタ１６によって実現され得る変換急峻性の最小値は、第１の制御電圧「AGCSH」の電圧変動許容限界により達成される。
図６は、図５の差動増幅器１５の適切な内部回路を示す。すでに述べたように、これは、オフセットの理由から、バイポーラトランジスタ１７を用いて構成される。信号「OUTP」と「OUTN」のコレクタ動作点の安定性の要件は、ソース側でこの上に配置されたnデプレッション型トランジスタ１６を根拠とし得る。従って、実際に構成する場合、トランジスタ１７のベース／エミッタ電圧の温度係数が、正の温度係数TK2を有する電流決定する抵抗器１９に対して負の温度係数TK1を有する負荷抵抗器１８の温度係数の符号が異なることによって補償される。許容動作電流にて帯域幅を改善するために、フィードフォワード技術の原理がコンデンサ２０の形態で用いられる。
図１のバッファ増幅器６のある実施例が図７および図８に示される。演算増幅器２１は、図８によると再びバイポーラ差動増幅器として構成される。この増幅器は、線形素子２２および２３と共に、差動信号の電圧増幅器として適用される。コンデンサ２４は、差動増幅器入力コンデンサを補償するために利用される。このことは、上位３dB周波数に設定された場合の電流コンシューマを最適化するために用いられる。本発明によると、増幅「V」を決定するフィードバック抵抗器２２と並列にｐチャネルトランジスタ２５が接続され、このｐチャネルトランジスタ２５のゲートは、増幅調整装置８によって生成されるアナログの第３の制御電圧「Limiter」と接続される。このようにして、電圧変動許容範囲に依存して、バッファ増幅器６の増幅および帯域幅に対して同時に影響を及ぼすことが可能である。
図８は、図７の演算増幅器２１の実施の形態を示す。この増幅器もバイポーラ差動増幅器として実現される。出力の動作点の安定化は、比較器４の入力動作点の生成、および、トランスインピーダンス増幅器３へのDC結合を考慮して行われる。
本発明によるハイパス回路７の回路装置を示す図９に示される回路装置の核心となるのは、抵抗器２６とコンデンサンス２７とからなる対称的ハイパスである。
本発明によると、ハイパスは、バッファ増幅器６の動作点を平均化するため、およびタップ点に接続するための分圧器２８によってハイパス抵抗器２６間に実現され、これらのハイパス抵抗器２６を介して、オフセット分離の効果が負の影響を受けないように、装置の２つの出力「OP」および「ON」上に同じ直流電圧信号が重畳される。
さらに、本発明により、２つのコンデンサンス２７の端子は、それぞれ、ｐチャネルトランジスタ２９のソースまたはドレイン端子と接続され、このｐチャネルトランジスタ２９のゲートは、同様に、増幅調整装置８にて生成される第４の制御電圧「Short」によって駆動される。この制御信号は、第２の電圧パルス列の入力信号振幅が大きい場合にコンデンサンス２７のブリッジ接続に利用され、従って、上述のシステム全体の極の低減のために利用される。
さらに、図９におけるハイパス回路７の２つの出力ノード「OP」および「ON」は、さらなるｐチャネルトランジスタ３０のソース端子またはドレイン端子にそれぞれ接続され、このｐチャネルトランジスタ３０のゲート端子は、エンド制御装置１０によって生成された第２の制御電圧「Zero」によって駆動される。トランジスタ３０は、パケットポーズが検知された後、ハイパス回路７の出力差動信号を所定の時間の間、ゼロに低減するために用いられ、これにより、接続された比較器４によってエラーパルスは検出され得ない。
同時に、これと並行して、抵抗器２６がトランジスタ３０によってブリッジ接続される対称的ハイパス２６、２７の時定数が著しく低減されることによって、バッファ増幅器６の出力に存在する定常オフセットを高速で再びハイパスコンデンサ２７に充電することが可能になる。
上述の所定の時間は、第１の制御電圧「AGCSH」の大きさに依存して、図３の部分回路８、９、および１０を用いて適切に検出される。このようにして、いわゆる待ち時間の間に経過する時間プロセスは互いに同期する。
ハイパス回路７に、比較器４が後続接続される。この比較器４の原理は、図１０に示される。比較器は、従来技術に対応する回路技術の増幅素子の形態で構成される。これらの素子は、電流源３２と負荷素子３３、３４と、CMOS回路技術にて実施される後増幅器３５とを有するｎチャネル入力差動増幅器３１である。
同様に、従来技術に対応して、スイッチ点が、３１にある差動入力信号に対して負荷素子３３および３４を通る所定の動作点電流によって変位される。電流源３６は、差動入力信号に関してスイッチ点の正方向の変位をもたらす。これと並行して、デジタル出力信号に依存する電流スイッチ３８を用いて、同じ態様で、方向情報をそれぞれの負荷素子に次々と刻むことによって比較器のヒステリシスを生成する電流源３７が用いられる。この変位を定義するために、３６および３７の電流は、入力差動増幅器３１の電流源３２と正比例しなければならず、ここで、関係I（３６）＋I（３７）＜I（３２）が成り立つ。
コンデンサ３９は、フィードフォワードコンデンサであり、差動増幅器の入力コンデンサを補償するために利用される。２つのバイポーラトランジスタ４０は、増幅器３１の最大出力ストロークを制限する。これらの２つの処置は、比較器の反応時間を改善するために有利である。
本発明によりスイッチング閾値を第３の電圧パルス列の入力強度に適合させるために、電流３６および３７は、入力強度が大きくなるにつれ大きくなり、さらに、入力差動増幅器３１の電流源３２の電圧に対する比例関係が保たれなければならない。強度の情報として、アナログ電圧として第５の制御電圧「Level」が用いられ、この制御電圧は、増幅調整装置８によって生成される。
図１１は、本発明による電流３２、３６および３７を生成するための回路装置を示す。電流を生成するための出力点は、バイアス電流「I」である。まず、室内温度で規定された電流値が「I」と称される。簡単な場合には、すべての電流「I」が、電流源４２、４３および４４の電流を提供する共通の電流バンクから取得される。特に、図１０における比較器部分回路４１の負荷素子３３、３４は、これらによって調整され得るスイッチ点に関して温度依存性を有するので、入力差動増幅器３１および後増幅器３５のためのバイアス電流は、電流源４２の代わりに、補償効果が生じるように形成され得るサーミスタ抵抗器４５により比較器４の比較器部分回路４１から供給され得る。
本発明による比較器４の応答閾値およびヒステリシスを強度に依存して追跡するために、電流源３６および３７の電流は図１１の部分電流から生成される。このために、トランジスタ４６および４７を通る電流は電流３６に、トランジスタ４８および４９の電流は電流３７に加算される。トランジスタ４６および４８は、ベース電流「I」によって直接供給される電流バンクに接続される。従って、この相互接続は、検知限界の閾値シフトおよびヒステリシスを規定する。
素子４３および素子５０〜５４からなる回路装置は、第５の制御電圧「Level」に依存して、電流源４３のベース電流「I」から部分電流を生成する。第５の制御電圧「Level」が大きくなるにつれ、カレントミラー５０に流れる電流の益々多くの量がカレントミラー５４を通って、入反射型トランジスタ５５に導かれ、この入反射型トランジスタ５５はトランジスタ４７および４９の反射電流に影響を及ぼす。検知限界の制御電圧「Level」がゼロである場合、電流はカレントミラー５４に流れ込まず、比較器４は、トランジスタ４６および４８に流れる電流によって規定された応答閾値およびヒステリシスを有する。
応答閾値およびヒステリシスによって、上方閾値「UTHO」および下方閾値「UTHU」が生じる。図１１の参照電圧「VREF」５６は、電流「I」の５０％がカレントミラー５４に導かれる点を規定する。電圧「VREF」は、分圧器５１によって安定した供給電圧「VDDa」から生成される。電流「I」の１００％がカレントミラー５４に達した場合に最大値が達成される。応答閾値およびヒステリシスの最大変位の大きさは、トランジスタ４７と５５、および４９と５５の選択されたカレントミラー比に依存する。
トランジスタ１０４は、電流が素子４２を介するか、または素子４５を介するかを選択するための入反射型トランジスタとして動作する。出反射型トランジスタ１０５を介して、比較器部分回路４１の電流が生成される。図１２は、本発明による回路装置が、第５の制御電圧「Level」に依存して上方閾値「UTHO」または下方閾値「UTHU」に及ぼす影響を示す。
図３の信号経路におけるDC結合バッファ増幅器６の出力信号は、増幅調整装置８の入力INPおよびINNと接続される。図１３は、本発明によるアナログ制御電圧「AGCSH」、「Level」、「Limiter」および「Short」を生成する回路を示す。さらに、増幅制御装置８は、インタロック論理部９およびエンド制御装置１０にて生成されるデジタル制御信号「Time」および「Intens」を供給する。
回路装置の入力部分は、素子５７および５８により差分生成器として用いられ、２つの結合コンデンサ６０を有するCMOSHF増幅器５９からなる。バッファ増幅器６のオフセット分離のための入力素子はハイパス挙動を有するので、増幅器５９の入力側動作点は、素子６１、６２および６３によって形成され、抵抗器６４を介して加算点に供給される。
例えば、実際の使用にて分圧器により安定した電圧「VDDa」から取得される電圧源６５は、増幅器５９の出力動作点をわずかに上昇し、従って、増幅器５９がすでにアクティブ領域にあることによって、装置の高周波適性を電圧変動許容下限まで保証する。実際の応用では、HF適正と、電圧変動許容値の容認できる制限との間で妥協を見出すために、電圧源６５の値は、例えば、５０ｍVである。
増幅調整装置８の入力回路の任務は、第２の電圧パルス列の入力差動信号からシングルエンド信号を形成することであり、このシングルエンド信号は、接地され、入力差動信号の正半波のみを伝送する。
Voutp(59)＝│k*（V（INP）−V（INN））│＋V（６５）
であり、k=R(58)/R(57)は、リミッタ1/kの減衰率を補償する。
しかしながら、これは、入力側の光強度、またはフォトダイオード１によって図３の回路全体に供給される電流のみの量である。５７に対する５８の抵抗比に固定された増幅は＞１であり、かつ、第３の制御電圧「Limiter」によりバッファ増幅器６の出力信号の制限がアクティブにされた場合に第１の制御電圧「AGCSH」の正の電圧変動許容限界も達成されるように設計される。この信号は、それ自体、図１３に示される増幅調整装置８の入力信号として用いられる。信号「AGCSH」におけるオフセットに基づくエラー電圧を回避するために、このオフセットは、素子６６および６７により消去される。本発明により、ハイパスに属し、コンダクタンスとして働くトランジスタ６７は、線形抵抗器として構成されず、電圧VINP（６８）＞０Vの場合、増幅器５９によって生成されたパルスをほとんど損失することなく伝送する特性を有するが、これは、この場合、トランジスタ６７が反転し、従って、高抵抗だからである。
従って、パルスごとのコンデンサ６６上の電荷Qについては：
Q（６６）＝０
である。
トランジスタ６７は、６７のエミッタ電圧がトランジスタ６２からのバイポーラ流電圧に基づいて「ゼロ電圧限界」を下回った場合に開く。従って、本発明による解決処置は、オフセット分離にもかかわらず、全振幅のパルスが後続のサンプルアンドホールド回路に伝送されることを保証する。
以下のレールツーレールタイプの作動増幅器６８は、入力側および出力側にて「VSS」と「VDDa」との間で完全に電圧変動許容可能である。これにより、抵抗器７１およびコンデンサ７０から形成されたローパスの少なくとも電流源６９およびローパスコンデンサ７０と共に、サンプルアンドホールドと類似の機能が実現される。従って、ローパス７０、７１の出力にて第１の制御電圧「AGCSH」が利用可能になり、この制御電圧は、平均して、演算増幅器５９によって提供されたパルスのピーク値に対応する。
否定素子１０７および１０８は、対応する制御信号の極性を適合させる。
図１４は、レールツーレール演算増幅器６８の実施例を示す。この演算増幅器６８は、ｐチャネル差動増幅器７２と関連する負荷素子７３、および、ｎチャネル差動増幅器７４と負荷素子７５との組合せから装置される。２つの差動増幅器は、入力にて互いに接続され、演算増幅器６８の共通の入力「INP」および「INN」を形成する。本発明による６８の適用は、出力の装置によって支援される。サンプルアンドホールドの特徴を得るために、６８の出力は、出力電圧を正方向にのみ駆動しなければならない。可能な限り高速のサンプリングを保証するために、出力側の電圧変動許容範囲の下部にて、ｐチャネル差動増幅器７２によって制御されるｎチャネルソースフォロワ７６がアクティブにされ、さらに、入力側で、下部領域にて電圧変動を可能にする。電圧変動許容範囲の上部は、出力側にて、ｎチャネル差動増幅器７４によって制御されるｐチャネルトランジスタ７７によって実現される。
本発明による図１４による回路の適用において、出力は、図１３に示されるように、電流源６９、または電流源６９および７８の並列回路とグラウンド「VSS」に向かって接続される。演算増幅器６８の特性によって、サンプリングコンデンサ７０は、高速で、演算増幅器６８の入力にてパルスの実ピーク値に充電され得る一方で、コンデンサ７０を電流源６９および７８を介して的確に制御して放電することが可能である。光電流パルス持続時間、およびパルスポーズにおける、非常に低速の放電の間のサンプリングコンデンサ７０の高速充電の機能により、図３による回路装置全体がデータ伝送中、強度のわずかな変化を許容し得ることが可能になる。電流源７８の電流は、各データ伝送の後のエンド処理の間に、後述されるエンド処理中の信号管理がアナログ回路７９を開き、これにより、さらなる電流によりコンデンサ７０の放電が加速されることによって用いられる。
トランスインピーダンス増幅器３の急峻性が低減されることによって、図３による制御ループにおける第１の制御電圧「AGCSH」は、バッファ増幅器６にて上昇する際に出力信号の振幅の低減をもたらすので、伝送が中断する潜在的危険が生じる。従って、第１の制御電圧「AGCSH」は、連続的に、所定の時定数で光電流パルスの入力強度にセットされ得なければならない。このために、図１３における抵抗器７１は、レールツーレール演算増幅器６８の出力とサンプリングコンデンサ７０との間に接続される。
装置の信号「AGCSH」は、振幅を制御するための主要制御信号であり、装置の「AGCSH」出力にて出力される。第３の制御電圧「Limiter」が本発明による装置の挙動に対して調整および制御する機能を有する一方で、増幅調整装置８のすべてのさらなる出力信号は、制御信号特徴を有する。すべてのさらなる制御電圧は、本発明により、第１の制御電圧「AGCSH」によって導出される。
比較器スイッチング閾値の適応制御のために用いられる第５の制御電圧「Level」は、抵抗器８０およびコンデンサ８１から生じるローパスと、抵抗器８２およびコンデンサ８３が付与された演算増幅器８４における、係数が＞１の電圧増幅により「AGCSH」電圧をさらに平滑化した後に生じる。データ伝送後、「AGCSH」制御電圧がすでに低下している場合、比較器閾値を、コンデンサ７０を介して伝送のために固定された値に保って耐外乱性を向上させるために、増幅は＞１でなければならない。ここで、演算増幅器８４の電圧変動許容上限が意図的に利用される。実際の使用では、電圧増幅値が２であることが有用である。従って、「AGCSH」制御電圧値が動作電圧「VDDa」を上回る場合に比較器閾値のフィードバックは、「AGCSH」制御電圧がすでに５０％に下降してから開始する。
同時に、従来技術により構成された演算増幅器８４およびアプリケーションに含まれるコンデンサ８３の支配的な極によって、第５の制御電圧「Level」のさらなる平滑化が行われる。このことは、信号強度が一旦検知された場合、比較器閾値、従って、比較器４により検出されたパルス位置を安定状態に保つために必要である。これは、図３における比較器の出力信号「OUTN」の立下りエッジに関するジッタの低減を意味する。
本発明により、入力強度が大きい場合、振幅に依存してバッファの増幅を低減するために第３の制御電圧「Limiter」が生成される。すなわち、ピーク値が制限され、かつ、バッファ増幅器６の静的増幅の低減が行われる。これにより、信号強度が大きい場合に同時にオフセット増幅が低減され、従って、回路の挙動に有利な影響が及ぼされる。電圧源８５およびトランジスタ８６および８７からなる第３の制御電圧「Limiter」の生成回路の入力信号は、素子７１、８０、７０および８１からなるローパスから次数２が読み取られ、ｐチャネルトランジスタ８７およびｎチャネルトランジスタ８６の接続されたゲートに供給される。トランジスタ８６のソース端子に直流電圧源８５が接続される。
直流電圧源８５は、バッファ増幅器６の出力差動信号のレベルを決定し、このレベルからクランプが生じる。ここで、電圧源８５の値は、バッファ増幅器６の出力「OP」および「ON」の動作点と、クランプのために用いられるｐチャネルトランジスタ２５の閾値電圧とに依存する。電圧源８５の寸法を決定する際に留意すべきは、ｐチャネル閾値電圧がバルク端子と「VDDa」とのコンタクト接続によって、トランジスタ２５の基板制御係数によって上昇することである。実際に実現する際に、電圧源８５の電圧は、異なった方法で生成され得る。
定電圧は、オーミック分圧器によるか、または適応的に、図１５による回路装置により安定した供給電圧「VDDa」から生成される。
図１５により実現する場合、バッファ増幅器６の出力に配置された動作点端子「CM」が、図９のハイパス回路７にて用いられる。ハイパス回路７は、図９および図１５の２つの部分回路にて、「CM」と呼ばれる。パルス位置に関する精度要求、許容ジッタに依存して、トランジスタ８６および８７の接続されたゲートは、精度要求が高い場合、図１３の信号「AGCSH」と接続され、または、第２のローパスを省略して精度がより低い場合、制御電圧「AGCSH」と接続される。図９による静的負荷を受け得ない出力信号「CM」は、電位計増幅器８８により減結合され、レベルシフト段８９、９０に供給され、ｐチャネルトランジスタ８９は、図７によるトランジスタ２５と同じサイズおよび同じ動作点を有する。クランプ電圧は、分圧器９１により調整され得る。このようにして得られた分圧器９１の出力における電圧は、図１３の定電圧８５と置換される。
有用にも、２つのトランジスタ８６および８７は、フェードオーバ、従って、クランプ回路の始動が「VDDa」によって規定された制御範囲の中間にて開始するように寸法決めされる。この閾値は、光電流が小さい場合にクランプトランジスタ２５を確実に遮断し、従って、バッファ増幅器６の完全な増幅を保証するために必要である。
第４の制御電圧「short」は、本発明により、図９のコンデンサ２７をブリッジ接続することにより極の低減に利用される。このために提供されるアクター素子２９は、動作点と閾値電圧との電圧比に基づいて、ｐチャネルトランジスタにより実現されるので、この信号は、第１の制御電圧「AGCSH」に対して負にならなければならない。簡単な解決処置は、ｎチャネルトランジスタ９２とオーミック負荷素子９３により実現される反転段である。特に有利な効果は、トランジスタ９２がnチャネル閾値電圧に達してから反転プロセスが開始することによって達成される。これにより、オフセット分離のブリッジは、光電流が中くらいになるまで開始せず、この光電流では、バッファ増幅器６の出力に出現する静的オフセットがもはや問題にならないほど比較器４における差動振幅が大きくなっている。さらに、これに伴い、比較器４の閾値が変位し始める。
負荷素子９３と並列に、ｐチャネルスイッチングトランジスタ９４が接続される。このｐチャネルスイッチングトランジスタ９４により、ハイパス回路７のブリッジ接続に利用されるトランジスタ２９が、第４の制御電圧「short」が高速で上昇した場合に高速で遮断されることによって、データ伝送終了後、オフセット分離モードでのハイパス回路７の高速フィードバックが可能になる。
さらに、信号「Time」は、信号「Intens」と一緒にNANDゲート９５内に入力され、本発明により、「AGCSH」コンデンサ７０を高速で放電するために図１３の電流源７８をスイッチイオンするために用いられる。オフセット分離回路の高速応答および第１の制御電圧「AGCSH」の高速フィードバックにより、任意の強度の各データ伝送後の時間を短縮することが可能になる。IrDa規格にて待ち時間と称されるこの時間の後、受信器は、再び時検知限界にある信号を受信することができる。
図１６による本発明による回路は、進行中のデータ伝送を検知するため、または、パケットポーズを検知するために利用される。この伝送のパケットポーズは、比較器４の出力における低−高エッジ後に、タイマ９６にて所定の時間長が経過し、比較器４の出力にてさらなる立ち上がりエッジが生じない場合に達成される。
図１６の上流側に接続されたデジタル差動回路９７が、図１７にて詳細に示される。この装置は、例えば、比較器４の出力「OUTP」から引き出され、比較器出力にて生じるような異なった幅のパルスを同様に処理させる正の比較器信号「Comp」の差動を引き起こす。
所定の時間長との時間比較は、各光パルスの開始と共に新たにスタートする。時間長の大きさは、図１９における電流源９８またはコンデンサ９９の電流によって、２２μｓの最大パルス幅が生じ得る最低速で支援するプロトコルSIR／９．６kBit/sにて、時間長＞２２μｓおよび時間長＜t待ち時間−ｔゼロが当てはまるように定められ、ただし、「t待ち時間」は積の定義されるべき特性であり、IrDA規格によって種々のクラスに分類される。これによると、待ち時間の目標最小値は、実効プロトコル伝送＜５０μｓの最良クラスにある。図３のエンド制御装置１０の信号「Intens」の高低エッジにより示される下方閾値までの任意の値、すなわち、「DDDa」によって決定されたものも含めた値の、「AGCSH」コンデンサ７０を放電する最長時間は「ｔゼロ」で示され、時間長の大きさを決定する際に留意されなければならない。
このように規定された時間長により、９．６ｋBit／ｓでパルスを、従って、２２μｓのパルス長のパルスを伝送する場合、個別パルスとして検知され、これらのそれぞれのパルスの後、本発明によるエンド処理の信号管理が効力を発揮する。このような長いパルスでは、パルスのエネルギー内容が高い場合、信号経路に位置する全増幅器装置の静的オフセットが、比較器４の入力における過振動の形態で、従って、場合によっては、有害なエラーパルスの形態で表れる危険性が極めて高い。高速モードでは、エンド処理管理は、常に、比較的大きい伝送ポーズの間にのみ開始する。これは、特に、FIR（４MBit／ｓ）およびVFIR（１６MBit／ｓ）のようなモードにとって有利であり、これにより、可能な限りすべての制御電圧がデータ伝送の間、極めて一定であり、従って、比較器の出力パルスの可能な限り小さいジッタが生じる。なぜなら、これらの制御電圧の影響を受ける増幅器特性のすべての変化は、同時に、増幅器出力における電圧パルス列の時間位置の変化を意味するからである。
図１６の静的なマスタースレーブ形フリップフロップ１００の反転出力から導出された信号「Lock」は、進行中のデータ伝送のフラグとして利用される。すなわち、進行中の伝送は、「Lock」のローレベルで示される。タイマ９６の経過後、すなわち、時間長の間、パルスが検出されなかった場合、フラグ「Lock」は、直ちにハイになり、図３における接続されたエンド制御装置１０のための伝送の終了をマーキングする。このようにして、データ伝送中に、本発明によるエンド処理手順に対応してエンド処理が誤って開始されることを回避する。否定素子１０９および１１０は、信号レベルを制御に必要な論理状態に適合させる。
Dフリップフロップ１００で示された図１６における装置の２つの出力信号「Time」と「Lock」のハイとローのエッジ間の時間差は、拡張された回路装置にて、各伝送のそれぞれ最初のパルスを別個に処理するために、例えば、すべてのパルスを、SIR９ｋBit／ｓモードで処理するために用いられ得る。
図３のエンド制御装置１０の装置は、本発明により制御信号「Intens」および「Zero」を生成するために利用され、図１９に示される。増幅調整装置８における信号「Intens」が電流源７８に影響を及ぼす間、信号「Zero」は、ハイパス回路７に影響を及ぼす。
信号「Intens」は、エンド処理の間、タイマによってトリガされた「AGCSH」コンデンサ７０を、図１９における基準電圧「VREF」によって規定された最小値までしか高速放電させない。これは必要である。なぜなら、トランスインピーダンス増幅器３による「AGCSH」制御電圧のあらゆる変化が信号として解釈され、「AGCSH」制御電圧の値がIｒDA規格により定義された値１．１＊idfmin(idfmiは、検知限界にある光電流)に対応するからである。
コンデンサ７０の高速放電プロセスの間、すなわち、信号「Lock」によってエンド検知が始まった場合、信号「Zero」のローレベルが生成される。このローレベルは、図９によるハイパス回路７にてｐチャネルトランジスタ３０を開き、増幅器オフセット電圧をコンデンサ２７に再充電するために時定数を劇的に小さくする。このようにして、「AGCSH」制御電圧が高速放電する間、同時に、バッファ増幅器６の出力にて所望でない出力電圧の変化が比較器４によって検知され得ることを回避する。
上述の制御電圧は、パケットエンドの検出を起点としてフリップフロップ１０１における信号「Lock」がクロックとして解釈され、これにより、出力「Zero」のローレベルを出力することによって形成される。コンデンサ７０の高速放電段階および比較器入力のクランプの終了は、出力「Intens」のローレベルによって示される。これは、フリップフロップ１０１をリセットし、出力「Zero」のハイレベルを再び生成する。
信号「Intens」は、比較器１０２により、比較器１０２の端子「AGCSH」における「AGCSH」の実効値が、分圧器１０３を介して安定した動作電圧「VDDa」から提供された基準電圧「VREF」と比較されることによって形成される。
図２０〜２２は、本発明による解決処置のための重要な信号の典型的な信号変化を示す。図２０では、３つのプリアンブルと、後続の開始フラグの一部分とからなるFIRパターンの全時間領域の概観が示され、図２１は、プリアンブルの第１のパルスの間の信号プロファイルを示す。この図は、「AGCSH」にて「AGCSH」制御電圧が上昇するにつれ、まず、制御作用によって「Vdout」のパルス振幅が連続的に低減され、「Limiter」による作用の開始後、一定の値に制限される様態を明確に示す。図の右側部分は、時間管理の信号変化を示す。
本発明によるエンド処理中の信号管理の効果は、図２２に示される。ここでは、ハイパス回路７の出力「Vdout」にて、まず、オフセット電圧の値が位置することがわかる。図の中央部分にて、信号「Level」からわかるように、この位相の間、比較器閾値は最大である。「Zero」により、「Vdout」はゼロに等しくなり、その後、小さくかつ問題のないスイッチオフセットにより、再び非常に高速でゼロ値に戻る。
従来技術の受信装置を示す。 本発明による一般的受信装置を示す。 本発明による差動信号を処理する受信装置を詳細に示す。 フォトダイオードバイアス回路を示す。 トランスインピーダンス増幅器の装置を示す。 トランスインピーダンス増幅器における作動増幅器の実現例を示す。 本発明によるバッファ増幅器の装置を示す。 バッファ増幅器における作動増幅器の実施例を示す。 本発明による制御可能な素子を有する調整可能なハイパス装置を示す。 本発明による比較器の装置を示す。 比較器のスイッチング閾値およびヒステリシスに影響を及ぼす比較器の制御回路の装置を示す。 下方比較器スイッチング閾値と上方比較器スイッチング閾値との適合を示すグラフである。 本発明による増幅制御装置のある装置を示す。 増幅制御装置のレールツーレール増幅器の装置を示す。 増幅制御装置のアダプティブ電圧を生成する装置を示す。 インタロック論理装置を示す。 デジタル差動回路を示す。 タイマ回路を示す。 エンド制御装置の装置を示す。 ３つのFIRプリアンブルおよび開始フラグの受信を例として典型的な信号変化を示すグラフである。 信号伝送をFIRモードで開始する場合の典型的な信号プロファイルを示すグラフである。 FIR信号伝送終了時の典型的な信号プロファイルを示すグラフである。
符号の説明
１ フォトダイオード
２ バイアス電圧の生成
３ トランスインピーダンス増幅器
４ 比較器
５ コンデンサ
６ バッファ増幅器
７ ハイパス回路
８ 増幅調整装置
９ インタロック論理部
１０ エンド制御装置
１１ 電圧源
１２ 電流源
１３ 線形抵抗
１４ ダイオード
１５ 差動増幅器
１６ ｎデプレッション型トランジスタ
１７ バイポーラトランジスタ
１８ 負荷抵抗
１９ 抵抗
２０ コンデンサ
２１ 演算増幅器
２２ 線形素子
２３ 線形素子
２４ コンデンサ
２５ ｐチャネルトランジスタ
２６ ハイパス抵抗
２７ ハイパスコンデンサ
２８ 分圧器
２９ ｐチャネルトランジスタ
３０ ｐチャネルトランジスタ
３１ 入力差動増幅器
３２ 電圧源
３３ 負荷素子
３４ 負荷素子
３５ ブースター増幅器
３６ 電流源
３７ 電流源
３８ 電流スイッチ
３９ コンデンサ
４０ バイポーラトランジスタ
４１ 比較器部分回路
４２ 電流源
４３ 電流源
４４ 電流源
４５ サーミスタ−抵抗器
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
５０ カレントミラー
５１ 分圧器
５２ トランジスタ
５３ 抵抗
５４ カレントミラー
５５ トランジスタ
５６ 基準電圧「VREF」
５７ 抵抗
５８ 抵抗
５９ CMOS−HF増幅器
６０ コンデンサ
６１ 電流源
６２ トランジスタ
６３ トランジスタ
６４ 抵抗器
６５ 電圧源
６６ コンデンサ
６７ トランジスタ
６８ 演算増幅器
６９ 電流源
７０ コンデンサ
７１ 抵抗
７２ ｐチャネル差動増幅器
７３ 負荷素子
７４ ｎチャネル差動増幅器
７５ 負荷素子
７６ ｎチャネルソースフォロワ
７７ ｐチャネルトランジスタ
７８ 電流源
７９ アナログスイッチ
８０ 抵抗
８１ コンデンサ
８２ 抵抗
８３ コンデンサ
８４ 演算増幅器
８５ 電圧源
８６ ｎチャネルトランジスタ
８７ ｐチャネルトランジスタ
８８ 電位計増幅器
８９ ｐチャネルトランジスタ
９０ 抵抗
９１ 分圧器
９２ ｎチャネルトランジスタ
９３ オーミック負荷素子
９４ ｐチャネルスイッチングトランジスタ
９５ NANDゲート
９６ タイマ
９７ デジタル差動部
９８ 電流源
９９ コンデンサ
１００ フリップフロップ
１０１ フリップフロップ
１０２ 比較器
１０３ 分圧器
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ ノット回路
１０８ ノット回路
１０９ ノット回路
１１０ ノット回路

Claims (16)

  1. 光学的受信パルス列は、パルスパケットとパケットポーズとを有し、前記光学的受信パルス列は光に依存する電流パルス列に変換され、前記光に依存する電流パルス列は電圧パルス列に変換され、前記電圧パルス列の振幅が制御され、前記電圧パルス列のパルスは出力パルス列のデジタル出力パルスに変換される、光学的受信パルス列を電気的出力パルスに変換する方法において、前記電流パルス列が制御されて第１の電圧パルス列に変換されることと、前記第１の電圧パルス列の振幅は、前記第１の電圧パルス列が制御可能に制限されることによって第２の電圧パルス列に変換されることと、前記第２の電圧パルス列の振幅に依存して、第１の振幅値の下方に、前記第２の電圧パルス列の静的オフセットがない第３の電圧パルス列が生成されることと、前記第１の振幅値の上方に、前記第３の電圧パルス列は、限定的に、前記第２の電圧パルス列の静的オフセットを有しないことと、前記第１の振幅値よりも大きい第２の振幅値の上方に、動的オフセットがない前記第３の電圧パルス列が生成されることと、前記第２の振幅値の下方に、前記第３の電圧パルス列は、限定的に、前記第２の電圧パルス列の動的オフセットを有しないことと、パケットポーズが出現した場合、前記第３の電圧パルス列の振幅がゼロセットされることと、前記第３の電圧パルス列から前記出力パルス列が生成されることを特徴とする方法。
  2. すべての電気的パルス列は、差動信号パルス列であることを特徴とする請求項１に記載の方法。
  3. 第２の電圧パルス列の非対称パルス列に対して、第３の電圧パルス列を生成するために動的オフセット分離が実行されることと、前記第２の電圧パルス列は、コンデンサ（２７）によりハイパスフィルタリングされることと、前記各パルスポーズにて、前記第２の電圧パルス列の振幅の大きさに依存して決まる量だけコンデンサンス（２７）が放電されることとを特徴とする請求項１又は２に記載の方法。
  4. 出力パルス列の各パルスは、所定の時間長との時間比較を開始し、前記所定の時間長の経過後、パルスパケットの終端を示す「Lock」信号が生成されることを特徴とする請求項１〜３のいずれか１項に記載の方法。
  5. 時間長は、待ち時間よりも小さく、最長パルスポーズよりも大きいことを特徴とする請求項４に記載の方法。
  6. 第２の電圧パルス列の振幅に依存する第１の制御電圧「AGCSH」は、前記電流パルス列を電圧パルス列に変換する際に生成される第１の電圧パルス列の振幅を制御するために生成されることを特徴とする請求項１〜５のいずれか１項に記載の方法。
  7. 第２の電圧パルス列の振幅は、第１の振幅値よりも大きく、Lock信号がアクティブである場合、前記第１の制御電圧「AGCSH」に依存する第２の制御電圧「Zero」は、パケットポーズ発生時に前記第３の電圧パルス列の振幅をゼロセットするために生成されることを特徴とする請求項６に記載の方法。
  8. 第１の制御電圧「AGCSH」に依存する第３の制御電圧「Limiter」が生成され、これにより、第２の電圧パルス列の振幅が制限されることを特徴とする請求項６又は７に記載の方法。
  9. 第１の制御電圧「AGCSH」に依存する第４の制御電圧「Short」が生成され、これにより、静的オフセットまたは動的オフセットがない第３の電圧パルス列が生成されることを特徴とする請求項６又は８に記載の方法。
  10. 第１の制御電圧「AGCSH」に依存する第５の制御電圧「Level」が生成され、これにより、第３のパルス列を出力パルス列に変換する際に比較器のスイッチング閾値およびヒステリシスが制御されることを特徴とする請求項６又は９に記載の方法。
  11. フォトダイオードと接続されたバイアス電圧生成器と、入力側でフォトダイオードと接続されたトランスインピーダンス増幅器と、トランスインピーダンス増幅器の下流に接続され、出力パルス列を出力する出力を有する比較器とからなる、オーミック受信パルス列を電気的出力パルス列に変換する装置であって、前記フォトダイオード（１）の電極は、それぞれ、コンデンサンス（５）を介して前記トランスインピーダンス増幅器（３）の入力と接続されることと、前記トランスインピーダンス増幅器（３）の出力は、バッファ増幅器（６）の入力と接続されることと、前記バッファ増幅器（６）の出力は、ハイパス回路（７）を介して前記比較器（４）の入力と接続され、前記ハイパス回路（７）のコンデンサ（２７）は、制御可能な素子（２９）によりブリッジ接続されることと、前記トランスインピーダンス増幅器（３）の増幅を制御する増幅制御装置（８）の入力は、前記バッファ増幅器（６）の出力と接続され、前記増幅制御装置（８）の出力は、前記トランスインピーダンス増幅器（３）の制御信号入力と接続されることとを特徴とする装置。
  12. モジュール間、すなわち、トランスインピーダンス増幅器（３）とバッファ増幅器（６）、バッファ増幅器（６）とハイパス回路（７）、ハイパス回路（７）と比較器（４）の接続は、差動信号を伝送する２つの信号経路からなることを特徴とする請求項１１に記載の装置。
  13. ハイパス回路（７）は、２つの入力を有し、入力INは、第１のコンデンサ（２７）の第１の端子と接続され、入力IPは、第２のコンデンサ（２７）の第１の端子と接続されることと、前記第１のコンデンサ（２７）の前記第２の端子は、前記ハイパス回路（７）の出力ONと接続され、前記第２のコンデンサ（２７）の第２の端子は、前記ハイパス回路（７）の出力OPと接続されることと、入力側の第１の分圧器（２８）と出力側の第２の分圧器（２６）とが設けられ、前記入力側の第１の分圧器（２８）と出力側の第２の分圧器（２６）のそれぞれの中間タップが互いに接続されることと、前記第１および第２のコンデンサ（２７）は、前記それぞれの制御可能な素子として各１つのMOSFET（２９）のソースドレイン領域によりブリッジ接続されることと、前記２つのトランジスタ（２９）のゲート端子は、入力「Short」と接続されることと、前記出力ONおよびOPは、第３のMOSFET（３０）のソースドレイン領域の各１つの端子と接続され、前記第３のMOSFET（３０）のゲート端子は、「Zero」入力と接続されることとを特徴とする請求項１２に記載の装置。
  14. 比較器（４）の出力は、パルスパケットに信号で知らせるインタロック論理部（９）の入力と接続されることと、前記インタロック論理部（９）の第１の出力（「Time」）は、前記増幅制御装置（８）の第２の入力（「Time」）と接続されることとを特徴とする請求項１１から１３のいずれか１項に記載の装置。
  15. インタロック論理部（９）の第２の出力（「Lock」）は、終端制御装置（１０）の第１の入力（「Lock」）と接続されることと、前記終端制御装置（１０）の第２の入力（「AGCSH」）は、前記増幅制御装置（８）の出力（「AGCSH」）と接続されることと、前記エンド制御装置（１０）の第１の出力（「Zero」）は、前記ハイパス回路（７）の「Zero」入力と接続されることとを特徴とする請求項１３又は１４に記載の装置。
  16. 終端制御装置（１０）の第２の出力（「Intens」）は、増幅制御装置（８）の第３の入力（「Intens」）と接続されることを特徴とする、請求項１１〜１５のいずれか１項に記載の装置。
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