JP2007329748A

JP2007329748A - スイッチング素子制御装置

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Publication number: JP2007329748A
Application number: JP2006159954A
Authority: JP
Inventors: Seiji Makita; 聖嗣牧田; Akihiro Hara; 昭博原; Yoshiaki Oshima; 義敬尾島
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2006-06-08
Filing date: 2006-06-08
Publication date: 2007-12-20
Anticipated expiration: 2026-06-08
Also published as: JP4929856B2

Abstract

【課題】リカバリー損失を低減させつつ、貫通電流が大きく流れるのを防止できるスイッチング素子制御装置の提供。
【解決手段】本発明は、直列に接続された第１スイッチング素子１１及び第２スイッチング素子１２と、第１スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段（１３０Ａ、１３０Ｂ）とを備え、ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオンの際に生ずる第１スイッチング素子のゲート・ミラー容量への充電を検出し、該充電の検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。
【選択図】図１

Description

本発明は、リカバリー損失を低減させつつ、貫通電流が大きく流れるのを防止できるスイッチング素子制御装置に関する。

従来から、直流電源に対し並列に、主スイッチング素子としてのハイサイド側ＭＯＳＦＥＴと同期整流素子としてのローサイド側ＭＯＳＦＥＴとの直列回路を接続し、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間に平滑リアクトルと平滑コンデンサとを直列に接続すると共に、ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴを交互にオン／オフさせることにより前記直流電源の電圧を降圧して前記平滑コンデンサの両端に接続された負荷に一定電圧を供給する同期整流式の降圧型ＤＣ−ＤＣコンバータにおいて、ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴに対するゲート信号を出力する制御回路が、平滑コンデンサの両端の電圧を一定に制御するためのパルス幅制御信号の反転論理信号とローサイド側ＭＯＳＦＥＴの両端電圧の反転論理信号との論理積信号をローサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、ローサイド側ＭＯＳＦＥＴのゲート電圧の反転論理信号と前記パルス幅制御信号との論理積信号をハイサイド側ＭＯＦＥＴのゲート信号として出力する手段と、を備えたことを特徴とする降圧型ＤＣ−ＤＣコンバータが知られている（例えば、特許文献１参照）。

また、同様にデットタイムを自動制御する技術として、降圧型ＤＣ−ＤＣコンバータにおいて、メイントランジスタと同期整流用トランジスタとが同時にオンして、大きな貫通電流が生じないように、メイントランジスタのターンオンを遅らせてデットタイムを生成する技術が知られている（例えば、特許文献２参照）。
特開２００４−３１２９１３号公報ＵＳ６、３６９、２５０（Ｂ１）の明細書

ところで、リカバリー損失を低減させるには、２つのスイッチング素子のスイッチングタイミングをクロスさせることが有効であることは知られている。しかしながら、スイッチングタイミングをクロスさせ過ぎると、貫通電流が大きく流れてしまう。この点、上述の従来技術では、デットタイムを短くした場合にクロスしたことを検出できないため、貫通電流が大きく流れてしまわないようにデットタイムを幾分長めに設定しており、リカバリー損失を効果的に低減するには至っていない。

そこで、本発明は、リカバリー損失を低減させつつ、貫通電流が大きく流れるのを防止できるスイッチング素子制御装置の提供を目的とする。

上記目的を達成するため、第１の発明に係るスイッチング素子制御装置は、直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第１スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオンの際に生ずる第１スイッチング素子のゲート・ミラー容量への充電を検出し、該充電の検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。これにより、第１スイッチング素子のターンオンの際のスイッチングタイミングを最適にクロスさせることができる。

第２の発明は、第１の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のゲート・ミラー容量への充電が終了するタイミングに合わせて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。これにより、貫通電流が大きく流れるのを防止しつつ、スイッチングタイミングを最適にクロスさせてリカバリー損失を低減することができる。

第３の発明は、第１又は２の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のターンオンの際における第１スイッチング素子のゲート・ソース間電圧が上昇してから略一定となってその後再び上昇する当該上昇再開タイミングを検出し、
該検出した上昇再開タイミングに合わせて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。これにより、第１スイッチング素子のゲート・ソース間電圧に基づいて、第１スイッチング素子のゲート・ミラー容量への充電が終了するタイミングを適切に検出することができる。

第４の発明は、第１〜３のいずれかの発明に係るスイッチング素子制御装置において、
第２スイッチング素子のゲートとソース間の電圧を検出する第２ゲート・ソース間電圧検出手段を備え、
第２ゲート・ソース間電圧検出手段の出力結果に基づいて、第２スイッチング素子のターンオフの際に生ずる第２スイッチング素子のゲート・ミラー容量への放電を検出し、該放電の検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。これにより、第２スイッチング素子のオフタイミングを検出することができるので、第１スイッチング素子のオンタイミングに、第２スイッチング素子のオフタイミングを略一致させることで、スイッチングタイミングを最適にクロスさせることができる。

第５の発明は、第４の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のゲート・ミラー容量への充電が終了するタイミングと、第２スイッチング素子のゲート・ミラー容量への放電が開始するタイミングと、を略一致させることを特徴とする。これにより、第１スイッチング素子のゲート・ソース間電圧に基づいて、第１スイッチング素子のゲート・ミラー容量への充電が終了するタイミングを適切に検出することができ、第１スイッチング素子のオンタイミングに、第２スイッチング素子のオフタイミングを略一致させることで、スイッチングタイミングを最適にクロスさせることができる。

第６の発明は、第５の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のターンオンの際における第１スイッチング素子のゲート・ソース間電圧が上昇してから略一定となってその後再び上昇する当該上昇再開タイミングと、第２スイッチング素子のターンオフの際における第２スイッチング素子のゲート・ソース間電圧が所定値を下回るタイミングと、を略一致させることを特徴とする。これにより、第１スイッチング素子のオンタイミングに、第２スイッチング素子のオフタイミングを略一致させることができ、スイッチングタイミングを最適にクロスさせることができる。

第７の発明は、第１〜３のいずれかの発明に係るスイッチング素子制御装置において、
第１スイッチング素子のターンオンの際における第１スイッチング素子のゲート・ソース間電圧がその上昇途中に一時的に略一定となる当該電圧一定期間開始タイミングを検出し、
該検出した電圧一定期間開始タイミングから所定の遅延時間が経過した後に、第２スイッチング素子に対するゲート信号をＨｉｇｈからＬｏに切替えることを特徴とする。これにより、第２スイッチング素子のゲート・ソース間電圧を検出しなくても、簡易な構成で、スイッチングタイミングを最適にクロスさせることができる。

第８の発明は、第７の発明に係るスイッチング素子制御装置において、
前記所定の遅延時間が経過する前に第１スイッチング素子のゲート・ミラー容量への充電が終了した場合には、第２スイッチング素子に対するゲート信号をＨｉｇｈからＬｏに切替えることを特徴とする。

第９の発明は、第７又は８の発明に係るスイッチング素子制御装置において、
負荷に流れる電流を検出する負荷電流検出手段を備え、
前記所定の遅延時間を、負荷電流の大きさに応じて変化させることを特徴とする。これにより、負荷電流の大きさに応じた適切な遅延時間を設定することができる。

また、第１０の発明に係るスイッチング素子制御装置は、直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第１スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオフの際に生ずる第１スイッチング素子のゲート・ミラー容量からの放電を検出し、該放電の検出結果に基づいて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする。これにより、第１スイッチング素子のターンオフの際のスイッチングタイミングを最適にクロスさせることができる。

第１１の発明は、第１０の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のゲート・ミラー容量からの放電が開始するタイミングに合わせて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする。

第１２の発明は、第１０又は１１の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のターンオフの際における第１スイッチング素子のゲート・ソース間電圧がその下降途中に一時的に略一定となる当該電圧一定期間開始タイミングを検出し、
該検出した電圧一定期間開始タイミングに合わせて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする。

第１３の発明は、第１０〜１２のいずれかの発明に係るスイッチング素子制御装置において、
第２スイッチング素子のゲートとソース間の電圧を検出する第２ゲート・ソース間電圧検出手段を備え、
第２ゲート・ソース間電圧検出手段の出力結果に基づいて、第２スイッチング素子のターンオンの際に生ずる第２スイッチング素子のゲート・ミラー容量への充電を検出し、該充電の検出結果に基づいて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする。

第１４の発明は、第１３の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のゲート・ミラー容量への放電が開始するタイミングと、第２スイッチング素子のゲート・ミラー容量への充電が開始するタイミングと、を略一致させることを特徴とする。

第１５の発明は、第１４の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のターンオフの際における第１スイッチング素子のゲート・ソース間電圧がその下降途中に一時的に略一定となる当該電圧一定期間開始タイミングと、第２スイッチング素子のターンオンの際における第２スイッチング素子のゲート・ソース間電圧が上昇してから所定値を上回るタイミングと、を略一致させることを特徴とする。

第１６の発明は、第１０の発明に係るスイッチング素子制御装置において、
第１スイッチング素子のゲート・ミラー容量への放電が開始しても第２スイッチング素子に対するゲート信号がＬｏである場合には、第２スイッチング素子に対するゲート信号をＬｏからＨｉｇｈに切替えることを特徴とする。

また、第１７の発明に係るスイッチング素子制御装置は、
直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第２スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオンの際に生ずる第２スイッチング素子のゲート・ソース間電圧の持ち上がりを検出し、該持ち上がりの検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。これにより、第１スイッチング素子のターンオフの際のスイッチングタイミングを最適にクロスさせることができる。

第１８の発明は、第１７の発明に係るスイッチング素子制御装置において、
第２スイッチング素子のゲート・ソース間電圧が所定値よりも大きくなる時点から所定の遅延時間後に、第２スイッチング素子に対するゲート信号をＨｉｇｈからＬｏに切替えることを特徴とする。これにより、第１スイッチング素子のゲート・ソース間電圧を検出しなくても、簡易な構成で、第１スイッチング素子のターンオンの際のスイッチングタイミングを最適にクロスさせることができる。

また、第１９の発明に係るスイッチング素子制御装置は、
直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第２スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオフの際に生ずる第２スイッチング素子のゲート・ソース間電圧の持ち下がりを検出し、該持ち下がりの検出結果に基づいて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする。これにより、第１スイッチング素子のターンオフの際のスイッチングタイミングを最適にクロスさせることができる。

第２０の発明は、第１９の発明に係るスイッチング素子制御装置において、
第２スイッチング素子のゲート・ソース間電圧が所定値よりも小さくなった時点で、第２スイッチング素子に対するゲート信号をＬｏからＨｉｇｈに切替えることを特徴とする。これにより、第１スイッチング素子のゲート・ソース間電圧を検出しなくても、簡易な構成で、第１スイッチング素子のターンオフの際のスイッチングタイミングを最適にクロスさせることができる。

第２１の発明は、同期整流型のＤＣ−ＤＣコンバータにおける電圧制御に用いられる第１〜２０のいずれかの発明に係るスイッチング素子制御装置において、
第１のスイッチング素子は、メインスイッチング素子であり、第２のスイッチング素子は、同期整流用スイッチング素子であることを特徴とする。これにより、出力電圧を決定するメインスイッチング素子のデューティを変化させることなく、デットタイムを調整できる。

また、第２２の発明は、第１〜２１のいずれかの発明に係るスイッチング素子制御装置において、前記第１スイッチング素子及び第２スイッチング素子は、ＭＯＳＦＥＴであることを特徴とする。

また、第２３の発明は、第１〜２１のいずれかの発明に係るスイッチング素子制御装置において、前記第１スイッチング素子及び第２スイッチング素子は、ＩＧＢＴであり、前記ゲート・ソース間電圧は、ゲート・エミッタ間電圧に置き換えられることを特徴とする。

本発明によれば、リカバリー損失を低減させつつ、貫通電流が大きく流れるのを防止できるスイッチング素子制御装置が得られる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を幾つかの実施例に分けて行う。

用語の定義として、用語「ターンオン」とは、スイッチング素子を導通状態に変化させるための動作を意味し、用語「オン」とは、スイッチング素子が実際に導通状態であることを意味する。同様に、用語「ターンオフ」とは、スイッチング素子を非導通状態に変化させるための動作を意味し、用語「オフ」とは、スイッチング素子が実際に非導通状態であることを意味する。

図１は、本発明によるスイッチング素子制御装置に関わる電源装置１０Ａの一実施例を示す主要回路図である。

本実施例の電源装置１０Ａは、図１に示すように、同期整流式の降圧型ＤＣ−ＤＣコンバータである。具体的には、直列に接続されたメインスイッチング素子１１及び同期整流用スイッチング素子１２が、直流電源（図示せず）に並列に接続される。同期整流用スイッチング素子１２のドレイン−ソース間には、平滑リアクトルと平滑コンデンサとが直列に接続され、平滑リアクトルと平滑コンデンサとの間から出力電圧ＶＯＵＴが取り出される。メインスイッチング素子１１及び同期整流用スイッチング素子１２は、以下で詳説する態様で、交互にターンオン／ターンオフされ、直流電源の電圧ＶＩＮを降圧し、平滑コンデンサに並列的に接続された負荷（図示せず）に、所望の出力電圧ＶＯＵＴを供給する。尚、本例では、メインスイッチング素子１１及び同期整流用スイッチング素子１２は、ＭＯＳＦＥＴ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）からなる。

電源装置１０Ａは、ＰＷＭ信号生成回路１２３と、デットタイム制御回路１２４Ａと、メインスイッチング素子１１及び同期整流用スイッチング素子１２をそれぞれ駆動するための各ドライバ１４１，１４２と、デットタイム制御回路１２４Ａのデットタイム検出器１５０には、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１を検出する第１検出器１３０Ａと、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２（同期整流用スイッチング素子１２のゲートとグランド間の電圧Ｖｇｓ２）を検出する第２検出器１３２Ａとを備える。

デットタイム制御回路１２４Ａは、ＰＷＭ信号生成回路１２３からのＰＷＭ信号に基づいて、メインスイッチング素子１１のゲートに印加されるゲート信号Ｖｇ１を生成すると共に、ＰＷＭ信号生成回路１２３からのＰＷＭ信号、及び、デットタイム検出器１５０からのデットタイム検出結果に基づいて、同期整流用スイッチング素子１２のゲートに印加されるゲート信号Ｖｇ２を生成する。後に詳説するが、メインスイッチング素子１１をターンオン／オフするためのゲート信号Ｖｇ１のＨｉｇｈ／Ｌｏｗの切り替え（スイッチングタイミング）は、ＰＷＭ信号のデューティに支配され、同期整流用スイッチング素子１２をターンオン／オフするためのゲート信号Ｖｇ２のＨｉｇｈ／Ｌｏｗの切り替え（スイッチングタイミング）は、ＰＷＭ信号のデューティ及びデットタイム検出結果に支配される。

図２は、図１に示す電源装置１０Ａに用いられてよいＰＷＭ信号生成回路の一例を示す回路図である。図２において、２０１，２０２は電圧制御定電流源、２０３〜２０６はダイオード、２０７はコンデンサ、２０８，２０９は抵抗、２１０はコンパレータである。

図２に示すＰＷＭ信号生成回路１２３は、キャリア周波数で互いに同期したパルス波とランプ波を生成する。即ち、ＰＷＭ信号生成回路１２３は、ランプ波の立上がり時間がオンデューティとなり、ランプ波の立下がり時間がオフデューティとなるようなパルス波とランプ波を生成する。

概説すると、Ａ点がＬｏｗ（例えば０Ｖ）からＨｉｇｈ（例えば５Ｖ）になると、パルス波の立ち上がりエッジが形成され、これに同期して、電圧制御定電流源２０１からコンデンサ２０７への電流の流れが生じ、Ｂ点（ランプ波）の電位が徐々に増加していく。Ｂ点の電位が所定電位まで達するとコンパレータによりＡ点がＬｏｗに切り替わり、パルス波の立ち下がりエッジが形成され、コンデンサ２０７の電荷が放出されてＢ点の電位が下降される（ランプ波がリセットされる）。Ｂ点の電位が所定値まで下がると再びＡ点がＬｏｗからＨｉｇｈになり、以後同様の動作が繰り返され、互いに同期したパルス波とランプ波が周期的に生成される。尚、デューティは、電圧制御定電流源２０１，２０２の電圧を制御することで可変とされる。

次に、デットタイム制御回路１２４Ａの基本動作について、図３〜図５を参照して説明する。

図３は、図１に示す電源装置１０Ａに用いられてよいデットタイム制御回路１２４Ａの一例を示す回路図である。デットタイム制御回路１２４Ａは、主に、デットタイム検出器１５０と、調整回路１０１と、ゲート信号生成回路とを含む。デットタイム制御回路１２４Ａのデットタイム検出器１５０には、第１検出器１３０Ａ及び第２検出器１３２Ａが接続されている。

図４及び図５は、デットタイム制御回路１２４Ａにより実現されるデットタイム制御の説明図であり、図３中の各ポイントａ〜ｎでの出力波形を示す。

デットタイム制御回路１２４Ａには、ＰＷＭ信号生成回路１２３からパルス波ｃとランプ波ｉが入力される。

ランプ波ｉは、コンパレータ１２２の反転入力に入力される共に、レベルシフト回路１０２，１０３に入力される。レベルシフト回路１０２によりレベルシフトされたランプ波ａは、コンパレータ１０５の反転入力及びコンパレータ１０６の非反転入力に入力される。レベルシフト回路１０３によりレベルシフトされたランプ波ｂは、コンパレータ１０７の非反転入力及びコンパレータ１０８の反転入力に入力される。尚、コンパレータ１０５，１０６，１０７，１０８は、内部にヒステリシスを有し、オフセットの少ない特性が望ましい。

パルス波ｃは、コンパレータ１２２の非反転入力に入力される共に、コンパレータ１０６の反転入力及びコンパレータ１０７の反転入力に入力される。パルス波ｃは、また、反転回路１０４に入力される。反転回路１０４においては、パルス波ｃは２．５Ｖを基準に反転される。反転されたパルス波ｄは、コンパレータ１０５の非反転入力及びコンパレータ１０８の非反転入力に入力される。

コンパレータ１２２においては、ＰＷＭ信号生成回路１２３からのパルス波ｃとランプ波ｉの比較結果に応じて、メインスイッチング素子１１を駆動するゲート信号Ｖｇ１が出力される（図５（Ｂ）参照）。

コンパレータ１０５においては、レベルシフト回路１０２によりレベルシフトされたランプ波ａと、反転されたパルス波ｄとの比較結果に応じて、ターンオン遅れ信号ｅが出力される（図４（Ａ）参照）。

コンパレータ１０６においては、レベルシフト回路１０２によりレベルシフトされたランプ波ａと、パルス波ｃとの比較結果に応じて、ターンオン進み信号ｆが出力される（図４（Ｂ）参照）。

コンパレータ１０７においては、レベルシフト回路１０３によりレベルシフトされたランプ波ｂと、パルス波ｃとの比較結果に応じて、ターンオフ進み信号ｇが出力される（図４（Ｃ）参照）。

コンパレータ１０８においては、レベルシフト回路１０３によりレベルシフトされたランプ波ｂと、反転されたパルス波ｄとの比較結果に応じて、ターンオフ遅れ信号ｈが出力される（図４（Ｄ）参照）。

図４には、それぞれの信号について、メインスイッチング素子１１のターンオフ／オンのタイミングに対して同期整流用スイッチング素子１２のターンオン／オフのタイミングの遅れ又は進みが発生しない波形（図中、最も右）に対して、遅れ量又は進み量の異なる２種類のターン遅れ又は進みを発生させる波形が示されている。このように、レベルシフト回路１０２，１０３でのレベルシフト量の変化させることで、各種信号ｅ、ｆ、ｇ、ｈにより実現される遅れ量ないし進み量を自由に変化させることができる。

調整回路１０１は、デットタイム検出器１５０からのデットタイム検出結果に基づいて、レベルシフト回路１０２，１０３でのレベルシフト量を調整すると共に、ＯＮ切替信号／ＯＦＦ切替信号を出力することで、同期整流用スイッチング素子１２のスイッチタイミングを最適化する。

具体的には、図３において、ＡＮＤ回路１０９，１１０、ＯＲ回路１１３及びＮＯＴ回路１１５がセレクタを構成しており、同期整流用スイッチング素子１２のターンオンを遅らせる場合は、ＯＮ切替信号ｍ（図５（Ａ）参照）がＬｏｗに設定され、ＯＲ回路１１３からターンオン遅れ信号ｅが出力される。一方、同期整流用スイッチング素子１２のターンオンを進ませる場合は、ＯＮ切替信号ｍ（図５（Ａ）参照）がＨｉｇｈに設定され、ＯＲ回路１１３からターンオン進み信号ｆが出力される。

同様に、図３において、ＡＮＤ回路１１１，１１２、ＯＲ回路１１４及びＮＯＴ回路１１６がセレクタを構成しており、同期整流用スイッチング素子１２のターンオフを進ませる場合は、ＯＦＦ切替信号ｎ（図５（Ａ）参照）がＬｏｗに設定され、ＯＲ回路１１４からターンオフ進み信号ｇが出力される。一方、同期整流用スイッチング素子１２のターンオフを遅らせる場合は、ＯＦＦ切替信号ｎ（図５（Ａ）参照）がＨｉｇｈに設定され、ＯＲ回路１１４からターンオフ遅れ信号ｈが出力される。

ＮＯＴ回路１１７及びＡＮＤ回路１１９は、上述の如く選択的に入力されるターンオン遅れ信号ｅ又はターンオン進み信号ｆの立ち上がりエッジを検出して信号ｋ（図５（Ａ）参照）を出力する。同様に、ＮＯＴ回路１１８及びＮＯＲ回路１２０は、上述の如く選択的に入力されるターンオフ進み信号ｇ又はターンオフ遅れ信号ｈの立ち下がりエッジを検出して信号ｌ（図５（Ａ）参照）を出力する。ＡＮＤ回路１１９の出力はＳＲフリップフロップ１２１のＳ端子に接続され、ＮＯＲ回路１２０の出力はＳＲフリップフロップ１２１のＲ端子に接続されている。

ＳＲフリップフロップ１２１のＱ出力は、Ｓ端子に入力される信号ｋがＬｏｗからＨｉｇｈになるとＨｉｇｈになり（セットされ）、Ｒ端子に入力される信号ｌがＬｏｗからＨｉｇｈになるとＬｏｗになる（リセットされる）。この結果、図５（Ａ）に示すように、同期整流用スイッチング素子１２を駆動するゲート信号Ｖｇ２が、ＳＲフリップフロップ１２１のＱ出力から出力される（図５（Ａ）参照）。

このように図３に示すデットタイム制御回路１２４Ａでは、ＯＮ切替信号／ＯＦＦ切替信号により、同期整流用スイッチング素子１２のターンオン及びターンオフのタイミングを進ませるか遅らせるかを自由に選択することができると共に、レベルシフト回路１０２，１０３でのレベルシフト量の変化させることで、その際のターンオン遅れ量ないし進み量及びターンオフ遅れ量ないし進み量を自由に変化させることができる。

次に、図６を参照して、デットタイム検出器１５０及び調整回路１０１の動作について説明する。図６は、上から、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１の波形、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の波形、ゲート信号Ｖｇ１の出力波形、ゲート信号Ｖｇ２の出力波形、及び、図３中の各ポイントｏ〜ｒでの出力波形を示す。

図６（Ａ）及び図６（Ｃ）に示すように、ゲート信号Ｖｇ１がローからハイになると、ドライバ１４１（図１参照）がメインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１を次第に上昇させる。この後、メインスイッチング素子１１のゲートのミラー容量が充電されるため、ゲート・ソース間電圧Ｖｇｓ１が変化しない期間（ミラー容量充電期間）に入る。即ち、図６（Ａ）に示すように、ゲート・ソース間電圧Ｖｇｓ１は、ゲート信号Ｖｇ１がローからハイになると、一旦上昇するものの、メインスイッチング素子１１のゲートのミラー容量が充電完了となるまで略一定となる。ゲート・ソース間電圧Ｖｇｓ１は、図６（Ａ）に示すように、ミラー容量への充電が終了すると、再び上昇する。第１検出器１３０Ａは、このミラー容量充電終了時点を検出すると、デットタイム検出器１５０にその旨の信号を出力する。

図６（Ｂ）及び図６（Ｄ）に示すように、ゲート信号Ｖｇ２がローになると、ドライバ１４２（図１参照）が同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２を次第に低下させる。第２検出器１３２Ａは、ゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回る時点を検出すると、同期整流用スイッチング素子１２がオフしたと判断して、デットタイム検出器１５０にその旨の信号を出力する。尚、本例では、同期整流用スイッチング素子１２のターンオフ時にはメインスイッチング素子１１のターンオフ時のように放電現象が明確にゲート・ソース間電圧Ｖｇｓ２の波形に現れないことを考慮して、上述の如くゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回る時点を検出しているが、同期整流用スイッチング素子１２のオフタイミングは、同期整流用スイッチング素子１２のゲートのミラー容量への放電終了時点（図６の矢印Ｘ１参照）を検出することで検出されてもよい。

デットタイム検出器１５０は、第１検出器１３０Ａ及び第２検出器１３２Ａからの検出結果に基づいて、メインスイッチング素子１１のゲートのミラー容量充電終了タイミングｔｃｅと、同期整流用スイッチング素子１２のオフタイミングｔｏｆｆとを比較することで、デットタイムＤｔを検出する。即ち、デットタイム検出器１５０は、オフタイミングｔｏｆｆからミラー容量充電終了タイミングｔｃｅまでの期間を、メインスイッチング素子１１のターンオン時のデットタイムＴｄとして検出する。

図６（Ｅ）は、メインスイッチング素子１１がターンオンする際のデットタイムＴｄの検出結果を表す波形を示す。最も左側のターンオン時には、オフタイミングｔｏｆｆがミラー容量充電終了タイミングｔｃｅよりも早く、正のデットタイムＴｄ１が検出されている。左から２番目のターンオン時には、オフタイミングｔｏｆｆがミラー容量充電終了タイミングｔｃｅよりも遅く、負のデットタイムＴｄ３（過大なクロス）が検出されている。最も右側のターンオン時には、オフタイミングｔｏｆｆがミラー容量充電終了タイミングｔｃｅと一致し、デットタイムＴｄがゼロの最適なスイッチングタイミングが検出されている。

図６（Ｆ）は、メインスイッチング素子１１がターンオンする際の調整回路１０１の出力波形を示す。調整回路１０１の出力は、上述の如くレベルシフト回路１０３によるレベルシフト量を調整する役割をする。メインスイッチング素子１１の最も左側のターンオン時には、調整回路１０１は、正のデットタイムＴｄ１に対応して、同期整流用スイッチング素子１２のターンオフを遅らせるべく、図６（Ｆ）に示すように、レベルシフト回路１０３でのランプ波ｂのレベルシフト量を、正のデットタイムＴｄ１に応じて低下させる。これにより、図４（Ｄ）に示したように、ターンオフ遅れ信号ｈのターンオフ遅れ量が増加され、メインスイッチング素子１１の次のターンオン時（左から２番目のターンオン時）には、図６（Ｂ）に示すように、今回のターンオン時に比べて、同期整流用スイッチング素子１２のターンオフのタイミングが遅れることになる。メインスイッチング素子１１の左から２番目のターンオン時には、調整回路１０１は、負のデットタイムＴｄ３に対応して、同期整流用スイッチング素子１２のターンオフを進ませるべく、図６（Ｆ）に示すように、レベルシフト回路１０３でのランプ波ｂのレベルシフト量を、負のデットタイムＴｄ３に応じて増加させる。これにより、図４（Ｄ）に示したように、ターンオフ遅れ信号ｈのターンオフ遅れ量が減少され、メインスイッチング素子１１の次のターンオン時（一番右側のターンオン時）には、図６（Ｂ）に示すように、今回のターンオン時に比べて、同期整流用スイッチング素子１２のターンオフのタイミングが早まることになる。メインスイッチング素子１１の一番右側のターンオン時には、同期整流用スイッチング素子１２のオフタイミングｔｏｆｆがメインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅと一致するので、調整回路１０１は、図６（Ｆ）に示すように、レベルシフト回路１０３でのランプ波ｂのレベルシフト量を変化させずに維持する。

一方、図６（Ａ）及び図６（Ｃ）に示すように、ゲート信号Ｖｇ１がハイからローになると、ドライバ１４１（図１参照）がメインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１を次第に低下させる。この後、メインスイッチング素子１１のゲートのミラー容量が放電されるため、ゲート・ソース間電圧Ｖｇｓ１が変化しない期間（ミラー容量放電期間）に入る。即ち、図６（Ａ）に示すように、ゲート・ソース間電圧Ｖｇｓ１は、ゲート信号Ｖｇ１がハイからローになると、一旦下降するものの、メインスイッチング素子１１のゲートのミラー容量が放電完了となるまで略一定となる。ゲート・ソース間電圧Ｖｇｓ１は、図６（Ａ）に示すように、ミラー容量からの放電が終了すると、再び下降する。第１検出器１３０Ａは、このミラー容量放電開始時点を検出すると、デットタイム検出器１５０にその旨の信号を出力する。

図６（Ｂ）及び図６（Ｄ）に示すように、ゲート信号Ｖｇ２がハイになると、ドライバ１４２（図１参照）が同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２を次第に上昇させる。第２検出器１３２Ａは、ゲート・ソース間電圧Ｖｇｓ２が所定閾値を上回る時点を検出すると、同期整流用スイッチング素子１２がオンしたと判断して、デットタイム検出器１５０にその旨の信号を出力する。尚、同期整流用スイッチング素子１２のオンタイミングは、同期整流用スイッチング素子１２のゲートのミラー容量への充電開始時点（図６の矢印Ｘ２参照）を検出することで検出されてもよい。

デットタイム検出器１５０は、第１検出器１３０Ａ及び第２検出器１３２Ａからの検出結果に基づいて、メインスイッチング素子１１のゲートのミラー容量放電開始タイミングｔｄｓと、同期整流用スイッチング素子１２のオンタイミングｔｏｎとを比較することで、デットタイムを検出する。即ち、デットタイム検出器１５０は、メインスイッチング素子１１のミラー容量放電開始タイミングｔｄｓから同期整流用スイッチング素子１２のオンタイミングｔｏｎまでの期間を、メインスイッチング素子１１のターンオフ時のデットタイムＴｄとして検出する。

図６（Ｇ）は、メインスイッチング素子１１がターンオフする際のデットタイムＴｄの検出結果を表す波形を示す。最も左側のターンオフ時には、ミラー容量放電開始タイミングｔｄｓがオンタイミングｔｏｎよりも早く、正のデットタイムＴｄ２が検出されている。左から２番目のターンオン時には、オンタイミングｔｏｎがミラー容量放電開始タイミングｔｄｓよりも早く、負のデットタイムＴｄ４（過大なクロス）が検出されている。最も右側のターンオン時には、オンタイミングｔｏｎがミラー容量放電開始タイミングｔｄｓと一致し、デットタイムＴｄがゼロの最適なスイッチングタイミングが検出されている。

図６（Ｈ）は、メインスイッチング素子１１がターンオフする際の調整回路１０１の出力波形を示す。調整回路１０１の出力は、上述の如くレベルシフト回路１０３によるレベルシフト量を調整する役割をする。メインスイッチング素子１１の最も左側のターンオフ時には、調整回路１０１は、正のデットタイムＴｄ２に対応して、同期整流用スイッチング素子１２のターンオンを進ませるべく、図６（Ｈ）に示すように、レベルシフト回路１０３でのランプ波ａのレベルシフト量を、正のデットタイムＴｄ２に応じて低下させる。これにより、図４（Ａ）に示したように、ターンオン遅れ信号ｅのターンオン遅れ量が減少され、メインスイッチング素子１１の次のターンオフ時（左から２番目のターンオフ時）には、図６（Ｂ）に示すように、今回のターンオフ時に比べて、同期整流用スイッチング素子１２のターンオンのタイミングが早まることになる。メインスイッチング素子１１の左から２番目のターンオフ時には、調整回路１０１は、負のデットタイムＴｄ４（過大なクロス）に対応して、同期整流用スイッチング素子１２のターンオンを遅らせるべく、図６（Ｈ）に示すように、レベルシフト回路１０３でのランプ波ａのレベルシフト量を、負のデットタイムＴｄ４に応じて増加させる。これにより、図４（Ａ）に示したように、ターンオン遅れ信号ｅのターンオン遅れ量が増加され、メインスイッチング素子１１の次のターンオフ時（一番右側のターンオフ時）には、図６（Ｂ）に示すように、今回のターンオフ時に比べて、同期整流用スイッチング素子１２のターンオンのタイミングが遅れることになる。メインスイッチング素子１１の一番右側のターンオフ時には、同期整流用スイッチング素子１２のオンタイミングｔｏｎがメインスイッチング素子１１のミラー容量放電開始タイミングｔｄｓと一致するので、調整回路１０１は、図６（Ｆ）に示すように、レベルシフト回路１０３でのランプ波ａのレベルシフト量を変化させずに維持する。

図７は、図６に示したデットタイム検出器１５０及び調整回路１０１の動作により実現される貫通電流及びリカバリー電流の低減作用を示す動作波形図である。図７は、上から、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１の波形、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の波形、メインスイッチング素子１１に流れる電流Ｉ１（図１参照）の波形、及び、同期整流用スイッチング素子１２に流れる電流Ｉ２（図１参照）の波形を示す。尚、図７（Ａ）及び図７（Ｂ）の波形は、図６（Ａ）及び図６（Ｂ）の波形と同一である。即ち、図７（Ｃ）及び図７（Ｄ）は、図６に示したデットタイム調整により実現される電流Ｉ１及びＩ２の波形をそれぞれ示す。

図７に示すように、メインスイッチング素子１１の最初のターンオン時（図の最も左側）では、上述の如く同期整流用スイッチング素子１２のオフタイミングｔｏｆｆがメインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅよりもすぎるため、リカバリー電流が発生する。メインスイッチング素子１１の２番目のターンオン時（図の最も左側）では、上述の如く同期整流用スイッチング素子１２のオフタイミングｔｏｆｆがメインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅよりも遅すぎるため、貫通電流が大きく流れる。同様に、メインスイッチング素子１１の２番目のターンオフ時では、上述の如く同期整流用スイッチング素子１２のオンタイミングｔｏｎがメインスイッチング素子１１のミラー容量放電開始タイミングｔｄｓよりも早すぎるため、貫通電流が大きく流れる。一方、メインスイッチング素子１１の３番目のターンオン時（図の最も右側）では、上述の如く同期整流用スイッチング素子１２のオフタイミングｔｏｆｆがメインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅと一致するので、貫通電流が大きく流れるのが防止されつつ、適切なクロスによりリカバリー電流が低減される。同様に、メインスイッチング素子１１の３番目のターンオフ時では、上述の如く同期整流用スイッチング素子１２のオンタイミングｔｏｎがメインスイッチング素子１１のミラー容量放電開始タイミングｔｄｓと一致するので、貫通電流が大きく流れるのが防止される。

このように本実施例によれば、メインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅ及びミラー容量放電開始タイミングｔｄｓに、同期整流用スイッチング素子１２のオフタイミングｔｏｆｆ及びオンタイミングｔｏｎをそれぞれ合わせることで、貫通電流が大きく流れるのを防止しつつ、スイッチングタイミングを最適にクロスさせてリカバリー損失を低減することができる。また、スイッチング時のサージ電圧が低減されるので、メインスイッチング素子１１等の耐性を下げることも可能となる。

図８は、本実施例の電源装置１０Ａにより実行可能なスイッチング制御方法の一例を示すフローチャートである。図８に示す処理は、メインスイッチング素子１１がターンオンする際のスイッチング制御方法に関するものである。

ステップ１でスイッチング制御が開始されると、ステップ２において、初期設定が行われる。初期設定では、スイッチング間隔Ｔｓ（１）が初期値ｘに設定されると共に、スイッチング間隔Ｔｓを短くするフラグｆ＝−１が設定される。スイッチング間隔Ｔｓとは、同期整流用スイッチング素子１２をターンオフする時からメインスイッチング素子１１をターンオンする時までの時間、即ち、ゲート信号Ｖｇ２がＨｉｇｈからＬｏｗに切り替わる時からゲート信号Ｖｇ１がＬｏｗからＨｉｇｈに切り替わる時までの時間をいう。スイッチング間隔Ｔｓは、ゲート信号Ｖｇ１をＬｏｗからＨｉｇｈにしてからゲート信号Ｖｇ２をＨｉｇｈからＬｏｗにすることでスイッチングタイミングをクロスさせる必要上、負の値となりうる。初期値ｘは、安全側の正の値（クロスさせない値）であってよい。尚、スイッチング間隔Ｔｓ（ｋ）の“ｋ” （＝０，１，２．．．）は、ｋ回目のスイッチング周期であることを表し、スイッチング間隔Ｔｓ（１）は初回のスイッチング周期であることを表す。

ステップ３では、今回のスイッチング間隔Ｔｓ（ｋ）に基づくスイッチング制御実行時のデットタイムＴｄが検出される。即ち、メインスイッチング素子１１のゲートのミラー容量充電終了タイミングｔｃｅから、同期整流用スイッチング素子１２のオフタイミングｔｏｆｆまでの差の時間であるデットタイムＴｄ（＝ｔｃｅ−ｔｏｆｆ）が検出され、その絶対値が今回値Ｔｄｈｏｌｄ（ＮＥＷ）として保持される。

ステップ４では、今回値Ｔｄｈｏｌｄ（ＮＥＷ）が前回値Ｔｄｈｏｌｄ（ＯＬＤ）として保持される。

ステップ５では、スイッチング間隔Ｔｓの変更処理が実行される。このとき、フラグの値が「−１」のときは、今回のスイッチング間隔Ｔｓ（ｋ）は、前回のスイッチング間隔Ｔｓ（ｋ−１）から所定値αを引いた値に設定される。即ち、Ｔｓ（ｋ）＝Ｔｓ（ｋ−１）−α。一方、フラグの値が「１」のときは、今回のスイッチング間隔Ｔｓ（ｋ）は、前回のスイッチング間隔Ｔｓ（ｋ−１）に所定値αを足した値に設定される。即ち、Ｔｓ（ｋ）＝Ｔｓ（ｋ−１）＋α。今回が初回のルーチンである場合には、ステップ２でフラグｆ＝−１が設定されるので、Ｔｓ（２）＝ｘ−αとされる。

ステップ６では、ステップ５で設定したスイッチング間隔Ｔｓ（ｋ）を用いた際の、デットタイムＴｄ（ｋ）が検出され、その絶対値が今回値Ｔｄｈｏｌｄ（ＮＥＷ）として保持される。

ステップ７では、ステップ６で検出したデットタイムＴｄの今回値Ｔｄｈｏｌｄ（ＮＥＷ）と、ステップ４で保持されたデットタイムＴｄの前回値Ｔｄｈｏｌｄ（ＯＬＤ）とが比較される。比較の結果、今回値Ｔｄｈｏｌｄ（ＮＥＷ）が前回値Ｔｄｈｏｌｄ（ＯＬＤ）より小さい場合は、ステップ８に進み、それ以外の場合は、ステップ９に進む。

ステップ８では、スイッチング間隔Ｔｓを短くするフラグｆ＝−１が設定されて、ステップ４に戻る。従って、その後のステップ５での処理では、即ち次のスイッチング周期（ｋ＋１）では、スイッチング間隔Ｔｓ（ｋ＋１）が所定値αだけ減少されることになる。
即ち、Ｔｓ（ｋ＋１）＝Ｔｓ（ｋ）−α。

ステップ９では、スイッチング間隔Ｔｓを長くするフラグｆ＝１が設定されて、ステップ４に戻る。従って、その後のステップ５での処理では、即ち次のスイッチング周期（ｋ＋１）では、スイッチング間隔Ｔｓ（ｋ＋１）が所定値αだけ増加されることになる。
即ち、Ｔｓ（ｋ＋１）＝Ｔｓ（ｋ）＋α。

このように本実施例では、メインスイッチング素子１１のターンオン時に検出されるデットタイムが減少した場合には、次回のターンオン時のスイッチング間隔Ｔｓを所定時間幅αで減少させ、逆にデットタイムが増加した場合には、次回のターンオン時のスイッチング間隔Ｔｓを所定時間幅αで増加させる。これにより、デットタイムがゼロとなるようにスイッチング間隔が最適化されるので、スイッチング損失の少ないスイッチング制御を実現することができる。

尚、図８に示す例では、メインスイッチング素子１１のターンオフが実行される毎に、検出されるデットタイムが前回値と比較され、デットタイムが減少する方向に次回メインスイッチング素子ターンオフ時のスイッチング間隔Ｔｓが決定されているが、メインスイッチング素子１１のターンオフが実行される毎に、検出されるデットタイムがゼロと比較され、デットタイムがゼロになるように次回メインスイッチング素子ターンオフ時のスイッチング間隔Ｔｓを決定することとしてもよい。

また、図８に示す例は、メインスイッチング素子１１がターンオンする際のスイッチング制御方法に関するものであるが、メインスイッチング素子１１がターンオフする際のスイッチング制御方法についても同様であってよい。即ち、同期整流用スイッチング素子１２のオンタイミングｔｏｎから、メインスイッチング素子１１のゲートのミラー容量放電開始タイミングｔｄｓまでの差の時間をデットタイムＴｄ（＝ｔｏｎ−ｔｄｓ）として検出し、当該デットタイムＴｄが前回値よりも小さくなるように（或いはゼロになるように）、同期整流用スイッチング素子１２のターンオフのタイミング（ゲート信号Ｖｇ２をＨｉｇｈからＬｏｗに切り替えるタイミング）を調整すればよい。また、例えば初回のスイッチングにおいて、メインスイッチング素子１１のゲートのミラー容量放電開始タイミングｔｄｓで、ゲート信号Ｖｇ２が依然としてＬｏｗである場合には、直ちにゲート信号Ｖｇ２をＬｏｗからＨｉｇｈに切り替えることとしてよい。この場合、その際のスイッチング間隔Ｔｓを初期値ｘとして次回周期以後のスイッチング間隔Ｔｓが決定されてよい。

図９は、実施例２に関わる電源装置１０Ｂを示す主要回路図である。実施例２は、第２検出器１３２Ａに代えて、負荷に流れる電流を検出する負荷電流検出器１３４Ｂを有する点が、主に上述の実施例１と異なる。以下、上述の実施例１と同様の構成については、同様の参照符号を付して説明を省略ないし簡略化する。

デットタイム制御回路１２４Ｂには、図９に示すように、第１検出器１３０Ｂ及び負荷電流検出器１３４Ｂが接続されている。図９に示す負荷電流検出器１３４Ｂは、平滑リアクトルの後段の電圧（ＤＣ−ＤＣコンバータの出力電圧）を、負荷電流として検出する。第１検出器１３０Ｂは、メインスイッチング素子１１をターンオンする際、メインスイッチング素子１１のミラー容量充電期間の開始タイミングｔｃｓを検出する。また、第１検出器１３０Ｂは、メインスイッチング素子１１をターンオフする際、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１に基づいて、メインスイッチング素子１１のミラー容量放電期間の開始タイミングｔｄｓを検出する。

図１０は、図９に示す電源装置１０Ｂに用いられてよいデットタイム制御回路１２４Ｂの一例を概略的に示す回路図である。デットタイム制御回路１２４Ｂは、主に、調整回路３０１と、Ｖｇ１回路３０１及びＶｇ２回路３０３からなるゲート信号生成回路とを含む。Ｖｇ１回路３０１は、ＰＷＭ信号生成回路１２３からのＰＷＭ信号に基づいて、メインスイッチング素子１１のゲートに印加されるゲート信号Ｖｇ１を生成する。Ｖｇ２回路３０３は、ＰＷＭ信号生成回路１２３からのＰＷＭ信号、及び、調整回路３０１からの指示信号（遅延時間）に基づいて、同期整流用スイッチング素子１２のゲートに印加されるゲート信号Ｖｇ２を生成する。

図１１は、実施例２に関わる電源装置１０Ｂの主要な動作波形を示す図である。図１１には、デットタイムＴｄがゼロの最適なスイッチングタイミングが実現される際の動作波形を示し、上から順に、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１の波形、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の波形、ゲート信号Ｖｇ１の出力波形、ゲート信号Ｖｇ２の出力波形、及び、遅延時間設定用のパルス波の波形を示す。

デットタイム制御回路１２４Ｂは、メインスイッチング素子１１をターンオンする際、第１検出器１３０Ｂからの検出結果に基づいて、メインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅから所定の遅延時間Ｔｄｅｌ後に、同期整流用スイッチング素子１２をターンオフさせるためにゲート信号Ｖｇ２をＨｉｇｈからＬｏｗに切り替える。遅延時間Ｔｄｅｌは、図１１に示すように、メインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅに、同期整流用スイッチング素子１２のオフタイミング（同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回る時点）が一致するように設定される。遅延時間Ｔｄｅｌは、ミラー容量充電期間と、ゲート信号Ｖｇ２がローになってから同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回るまでの時間との関係を、予め試験等により導出しておき、当該導出した関係に基づいて設定された固定値であってよい。但し、好ましくは、本実施例のように、遅延時間Ｔｄｅｌは、負荷電流検出器１３４Ｂにより検出される負荷電流に応じて可変される。これは、同期整流用スイッチング素子１２のミラー容量充電期間は、メインスイッチング素子１１に流れる電流の大きさ（即ち、負荷電流の大きさ）に依存して、変化するからである。この場合も、同様に、ミラー容量充電期間と、ゲート信号Ｖｇ２がローになってから同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回るまでの時間との関係を、予め試験等により負荷電流の大きさを変化させながら導出しておき、当該導出した関係（例えばマップにより保持）に基づいて遅延時間Ｔｄｅｌが可変されてよい。

デットタイム制御回路１２４Ｂは、図１１に示すように、メインスイッチング素子１１をターンオフする際、第１検出器１３０Ｂからの検出結果に基づいて、メインスイッチング素子１１のゲートのミラー容量放電開始タイミングｔｄｓを検出すると、直ちにゲート信号Ｖｇ２をＬｏｗからＨｉｇｈに切り替える。

図１２は、実施例２に関わる電源装置１０Ｂにより実現される貫通電流及びリカバリー電流の低減作用を示す動作波形図である。図１２には、デットタイムＴｄがゼロの最適なスイッチングタイミングが実現される際の動作波形を示し、上から順に、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１の波形、遅延時間設定用のパルス波の波形、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の波形、メインスイッチング素子１１に流れる電流Ｉ１（図９参照）の波形、及び、同期整流用スイッチング素子１２に流れる電流Ｉ２（図９参照）の波形を示す。

図１２に示すように、メインスイッチング素子１１のターンオン時では、上述の如く遅延時間Ｔｄｅｌの適切な設定により、同期整流用スイッチング素子１２のオフタイミングｔｏｆｆがメインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅと一致するので、貫通電流が大きく流れるのが防止されつつ、適切なクロスによりリカバリー電流が低減される。同様に、メインスイッチング素子１１のターンオフ時では、上述の如くメインスイッチング素子１１のゲートのミラー容量放電開始タイミングｔｄｓを検出して、同期整流用スイッチング素子１２のターンオンのタイミングを決定するので、効率の良いスイッチングを実現することができる。

本実施例によれば、上述の如く同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２を検出する手段を有していないので、上述の実施例１のように、名メインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅに、同期整流用スイッチング素子１２のオフタイミングを、フィードバック的に適合させることができないが、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２を検出する必要のない簡易で低コストな構成により、貫通電流が大きく流れるのを防止しつつ、スイッチングタイミングを最適にクロスさせてリカバリー損失を低減することができる。

尚、本実施例において、遅延時間Ｔｄｅｌが過大に設定されている場合等であって、メインスイッチング素子１１のゲートのミラー容量充電終了タイミングｔｃｅで、ゲート信号Ｖｇ２が依然としてＨｉｇｈである場合には、クロスが過大であるため、直ちにゲート信号Ｖｇ２をＨｉｇｈからＬｏｗに切り替えることとしてよい。

図１３は、実施例３に関わる電源装置１０Ｃを示す主要回路図である。実施例３は、第１検出器１３０Ａを無くした点が、主に上述の実施例１と異なる。以下、上述の実施例１と同様の構成については、同様の参照符号を付して説明を省略ないし簡略化する。デットタイム制御回路１２４Ｃには、第２検出器１３２Ｃが接続されている。

デットタイム制御回路１２４Ｃは、図１０に示したデットタイム制御回路１２４Ｂと同様、調整回路３０１と、Ｖｇ１回路３０１及びＶｇ２回路３０３からなるゲート信号生成回路とを含む。Ｖｇ１回路３０１は、ＰＷＭ信号生成回路１２３からのＰＷＭ信号に基づいて、メインスイッチング素子１１のゲートに印加されるゲート信号Ｖｇ１を生成する。Ｖｇ２回路３０３は、ＰＷＭ信号生成回路１２３からのＰＷＭ信号、及び、調整回路３０１からの指示信号（遅延時間）に基づいて、同期整流用スイッチング素子１２のゲートに印加されるゲート信号Ｖｇ２を生成する。

図１４は、同期整流用スイッチング素子１２の寄生成分等価回路を示す。図１４において、参照符号１０１ａは、ゲート・ドレイン間容量を表し、参照符号１０１ｂは、ゲート・ソース間容量を表し、参照符号１０１ｃは、ドレイン・ソース間容量を表し、１０１ｄは寄生ダイオードを表し、参照符号Ｇ，Ｄ，Ｓは、それぞれゲート端子、ドレイン端子、ソース端子をそれぞれ表す。後述のゲート・ソース間電圧Ｖｇｓ２の持ち上がり又は持ち下がりは、ドレイン・ソース間の電位の上昇又は下降時に生ずるこれらの寄生容量１０１ａ、１０１ｂ、１０１ｃの充電又は放電に起因して発生する。

図１５は、実施例３に関わる電源装置１０Ｃの主要な動作波形を示す図である。図１５には、デットタイムＴｄがゼロの最適なスイッチングタイミングが実現される際の動作波形を示し、上から順に、メインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１の波形、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の波形、メインスイッチング素子１１に流れる電流Ｉ１（図９参照）の波形、メインスイッチング素子１１と同期整流用スイッチング素子１２との中点電圧（交点電圧）Ｖ１の波形、ゲート信号Ｖｇ１の出力波形、ゲート信号Ｖｇ２の出力波形、及び、遅延時間設定用のパルス波の波形を示す。

図１５（Ａ）及び図１５（Ｅ）に示すように、ゲート信号Ｖｇ１がローからハイになると、ドライバ１４１（図１３参照）がメインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１を次第に上昇させる。ゲート・ソース間電圧Ｖｇｓ１が上昇すると、図１５（Ｄ）に示すように、電流Ｉ１が略０Ａから上昇し始める。これに伴って、図１５（Ｃ）に示すように、中点電圧Ｖ１が上昇する。中点電圧Ｖ１が上昇すると、図１５（Ｂ）に示すように、同期整流用スイッチング素子１２の寄生容量に従って同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が持ち上がる。第２検出器１３２Ｃは、メインスイッチング素子１１をターンオンする際に、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２をモニタし、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を越えると、ゲート・ソース間電圧Ｖｇｓ２の持ち上がりが発生したと判断し、その旨の信号をデットタイム制御回路１２４Ｃに出力する。所定閾値は、同期整流用スイッチング素子１２のハイ出力ゲート電圧よりも大きな値であって、持ち上がリ時に増加しうる電圧の大きさに応じた適切な値に設定される。

デットタイム制御回路１２４Ｃは、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち上がりが検出されると、同期整流用スイッチング素子１２をターンオフさせるためにゲート信号Ｖｇ２をＨｉｇｈからＬｏｗに切り替える。より好ましくは、デットタイム制御回路１２４Ｃは、図１５（Ｆ）に示すように、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち上がり検出時点から所定の遅延時間Ｔｄｅｌ後に、同期整流用スイッチング素子１２をターンオフさせるためにゲート信号Ｖｇ２をＨｉｇｈからＬｏｗに切り替える。

ゲート信号Ｖｇ２がＨｉｇｈからＬｏｗに切り替えられると、ドライバ１４２（図１３参照）が同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２を次第に下降させる。ゲート・ソース間電圧Ｖｇｓ２は、図１５（Ｂ）及びに図１５（Ｄ）示すように、電流Ｉ１が略０Ａから上昇し始めた後コイル電流ＩＬと略同じ電流となる前までには（好ましくはコイル電流ＩＬと略同じ電流となるタイミングで）、同期整流用スイッチング素子１２をオフにする電圧まで下降される。即ち、遅延時間Ｔｄｅｌは、好ましくは、上述の実施例２と同様の考え方で、メインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅ（コイル電流ＩＬと略同じ電流となるタイミング）に、同期整流用スイッチング素子１２のオフタイミング（同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回る時点）が一致するように設定される。遅延時間Ｔｄｅｌは、ゲート・ソース間電圧Ｖｇｓ２の持ち上がり検出時点から電流Ｉ１がコイル電流ＩＬになる時点までの時間と、ゲート信号Ｖｇ２がローになってから同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回るまでの時間との関係を、予め試験等により導出しておき、当該導出した関係に基づいて設定された固定値であってよい。電流Ｉ１がコイル電流ＩＬになるまでの時間は、負荷電流により変化するので、遅延時間Ｔｄｅｌは、負荷電流や回路遅延に対応した値に設定される。

同様に、図１５（Ａ）及び図１５（Ｅ）に示すように、ゲート信号Ｖｇ１がハイからローになると、ドライバ１４２（図１３参照）がメインスイッチング素子１１のゲート・ソース間電圧Ｖｇｓ１を次第に下降させる。この後、図１５（Ｃ）に示すように、中点電圧Ｖ１が低下する。中点電圧Ｖ１が低下すると、図１５（Ｂ）に示すように、同期整流用スイッチング素子１２の寄生容量に従って同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が持ち下がる。第２検出器１３２Ｃは、メインスイッチング素子１１をターンオフする際に、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２をモニタし、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回ると、ゲート・ソース間電圧Ｖｇｓ２の持ち下がりが発生したと判断し、その旨の信号をデットタイム制御回路１２４Ｃに出力する。所定閾値は、同期整流用スイッチング素子１２のロー出力ゲート電圧よりも小さい値であって、持ち下がり時に減少しうる電圧の大きさに応じた適切な値に設定される。

デットタイム制御回路１２４Ｃは、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち下がりが検出されると、図１５（Ｆ）に示すように、同期整流用スイッチング素子１２をターンオンさせるためにゲート信号Ｖｇ２をＬｏｗからＨｉｇｈに切り替える。

本実施例によれば、メインスイッチング素子１１のターンオン時では、上述の如く同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち上がりを検出して、同期整流用スイッチング素子１２のオフタイミングｔｏｆｆを、メインスイッチング素子１１のミラー容量充電終了タイミングｔｃｅと一致するように調整するので、貫通電流が大きく流れるのが防止されつつ、適切なクロスによりリカバリー電流が低減される。同様に、メインスイッチング素子１１のターンオフ時では、上述の如く同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち下がりを検出して、同期整流用スイッチング素子１２のターンオンのタイミングを決定するので、効率の良いスイッチングを実現することができる。

尚、本実施例において、負荷電流が小さい場合には上記の持ち上がり及び持ち下がりの検出が困難になるのを鑑みて、負荷電流が所定値よりも大きい場合に限って、上述の持ち上がり及び持ち下がりの検出結果に基づくスイッチング制御を実行することとしてもよい。また、同様の考え方で、他のオンオフ切換条件と組み合わせてもよく、この場合、持ち上がり及び持ち下がりが検出された場合だけ、当該検出結果に基づいてゲート信号Ｖｇ２のＨｉｇｈ／Ｌｏの切替を実現し、負荷電流が小さく持ち上がり及び持ち下がりが検出されない場合には、他のオンオフ切換条件に基づいてゲート信号Ｖｇ２のＨｉｇｈ／Ｌｏの切替を実現してもよい。

図１６は、実施例４に関わる電源装置１０Ｄを示す主要回路図である。実施例４は、負荷電流検出器１３４Ｄを追加した点が、主に上述の実施例３と異なる。以下、上述の実施例１と同様の構成については、同様の参照符号を付して説明を省略ないし簡略化する。

デットタイム制御回路１２４Ｄには、図１６に示すように、第２検出器１３２Ｄ及び負荷電流検出器１３４Ｄが接続されている。図１６に示す負荷電流検出器１３４Ｄは、平滑リアクトルの後段の電圧（ＤＣ−ＤＣコンバータの出力電圧）を、負荷電流として検出する。第２検出器１３２Ｄは、メインスイッチング素子１１をターンオンする際、メインスイッチング素子１１のミラー容量充電期間の開始タイミングｔｃｓを検出する。また、第２検出器１３２Ｄは、メインスイッチング素子１１をターンオンする際、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち上がりを検出すると共に、メインスイッチング素子１１をターンオフする際、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち下がりを検出する。

デットタイム制御回路１２４Ｄは、同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２の持ち上がりが検出されると、当該検出時点から所定の遅延時間Ｔｄｅｌ後に、同期整流用スイッチング素子１２をターンオフさせるためにゲート信号Ｖｇ２をＨｉｇｈからＬｏｗに切り替える。本実施例では、デットタイム制御回路１２４Ｄは、所定の遅延時間Ｔｄｅｌを、負荷電流検出器１３４Ｄにより検出される負荷電流に応じて可変させる。これは、同期整流用スイッチング素子１２のミラー容量充電期間（電流Ｉ１が略０Ａから上昇し始めてからコイル電流ＩＬと略同じ電流となるまでの時間）は、メインスイッチング素子１１に流れる電流の大きさ（即ち、負荷電流の大きさ）に依存して、変化するからである。この場合、電流Ｉ１が略０Ａから上昇し始めてからコイル電流ＩＬと略同じ電流となるまでの時間と、ゲート信号Ｖｇ２がローになってから同期整流用スイッチング素子１２のゲート・ソース間電圧Ｖｇｓ２が所定閾値を下回るまでの時間との関係を、予め試験等により負荷電流の大きさを変化させながら導出しておき、当該導出した関係（例えばマップにより保持）に基づいて可変されてよい。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、上述の実施例では、メインスイッチング素子１１及び同期整流用スイッチング素子１２は、ＭＯＳＦＥＴからなっているが、メインスイッチング素子１１’及び同期整流用スイッチング素子１２’は、図１７に示すように、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）からなってもよい。この場合、上記の説明において、メインスイッチング素子１１の「ゲート・ソース間電圧Ｖｇｓ１」及び同期整流用スイッチング素子１２の「ゲート・ソース間電圧Ｖｇｓ２」を、メインスイッチング素子１１’の「ゲート・エミッタ間電圧Ｖｇｅ１」及び同期整流用スイッチング素子１２’の「ゲート・エミッタ間電圧Ｖｇｅ２」とそれぞれ置き替える（読み替える）。このようなＩＧＢＴを用いた構成によっても、上述の実施例と同様、貫通電流が大きく流れるのを防止しつつ、スイッチングタイミングを最適にクロスさせてリカバリー損失を低減することは可能である。

また、上述の実施例では、出力電圧ＶＯＵＴを決定するメインスイッチング素子１１のスイッチングタイミングはＰＷＭ信号のデューティのみに支配されており、デットタイムＴｄの調整は、専ら、同期整流用スイッチング素子１２のスイッチングタイミングのみを可変して実現されている。これにより、ＰＷＭ信号のデューティを変化させることなく、デットタイムＴｄを調整できる。これとは対照的に、メインスイッチング素子１１のスイッチングタイミングを可変してデットタイムＴｄの調整を行う構成では、ＰＷＭ信号で調整されたデューティを再調整する必要が生じ、フィードフォワード制御及びフィードバック制御の特性が低下する。但し、本発明は、かかる構成を除外するものではなく、かかる構成においても、貫通電流が大きく流れるのを防止しつつ、スイッチングタイミングを最適にクロスさせてリカバリー損失を低減することは可能である。

本発明によるスイッチング素子制御装置に関わる電源装置１０Ａの一実施例を示す主要回路図である。ＰＷＭ信号生成回路１２３の一例を示す回路図である。図１に示す電源装置１０Ａに用いられてよいデットタイム制御回路１２４Ａの一例を示す回路図である。デットタイム制御回路１２４Ａにより実現されるデットタイム制御時の各ポイントでの出力波形を示す図である（その１）。デットタイム制御回路１２４Ａにより実現されるデットタイム制御時の各ポイントでの出力波形を示す図である（その２）。デットタイム検出器１５０及び調整回路１０１の動作波形を示す図である。図６に示したデットタイム検出器１５０及び調整回路１０１の動作により実現される貫通電流及びリカバリー電流の低減作用を示す動作波形図である。本実施例の電源装置１０Ａにより実行可能なスイッチング制御方法の一例を示すフローチャートである。実施例２に関わる電源装置１０Ｂを示す主要回路図である。図９に示す電源装置１０Ｂに用いられてよいデットタイム制御回路１２４Ｂの一例を概略的に示す回路図である。実施例２に関わる電源装置１０Ｂの主要な動作波形を示す図である。実施例２に関わる電源装置１０Ｂにより実現される貫通電流及びリカバリー電流の低減作用を示す動作波形図である。実施例３に関わる電源装置１０Ｃを示す主要回路図である。同期整流用スイッチング素子１２の寄生成分等価回路を示す図である。実施例３に関わる電源装置１０Ｃの主要な動作波形を示す図である。実施例４に関わる電源装置１０Ｄを示す主要回路図である。ＩＧＢＴをスイッチング素子として用いる電源装置の一実施例を示す主要回路図である。

符号の説明

１０Ａ〜１０Ｄ電源装置
１１メインスイッチング素子
１２同期整流用スイッチング素子
１２３ＰＷＭ信号生成回路
１２４Ａ〜１２４Ｄデットタイム制御回路
１３０Ａ、１３０Ｂ第１検出器
１３２Ａ、１３２Ｃ、１３２Ｄ第２検出器
１３４Ｂ、１３４Ｄ負荷電流検出器

Claims

直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第１スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオンの際に生ずる第１スイッチング素子のゲート・ミラー容量への充電を検出し、該充電の検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする、スイッチング素子制御装置。
第１スイッチング素子のゲート・ミラー容量への充電が終了するタイミングに合わせて、第２スイッチング素子のターンオフのタイミングを調整する、請求項１にスイッチング素子制御装置。
第１スイッチング素子のターンオンの際における第１スイッチング素子のゲート・ソース間電圧が上昇してから略一定となってその後再び上昇する当該上昇再開タイミングを検出し、
該検出した上昇再開タイミングに合わせて、第２スイッチング素子のターンオフのタイミングを調整する、請求項１又は２にスイッチング素子制御装置。
第２スイッチング素子のゲートとソース間の電圧を検出する第２ゲート・ソース間電圧検出手段を備え、
第２ゲート・ソース間電圧検出手段の出力結果に基づいて、第２スイッチング素子のターンオフの際に生ずる第２スイッチング素子のゲート・ミラー容量への放電を検出し、該放電の検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整する、請求項１〜３のいずれかに記載のスイッチング素子制御装置。
第１スイッチング素子のゲート・ミラー容量への充電が終了するタイミングと、第２スイッチング素子のゲート・ミラー容量への放電が開始するタイミングと、を略一致させる、請求項４に記載のスイッチング素子制御装置。
第１スイッチング素子のターンオンの際における第１スイッチング素子のゲート・ソース間電圧が上昇してから略一定となってその後再び上昇する当該上昇再開タイミングと、第２スイッチング素子のターンオフの際における第２スイッチング素子のゲート・ソース間電圧が所定値を下回るタイミングと、を略一致させる、請求項５にスイッチング素子制御装置。
第１スイッチング素子のターンオンの際における第１スイッチング素子のゲート・ソース間電圧がその上昇途中に一時的に略一定となる当該電圧一定期間開始タイミングを検出し、
該検出した電圧一定期間開始タイミングから所定の遅延時間が経過した後に、第２スイッチング素子に対するゲート信号をＨｉｇｈからＬｏに切替える、請求項１〜３のいずれかに記載のスイッチング素子制御装置。
前記所定の遅延時間が経過する前に第１スイッチング素子のゲート・ミラー容量への充電が終了した場合には、第２スイッチング素子に対するゲート信号をＨｉｇｈからＬｏに切替える、請求項７にスイッチング素子制御装置。
負荷に流れる電流を検出する負荷電流検出手段を備え、
前記所定の遅延時間を、負荷電流の大きさに応じて変化させる、請求項７又は８にスイッチング素子制御装置。
直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第１スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオフの際に生ずる第１スイッチング素子のゲート・ミラー容量からの放電を検出し、該放電の検出結果に基づいて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする、スイッチング素子制御装置。
第１スイッチング素子のゲート・ミラー容量からの放電が開始するタイミングに合わせて、第２スイッチング素子のターンオンのタイミングを調整する、請求項１０にスイッチング素子制御装置。
第１スイッチング素子のターンオフの際における第１スイッチング素子のゲート・ソース間電圧がその下降途中に一時的に略一定となる当該電圧一定期間開始タイミングを検出し、
該検出した電圧一定期間開始タイミングに合わせて、第２スイッチング素子のターンオンのタイミングを調整する、請求項１０又は１１にスイッチング素子制御装置。
第２スイッチング素子のゲートとソース間の電圧を検出する第２ゲート・ソース間電圧検出手段を備え、
第２ゲート・ソース間電圧検出手段の出力結果に基づいて、第２スイッチング素子のターンオンの際に生ずる第２スイッチング素子のゲート・ミラー容量への充電を検出し、該充電の検出結果に基づいて、第２スイッチング素子のターンオンのタイミングを調整する、請求項１０〜１２のいずれかに記載のスイッチング素子制御装置。
第１スイッチング素子のゲート・ミラー容量への放電が開始するタイミングと、第２スイッチング素子のゲート・ミラー容量への充電が開始するタイミングと、を略一致させる、請求項１３に記載のスイッチング素子制御装置。
第１スイッチング素子のターンオフの際における第１スイッチング素子のゲート・ソース間電圧がその下降途中に一時的に略一定となる当該電圧一定期間開始タイミングと、第２スイッチング素子のターンオンの際における第２スイッチング素子のゲート・ソース間電圧が上昇してから所定値を上回るタイミングと、を略一致させる、請求項１４にスイッチング素子制御装置。
第１スイッチング素子のゲート・ミラー容量への放電が開始しても第２スイッチング素子に対するゲート信号がＬｏである場合には、第２スイッチング素子に対するゲート信号をＬｏからＨｉｇｈに切替える、請求項１０にスイッチング素子制御装置。
直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第２スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオンの際に生ずる第２スイッチング素子のゲート・ソース間電圧の持ち上がりを検出し、該持ち上がりの検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする、スイッチング素子制御装置。
第２スイッチング素子のゲート・ソース間電圧が所定値よりも大きくなる時点から所定の遅延時間後に、第２スイッチング素子に対するゲート信号をＨｉｇｈからＬｏに切替える、請求項１７に記載のスイッチング素子制御装置。
直列に接続された第１スイッチング素子及び第２スイッチング素子と、
第２スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段とを備え、
ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオフの際に生ずる第２スイッチング素子のゲート・ソース間電圧の持ち下がりを検出し、該持ち下がりの検出結果に基づいて、第２スイッチング素子のターンオンのタイミングを調整することを特徴とする、スイッチング素子制御装置。
第２スイッチング素子のゲート・ソース間電圧が所定値よりも小さくなった時点で、第２スイッチング素子に対するゲート信号をＬｏからＨｉｇｈに切替える、請求項１９に記載のスイッチング素子制御装置。
同期整流型のＤＣ−ＤＣコンバータにおける電圧制御に用いられる請求項１〜２０のいずれかに記載のスイッチング素子制御装置において、
第１のスイッチング素子は、メインスイッチング素子であり、第２のスイッチング素子は、同期整流用スイッチング素子である、スイッチング素子制御装置。
前記第１スイッチング素子及び第２スイッチング素子は、ＭＯＳＦＥＴである、請求項１〜２１のいずれかに記載のスイッチング素子制御装置。
前記第１スイッチング素子及び第２スイッチング素子は、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）であり、前記ゲート・ソース間電圧は、ゲート・エミッタ間電圧に置き換えられる、請求項１〜２１のいずれかに記載のスイッチング素子制御装置。