JP2007329207A - 半導体装置及び半導体集積回路検査方法 - Google Patents

Abstract

【課題】プローブ密集度を高めることなく、検査時間を短縮することができる半導体検査装置及び半導体集積回路検査方法を提供する。
【解決手段】ウェハ２に複数個の半導体集積回路３が形成されている。ウェハ２の有効領域外周２Ａ上又はレチクル外周上に形成された複数の検査用パッド４ａと、検査用パッド４ａから複数個の半導体集積回路３に沿ってそれぞれ延びるバス配線である電源供給用メタル配線１２、グランド用メタル配線１５、出力信号検査用メタル配線、制御信号用メタル配線及びスイッチ素子制御用メタル配線１４と、バス配線と個々の半導体集積回路３とを接続する連結用メタル配線と、連結用メタル配線１６上に形成され、かつ検査対象となる半導体集積回路３を選択するスイッチ素子とが設けられている。
【選択図】図１

Description

本発明は、ウェハに形成された半導体集積回路を効率よく検査するための半導体装置と、それを用いた半導体集積回路検査方法に関するものである。

詳しくは、一つのウェハに複数個形成された半導体集積回路を、個々の半導体集積回路に分離する前に、すなわち切断前のウェハの状態で、短時間で検査するための半導体装置の構造と、その半導体装置に適した半導体集積回路検査方法とに関するものである。

ここで、半導体装置とは、半導体集積回路が形成されたウェハを指す。

従来、半導体集積回路が複数個形成された半導体装置の検査は、各々の半導体集積回路に形成されたパッドを用いて、半導体集積回路ごとに行われてきた。

図８及び図９を用いて、従来の半導体集積回路検査方法の概略を説明する。図８は、従来の半導体集積回路検査方法を示す概略図である。また、図９は、従来の半導体装置１０１の上面全体及び一部拡大した上面を示す図である。

従来の半導体集積回路検査方法においては、図８に示すように、まず半導体装置１０１を、ステージ１２３にセットする。そして、図９に示すように、半導体検査装置本体１２１からプローバー１２２に対してプローバー制御を行うことによって、半導体集積回路１０３の検査を行う。具体的には、個々の半導体集積回路１０３に形成された検査用パッド１０４にプローブ１２５を接触させて、上記半導体集積回路１０３に電源を供給すると共に半導体集積回路検査信号を伝達する。次に、この半導体集積回路検査信号に対して半導体集積回路１０３が出力した出力信号を、半導体検査装置本体１２１が、検査用パッド１０４に接触している上記プローブ１２５を通して検出する。

そして、検出した上記出力信号を基に、半導体検査装置１２０は、半導体集積回路１０３の異常を判断する。

ここで、半導体装置１０１に複数個の半導体集積回路１０３が形成されている場合には、上記プローブ１２５が形成されているプローブカード１２４又は半導体装置１０１が順次移動して、上記複数個の半導体集積回路１０３の各々について検査を行う。このとき、一般的には、上記プローブカード１２４は、半導体検査装置１２０に固定されているので、半導体装置１０１を移動させることによって半導体集積回路１０３の各々を検査する。この半導体装置１０１の移動は、半導体装置１０１が固定されたステージ１２３を移動させることによって行うことが多い。

この検査方法では、半導体装置１０１に形成される半導体集積回路１０３の個数が増加すると、それに伴いステージ１２３の移動に要する時間が長くなり、ひいては半導体装置１０１の検査時間が長くなるという問題がある。

そこで、半導体装置の検査を簡便に行うことを目的として種々の技術が提案されているが、検査時間を十分に短縮できるものではない。以下、特許文献１から５に開示された技術について述べる。

まず、特許文献１には、データリテンションテストを簡便に行うことを目的とした技術が開示されている。具体的には、ウェハ上の半導体集積回路を導電配線で接続して、複数の半導体集積回路をデータリテンション状態に保持することを内容とする。しかし、データリテンション状態に保持した後の書き込み及び読み出しは、各々の半導体集積回路のパッドを用いて行うものである。したがって、プローバー又はステージの移動を要するため、検査時間を十分に短縮できるものではない。

また、特許文献２には、複数の半導体集積回路を同時に検査することを目的とした技術が開示されている。具体的には、各々の半導体集積回路を電源用アルミ配線で接続して、同時に電源供給することによって、検査装置の電源数に制約されることなく、半導体集積回路の検査を行うことを内容とする。しかし、電源供給後に行う半導体集積回路の検査は、個々の半導体集積回路ごとに行うものである。したがって、同時に検査できる半導体集積回路の個数が限定され、検査時間を十分に短縮できるものではない。

また、特許文献３には、バーンインテストをウェハ状態で行うことを目的とした技術が開示されている。具体的には、各々の半導体集積回路をバーンイン用配線で接続し、このバーンイン用配線を利用してバーンインを行った後に、バーンイン用配線を切断して、各々の半導体集積回路を検査することを内容とする。しかし、バーンイン後の検査は、各々の半導体集積回路ごとに行うものであるため、検査時間を十分に短縮できるものではない。

また、特許文献４には、バーンインテストをウェハ状態で行い、かつ良否判断の確実性高くすることを目的とした技術が開示されている。具体的には、検査結果が書き込まれるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を集積回路ごとに設けて、検査結果を正確に記録することを内容とする。しかし、ＥＥＰＲＯＭに書き込まれた検査結果を順次読み出す必要があるため、検査時間を十分に短縮できるものではない。

また、特許文献５には、半導体集積回路を検査するときに、プローブ針がパッドに接触することによって、パッド表面が劣化することを防止する技術が開示されている。具体的には、検査後のワイヤーボンディング工程などで用いるパッドの他に、検査用パッドを形成することを内容とする。しかし、検査は、各々の半導体集積回路に形成された検査用パッドを用いて行うものであるため、検査時間を十分に短縮できるものではない。

なお、検査時間短縮を目的として、ウェハ状態での半導体集積回路検査を行わないことも提案されている。すなわち、ウェハ状態での検査を実施せず、アッセンブリー後に検査を実施する方法である。しかし、不良検出がアッセンブリー後となるため、検出された不良品に対しては、アッセンブリー費用が無駄になる。また、ウェハは、そのウェハごとに生じる製造条件のばらつきによって、その仕上がりがウェハ単位でばらつく。したがって、半導体集積回路に要求される検査仕様が、上記ばらつきに対して余裕がすくない場合には、ウェハ単位で不良品が発生してしまうことがある。これは、アッセンブリー工程の生産歩留りを著しく低下させることを意味する。したがって、検査時間の短縮を目的として、ウェハ状態での半導体集積回路検査を省略することは望ましい方法ではない。

そこで、この移動に要する時間を短縮する検査方法として、プローブカードを用いる検査方法が提案されている。図１０は、プローブカードを用いる半導体集積回路検査方法を示す概略図である。この検査方法は、図１０に示すように、プローブカード１２４に形成するプローブ１２５の数を増やし、一度に検査することができる半導体集積回路１０３の個数を多くすることを内容とする。ここで、プローブカード１２４とは、プローブ１２５が形成される検査治具のことを指す。
特開２００３−７７８１号公報（２００３年１月１０日公開） 特開平５−３０４１９２号公報（１９９３年１１月１６日公開） 特開平５−５５３２７号公報（１９９３年３月５日公開） 特開平５−５２９００号公報（１９９３年３月２日公開） 特開昭６２−１０６６３８号公報（１９８７年５月１８日公開）

しかしながら、プローブカードを用いる上記従来の検査方法では、検査時間を十分に短縮できないという問題を生じる。

これは、近年、一枚のウェハに形成される半導体集積回路の個数が増加してきたのに対して、一つのプローブカードに形成することができるプローブの個数に限度があることによる。以下具体的に説明する。

一つのプローブカードに形成するプローブの個数を増やすと、プローブカードにおけるプローブの密集度が上昇するが、この密集度には自ずと限度がある。その理由は、一般的にプローブは針形状を有するが、その針の直径をより小さな間隔でプローブを配設することができないためである。したがって、一つのプローブカードに形成することができるプローブの個数には限度がある。

一方、検査対象である半導体集積回路についても、一つのウェハに形成可能な半導体集積回路の個数には限度がある。しかし、集積回路製造技術の向上によって、一つのウェハに形成可能な半導体集積回路の個数の増加は、一つのプローブカードに形成可能なプローブの個数の増加を上回っている。さらに、ウェハのサイズが大きくなり、半導体集積回路のサイズが小さくなることによって、一つのウェハに形成可能な半導体集積回路の個数はさらに増加し、一つのウェハ当たり数千から数万になることがある。

したがって、半導体集積回路の個数増加に対応して、プローブカードに形成されるプローブの数を増加することができないため、従来の検査方法では、検査時間を十分に短縮することができない。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、プローブ密集度を高めることなく、検査時間を短縮することができる半導体検査装置及び半導体集積回路検査方法を提供することにある。

本発明の半導体装置は、上記課題を解決するために、ウェハに複数個の半導体集積回路が形成された半導体装置において、上記ウェハの有効領域外周上又はレチクル外周上に形成された複数の検査用パッドと、上記検査用パッドから上記複数個の半導体集積回路に沿ってそれぞれ延びるバス配線と、上記バス配線と個々の半導体集積回路とを接続する連結用配線と、上記連結用配線上に形成され、かつ検査対象となる半導体集積回路を選択するスイッチ素子とが設けられていることを特徴としている。

また、本発明の半導体集積回路検査方法は、上記課題を解決するために、ウェハに複数個の半導体集積回路が形成された半導体装置の半導体集積回路検査方法において、上記半導体装置は、上記ウェハの有効領域外周上又はレチクル外周上に形成された複数の検査用パッドと、上記検査用パッドから上記複数個の各半導体集積回路に沿ってそれぞれ延びるバス配線と、上記バス配線と個々の半導体集積回路とを接続する連結用配線と、上記連結用配線上に形成され、かつ検査対象となる半導体集積回路を選択するスイッチ素子とを備えていると共に、上記検査用パッドに、検査用プローブを接触させることによって、複数個の半導体集積回路を、一回のプロービングによって検査することを特徴としている。

上記の発明によれば、検査用パッドに複数個の半導体集積回路が接続されているので、検査用パッドの個数をすくなくすることができる。したがって、プローブ密集度を高めることなく半導体装置を検査することができる。

すなわち、半導体集積回路上に形成された検査用パッドにプローブを接触させることなく、半導体集積回路の検査を実施することが可能となるので、プローブ密集度を高くすることなく、検査することが可能となる。

また、本発明では、検査対象となる半導体集積回路を選択するためのスイッチ素子が設けられている。このため、個々の半導体集積回路毎に、例えば、半導体装置を載せたステージを移動させることなく又はステージの移動回数を大幅に削減して、個々の半導体集積回路を検査することができる。すなわち、任意の半導体集積回路を選択するためのスイッチ素子を制御することによって、半導体集積回路検査におけるステージ移動時間を低減することができる。

このように、ウェハを載せたステージの移動をさせない、又は移動回数を大幅に削減し、かつプローブ密集度を高めることなく一度にウェハ上に形成された１個又は、複数個の半導体集積回路を検査することが可能となり、ウェハ一枚の検査時間を短縮することが可能となる。

また、本発明では、検査用パッドが、ウェハの有効領域外周上又はレチクル外周上に形成されているので、半導体集積回路自体の回路規模の増加を抑えることができる。すなわち、個々の半導体集積回路を大きくすることなく、検査用パッドを形成することができると共に、ウェハに形成される半導体集積回路の個数を減らすことなく、検査用パッドを形成することができる。

したがって、プローブ密集度を高めることなく、検査時間を短縮することができる半導体検査装置及び半導体集積回路検査方法を提供することができる。

なお、この検査時間の短縮は、特に、簡単な半導体集積回路検査、例えば消費電流測定検査や簡単な信号検査のみを実施する半導体集積回路検査の場合に、より顕著となる。

また、本発明の半導体装置では、前記バス配線の少なくとも一本は、前記半導体集積回路に電源を供給するための電源供給用メタル配線として形成されていると共に、前記スイッチ素子は、上記電源供給用メタル配線と個々の半導体集積回路とを接続する連結用配線上に形成されていることが好ましい。

上記の発明によれば、バス配線の少なくとも一本が電源供給用メタル配線であるので、複数個の半導体集積回路に一括して電源供給用配線を行うことができる。また、スイッチ素子を制御することによって、１個又は複数個の半導体集積回路に選択的に電源供給をすることができる。

また、本発明の半導体装置では、前記バス配線の少なくとも一本は、上記半導体集積回路を制御するための制御信号用メタル配線として形成されていると共に、前記スイッチ素子は、上記制御信号用メタル配線と個々の半導体集積回路とを接続する連結用配線上に形成されていることが好ましい。

また、本発明の半導体装置では、前記バス配線の少なくとも一本は、上記半導体集積回路の出力信号を上記検査用パッドに伝達するための出力信号検査用メタル配線として形成されていると共に、前記スイッチ素子は、上記出力信号検査用メタル配線と個々の半導体集積回路とを接続する連結用配線上に形成されていることが好ましい。

上記の発明によれば、制御信号用メタル配線又は出力信号検査用メタル配線と個々の半導体集積回路とを接続する連結用メタル配線上にスイッチ素子が形成されているので、上記スイッチ素子を制御することによって、他の半導体集積回路の影響を受けることなく、制御信号の入力又は出力信号の検査を行うことができる。

また、本発明の半導体装置では、前記バス配線の少なくとも一本は、前記スイッチ素子をオンオフするスイッチ素子制御用メタル配線として形成されていることが好ましい。

これにより、スイッチ素子を容易に制御することができる
また、本発明の半導体装置では、前記検査用パッド及びバス配線は、半導体集積回路検査後のダイカット工程によって各半導体集積回路から除かれることが好ましい。

上記の発明によれば、個々の半導体集積回路を半導体装置から分離する工程であるダイカット工程において、半導体集積回路が分離されると共に、検査用パッド及びバス配線が個々の半導体集積回路から除かれる。したがって、検査用パッド及びバス配線を分離するために新たな工程を追加する必要がなく、工程数の増加を防止することができる。

また、本発明の半導体装置では、前記検査用パッド及びバス配線は、各半導体集積回路の間のスクライブ領域に形成されていることが好ましい。

上記の発明によれば、検査用パッド及びバス配線が、アッセンブリーするために半導体集積回路を個々に切断するときの切り代であるスクライブ領域に形成されているので、ウェハの有効領域面積を狭めることがすくない。したがって、ウェハに形成される半導体集積回路の個数を減少させることを防止することができる。

また、本発明の半導体装置では、前記複数の半導体集積回路は、格子状に設けられていると共に、前記バス配線として、前記半導体集積回路に電源を供給するための電源供給用メタル配線と、上記半導体集積回路を制御するための制御信号用メタル配線と、上記半導体集積回路の出力信号を上記検査用パッドに伝達するための出力信号検査用メタル配線と、前記スイッチ素子をオンオフするスイッチ素子制御用メタル配線とを少なくとも備え、前記電源供給用メタル配線と制御信号用メタル配線と出力信号検査用メタル配線とは、直交する２方向のうちの一の方向と平行な方向に形成されている一方、前記スイッチ素子制御用メタル配線は、残る一の方向と平行な方向に形成されており、上記電源供給用メタル配線と制御信号用メタル配線と出力信号検査用メタル配線とは、これら配線と平行な方向に配設された半導体集積回路と接続されており、上記スイッチ素子制御用メタル配線は、その配線と平行な方向に配設された半導体集積回路と接続されていることが好ましい。

上記の発明によれば、例えば、半導体集積回路を選択するためのスイッチ素子制御用メタル配線が形成された方向をＸ軸方向とし、一方、電源供給用、制御信号用及び出力信号検査用メタル配線が形成された方向をＹ軸方向とした場合、スイッチ素子をオン状態にした行（Ｘ軸方向）と、電源供給を行った列（Ｙ軸方向）との交点の半導体集積回路のみを選択的に動作状態にすることができる。さらに、上記選択的に動作状態とされた半導体集積回路について、制御信号用メタル配線及び出力信号検査用メタル配線との間のスイッチ素子をオン状態にすることによって、他の半導体集積回路の影響を受けることなく、制御信号の入力と出力信号の検査とを行うことができる。

また、本発明の半導体集積回路検査方法では、前記スイッチ素子を制御することによって、検査対象となる半導体集積回路を１個又は複数個選択した後に、半導体集積回路を検査することが好ましい。

上記の発明によれば、スイッチ素子を制御することによって、他の半導体集積回路の影響を受けることなく検査対象の１個又は複数個の半導体集積回路を検査することができる。

また、本発明の半導体集積回路検査方法では、前記検査用パッドをレチクル単位の周囲に形成して、一回のプロービングによって検査する半導体集積回路をレチクル単位とすることが好ましい。

上記発明によれば、検査がレチクル単位で行われるので、一回の検査で用いられる検査用パッドの数がすくなくよい。したがって、プローブ密集度の上昇を防止することができる。

本発明の半導体装置は、以上のように、ウェハの有効領域外周上又はレチクル外周上に形成された複数の検査用パッドと、上記検査用パッドから上記複数個の半導体集積回路に沿ってそれぞれ延びるバス配線と、上記バス配線と個々の半導体集積回路とを接続する連結用配線と、上記連結用配線上に形成され、かつ検査対象となる半導体集積回路を選択するスイッチ素子とが設けられているものである。

また、本発明の半導体集積回路検査方法は、以上のように、半導体装置は、上記ウェハの有効領域外周上又はレチクル外周上に形成された複数の検査用パッドと、上記検査用パッドから上記複数個の各半導体集積回路に沿ってそれぞれ延びるバス配線と、上記バス配線と個々の半導体集積回路とを接続する連結用配線と、上記連結用配線上に形成され、かつ検査対象となる半導体集積回路を選択するスイッチ素子とを備えていると共に、上記検査用パッドに、検査用プローブを接触させることによって、複数個の半導体集積回路を、一回のプロービングによって検査する方法である。

それゆえ、プローブカードのプローブ密集度を高めることなく、検査時間を短縮することができるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１から図５に基づいて説明すれば、以下の通りである。

まず、本実施の形態における半導体装置１の構造を、図１に基づいて説明する。図１は、本実施の形態の半導体装置１を示す一部上面図である。

上記半導体装置１は、図１に示すように、ウェハ２に複数の半導体集積回路３が形成されたものである。詳しくは、円形のウェハ２の表面に、およそ正方形状の半導体集積回路３が、格子状に配設されることによって、半導体装置１が形成されている。

そして、この半導体装置１の外周近傍であって、かつ上記半導体集積回路３が配設されていない領域（ウェハ２の有効領域外周２Ａ）には、検査用パッド設置部４が形成されており、この検査用パッド設置部４には、複数の検査用パッド４ａが配設されている。

この検査用パッド４ａは、およそ丸型の金属パッドであり、上記有効領域外周２Ａに複数個形成されている。上記複数個の検査用パッド４ａは、後述するプローバーによる検査を容易にするために、直線上に形成されている。

図２は、図１に示す半導体装置１の一部拡大図である。図２に示すように、格子状に配設された各半導体集積回路３の間には、半導体集積回路３に電源を供給するための電源供給用メタル配線１２とグランド用メタル配線１５とが配設されている。そして、個々の半導体集積回路３と、上記電源供給用メタル配線１２とグランド用メタル配線１５とは、連結用メタル配線１６によって接続されている。

また、半導体集積回路３の間には、スクライブセンター５がある。ここで、スクライブセンター５とは、半導体集積回路３の検査後のダイカット工程において、個々の半導体集積回路３に切断するときの切断線を意味する。そして、スクライブセンター５の両側近傍部は、上記切断のときの切り代（スクライブ領域６）となる。

図３は、図２に示す半導体装置１の一部拡大図である。図２に示す格子状に配設された半導体集積回路３の間には、図３に示すように、上記電源供給用メタル配線１２及びグランド用メタル配線１５に加えて、出力信号検査用メタル配線１１、制御信号用メタル配線１３及びスイッチ素子制御用メタル配線１４が形成されている。ここで、電源供給用メタル配線１２とグランド用メタル配線１５とは、上記格子におけるＸ方向に沿って形成されている。一方、出力信号検査用メタル配線１１、制御信号用メタル配線１３及びスイッチ素子制御用メタル配線１４は、上記格子におけるＹ方向に沿って形成されている。

そして、各半導体集積回路３と、上記出力信号検査用メタル配線１１及び電源供給用メタル配線１２とは、連結用配線としての連結用メタル配線１６を介して接続されている。さらに、上記連結用メタル配線１６上には、スイッチ素子１７が形成されている。

また、上記スイッチ素子１７は、連結用メタル配線１６を介して、スイッチ素子制御用メタル配線１４と接続されている。

また、本実施の形態における半導体装置１では、上記出力信号検査用メタル配線１１、電源供給用メタル配線１２、制御信号用メタル配線１３、スイッチ素子制御用メタル配線１４、グランド用メタル配線１５及びスイッチ素子１７は、上記スクライブ領域６に形成されている。なお、上記電源供給用メタル配線１２、グランド用メタル配線１５、出力信号検査用メタル配線１１、制御信号用メタル配線１３及びスイッチ素子制御用メタル配線１４は、本発明のバス配線としての機能を有している。

次に、本実施の形態の半導体装置１を用いての半導体集積回路検査方法について説明する。

図４は、本実施の形態の半導体集積回路検査方法を示す概略図である。また、図５は、半導体装置１の上面全体を示す図である。

本実施の形態の半導体集積回路検査方法は、半導体装置１を、半導体検査装置２０を用いて検査する方法である。

図４に示すように、本実施の形態の半導体集積回路検査方法に用いる半導体検査装置２０は、半導体検査装置本体２１とプローバー２２とを備えている。そして、半導体検査装置本体２１はプローバー２２を制御し、プローバー２２が半導体装置１への信号伝達及び信号検出を行う。

以下、詳細に説明する。

上記プローバー２２には、半導体装置１をセットするためのステージ２３と、このステージ２３上を走査するプローブカード２４とが備えられている。そして、このプローブカード２４には、半導体装置１に形成された上記検査用パッド４ａとの接触点となるプローブ２５が、半導体装置１の検査用パッド４ａに対応した配置で形成されている。具体的には、プローブカード２４には、検査対象となる半導体装置１に形成されている検査用パッド４ａの形態、例えば、検査用パッド４ａの大きさ、個数、列数、行数、及び間隔等に合わせてプローブ２５が配設されている。

また、上記ステージ２３は、プローバー２２に固定されており、一方のプローブカード２４は、上記ステージ２３上を任意に移動することができるように構成されている。

ここで、本実施の形態における半導体検査装置２０と従来の半導体検査装置１２０とは、ステージが移動するか否かが相違する。すなわち、従来の半導体検査装置１２０のステージ１２３は移動するものであったのに対して、本実施の形態における半導体検査装置２０のステージ２３は固定されている。

まず、本実施の形態の半導体装置１を、上記ステージ２３にセットする。そして、図５に示すように、ウェハ２の有効領域外周２Ａ上に形成された検査用パッド４ａに上記プローブ２５を接触させて、個々の半導体集積回路３の検査を行う。詳しくは、プローブ２５から接触した検査用パッド４ａを通じて、個々の半導体集積回路３に電源を供給すると共に半導体集積回路検査信号を伝達する。次に、この半導体集積回路検査信号に対して半導体集積回路３が出力した出力信号を、半導体検査装置２０の半導体検査装置本体２１が、検査用パッド４ａに接触している上記プローブ２５を通して検出する。

そして、検出した上記出力信号を基に、半導体検査装置２０は、半導体集積回路３の異常を判断する。

ここで、本実施の形態の半導体装置１では、検査用パッド４ａに複数個の半導体集積回路３が接続されており、さらに検査対象となる半導体集積回路３を特定するためのスイッチ素子１７が形成されている。したがって、上記有効領域外周２Ａ上に形成された検査用パッド４ａにプローブ２５を接触させるのみで、半導体装置１に形成された個々の半導体集積回路３の検査を行うことができる。よって、上記のとおり、ステージ２３を移動させることなく、短時間で半導体装置１の検査を行うことができる。

すなわち、従来の半導体集積回路検査方法では、個々の半導体集積回路１０３に形成されている検査用パッド１０４にプローブ１２５を接触させる必要があったが、本実施の形態の半導体集積回路検査方法では、スイッチ素子１７を適切に制御することによって、電気的に検査する半導体集積回路３を選択できるため、有効領域外周２Ａに形成された検査用パッド４ａのみで検査を行うことができる。したがって、従来のように半導体装置１を載せたステージ２３を移動させることなく半導体集積回路３の検査を実施することが可能となると共に、個々の半導体集積回路３ごとにプローブ１２５を接触させる必要がないので、プローブ密集度の上昇を防ぐことができる。

このように、スクライブ領域６上に形成されたスイッチ素子１７を適切に制御することによって、ウェハ２を載せたステージを移動させることなく、一度に複数個の検査を実施することが可能である。これにより、従来に比べてウェハ２を載せたステージ２３の移動時間がゼロ又は大幅に削減されるため、ウェハ２一枚の検査時間を大幅に短縮することが可能となる。

また、検査用パッド４ａと、電源供給用メタル配線１２及びグランド用メタル配線１５、並びに出力信号検査用メタル配線１１、制御信号用メタル配線１３及びスイッチ素子制御用メタル配線１４と、スイッチ素子１７とを、アッセンブリーするために個々に切断するための切り代であるスクライブ領域６に形成することによって、半導体集積回路３自体の回路規模の増加を抑えることができる。

〔実施の形態２〕
本発明の他の実施の形態について図６に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本実施の形態の半導体装置３０について、図６に基づいてその構造を説明する。図６は、本実施の形態の半導体装置３０を示す一部配線図である。

以下、前記実施の形態１の半導体装置１との相違点を中心に説明する。

本実施の形態の半導体装置３０は、実施の形態１の半導体装置１とは、メタル配線が形成される方向とスイッチ素子１７が形成される位置とが異なる。

すなわち、実施の形態１の半導体装置１では、半導体集積回路３が配列してなる格子において、図３に示すように、電源供給用メタル配線１２及びグランド用メタル配線１５が、上記格子におけるＸ方向に沿って形成されている一方、出力信号検査用メタル配線１１、制御信号用メタル配線１３及びスイッチ素子制御用メタル配線１４は、上記格子におけるＹ方向に沿って形成されていた。一方、本実施の形態の半導体装置３０では、図６に示すように、スイッチ素子制御用メタル配線１４とグランド用メタル配線１５とが、上記格子におけるＸ方向に沿って形成されている一方、出力信号検査用メタル配線１１、電源供給用メタル配線１２及び制御信号用メタル配線１３は、上記格子におけるＹ方向に沿って形成されている。

また、前記実施の形態１の半導体装置１では、スイッチ素子１７は、半導体集積回路３と出力信号検査用メタル配線１１との間、及び、半導体集積回路３と電源供給用メタル配線１２との間に形成されていた。一方、本実施の形態の半導体装置３０では、スイッチ素子１７は、半導体集積回路３と出力信号検査用メタル配線１１との間、半導体集積回路３と電源供給用メタル配線１２との間、及び、半導体集積回路３と制御信号用メタル配線１３との間に形成されている。

この構成によって、本実施の形態の半導体装置３０では、スイッチをＯＮ状態にした行（Ｘ方向）と、電源供給を行った列（Ｙ方向）との交点の半導体集積回路３のみを選択的に動作状態にすることができると共に、上記選択された半導体集積回路３のみについて制御信号用メタル配線１３及び出力信号検査用メタル配線１１との接続をＯＮ状態とすることができる。具体的には、選択された半導体集積回路３の制御信号入力パッドと制御信号用メタル配線１３との間のスイッチ素子１７、及び、出力パッドと出力信号検査用メタル配線間１１との間のスイッチ素子１７を制御することによって、選択的に、制御信号用メタル配線１３及び出力信号検査用メタル配線１１との接続をＯＮ状態とすることができる
したがって、本実施の形態の半導体装置３０では、他の半導体集積回路３の影響を受けることなく、制御信号の入力及び出力信号の検査を行うことができる。

〔実施の形態３〕
本発明の他の実施の形態について図７に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１及び実施の形態２と同じである。また、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本実施の形態の半導体装置４０の構成について、図７に基づいて説明する。図７は、本実施の形態の半導体装置４０を示す要部平面図である。

本実施の形態の半導体装置４０は、検査用パッド４ａと、電源供給用メタル配線１２及びグランド用メタル配線１５、並びに出力信号検査用メタル配線１１、制御信号用メタル配線１３及びスイッチ素子制御用メタル配線１４と、スイッチ素子１７とを、レチクル４１単位で形成したことが特徴となっている。

さらに、本実施の形態の半導体装置４０では、上記検査用パッド４ａが、レチクル４１の外周にあるスクライブ領域６に形成されている点が、実施の形態１及び実施の形態２と相違する。

これ以外の特徴については、前記実施の形態１及び実施の形態２と同一であるため、説明は省略する。

なお、上記実施の形態１〜実施の形態３を通して、検査用パッド４ａは、スクライブ領域６であればウェハ２の任意の場所に形成してもよい。

また、形成されるメタル配線数は、一本でも複数本であってもよい。さらに、本実施の形態では、メタル配線を、Ｘ軸とＹ軸とにマトリクス上に形成しているが、必ずしもこれに限らず、スクライブ領域６であればウェハ２の任意の場所に形成してもよい。

また、形成されるスイッチ素子１７は、１個でも複数個であってもよい。さらに、本実施の形態では、スイッチ素子１７を半導体集積回路３の直近に形成しているが、必ずしもこれに限らず、スクライブ領域６であればウェハ２の任意の場所に形成してもよい。

本発明は、ウェハに形成された半導体集積回路を効率よく検査するための半導体装置と、それを用いた半導体集積回路検査方法に適用できる。

本発明における半導体装置の実施の一形態を示す平面図である。 上記半導体装置の要部を拡大して示す平面図である。 上記半導体装置の半導体集積回路の周辺部を示す配線図である。 上記半導体装置の半導体集積回路検査装置の構成を示す概略図である。 上記半導体装置の全体構成を示す平面図である。 本発明における半導体装置の他の実施の形態を示す配線図である。 本発明における半導体装置のさらに他の実施の形態を示す平面図である。 従来の半導体集積回路検査装置を示す概略図である。 従来の半導体装置の全体及び一部拡大して示す平面図である。 従来のプローブカードを用いる半導体集積回路検査方法を示す概略図である。

符号の説明

１ 半導体装置
２ ウェハ
２Ａ 有効領域外周
３ 半導体集積回路
４ 検査用パッド
５ スクライブセンター
６ スクライブ領域
１１ 出力信号検査用メタル配線（バス配線）
１２ 電源供給用メタル配線（バス配線）
１３ 制御信号用メタル配線（バス配線）
１４ スイッチ素子制御用メタル配線（バス配線）
１５ グランド用メタル配線（バス配線）
１６ 連結用メタル配線（連結用配線）
１７ スイッチ素子
１８ スイッチ端末
２０ 半導体検査装置
２１ 半導体検査装置本体
２２ プローバー
２３ ステージ
２４ プローブカード
２５ プローブ
３０ 半導体装置
４０ 半導体装置
４１ レチクル

Claims (11)

1. ウェハに複数個の半導体集積回路が形成された半導体装置において、
   上記ウェハの有効領域外周上又はレチクル外周上に形成された複数の検査用パッドと、
   上記検査用パッドから上記複数個の半導体集積回路に沿ってそれぞれ延びるバス配線と、
   上記バス配線と個々の半導体集積回路とを接続する連結用配線と、
   上記連結用配線上に形成され、かつ検査対象となる半導体集積回路を選択するスイッチ素子とが設けられていることを特徴とする半導体装置。
2. 前記バス配線の少なくとも一本は、前記半導体集積回路に電源を供給するための電源供給用メタル配線として形成されていると共に、
   前記スイッチ素子は、上記電源供給用メタル配線と個々の半導体集積回路とを接続する連結用配線上に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記バス配線の少なくとも一本は、上記半導体集積回路を制御するための制御信号用メタル配線として形成されていると共に、
   前記スイッチ素子は、上記制御信号用メタル配線と個々の半導体集積回路とを接続する連結用配線上に形成されていることを特徴とする請求項１又は２記載の半導体装置。
4. 前記バス配線の少なくとも一本は、上記半導体集積回路の出力信号を上記検査用パッドに伝達するための出力信号検査用メタル配線として形成されていると共に、
   前記スイッチ素子は、上記出力信号検査用メタル配線と個々の半導体集積回路とを接続する連結用配線上に形成されていることを特徴とする請求項１、２又は３記載の半導体装置。
5. 前記バス配線の少なくとも一本は、前記スイッチ素子をオンオフするスイッチ素子制御用メタル配線として形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記検査用パッド及びバス配線は、半導体集積回路検査後のダイカット工程によって各半導体集積回路から除かれることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記検査用パッド及びバス配線は、各半導体集積回路の間のスクライブ領域に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記複数の半導体集積回路は、格子状に設けられていると共に、
   前記バス配線として、前記半導体集積回路に電源を供給するための電源供給用メタル配線と、上記半導体集積回路を制御するための制御信号用メタル配線と、上記半導体集積回路の出力信号を上記検査用パッドに伝達するための出力信号検査用メタル配線と、前記スイッチ素子をオンオフするスイッチ素子制御用メタル配線とを少なくとも備え、
   前記電源供給用メタル配線と制御信号用メタル配線と出力信号検査用メタル配線とは、直交する２方向のうちの一の方向と平行な方向に形成されている一方、
   前記スイッチ素子制御用メタル配線は、残る一の方向と平行な方向に形成されており、
   上記電源供給用メタル配線と制御信号用メタル配線と出力信号検査用メタル配線とは、これら配線と平行な方向に配設された半導体集積回路と接続されており、
   上記スイッチ素子制御用メタル配線は、その配線と平行な方向に配設された半導体集積回路と接続されていることを特徴とする請求項１記載の半導体装置。
9. ウェハに複数個の半導体集積回路が形成された半導体装置の半導体集積回路検査方法において、
   上記半導体装置は、
   上記ウェハの有効領域外周上又はレチクル外周上に形成された複数の検査用パッドと、
   上記検査用パッドから上記複数個の各半導体集積回路に沿ってそれぞれ延びるバス配線と、
   上記バス配線と個々の半導体集積回路とを接続する連結用配線と、
   上記連結用配線上に形成され、かつ検査対象となる半導体集積回路を選択するスイッチ素子とを備えていると共に、
   上記検査用パッドに、検査用プローブを接触させることによって、複数個の半導体集積回路を、一回のプロービングによって検査することを特徴とする半導体集積回路検査方法。
10. 前記スイッチ素子を制御することによって、検査対象となる半導体集積回路を１個又は複数個選択した後に、半導体集積回路を検査することを特徴とする請求項９記載の半導体集積回路検査方法。
11. 前記検査用パッドをレチクル単位の周囲に形成して、一回のプロービングによって検査する半導体集積回路をレチクル単位とすることを特徴とする請求項９又は１０記載の半導体集積回路検査方法。

Images