図1には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図の各回路素子は、公知のCMOS集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような1個の半導体基板上において形成される。
トランジスタQ1とQ2のベースに差動増幅回路AMPの出力電圧Vc を供給する。トランジスタQ2のエミッタと回路の接地電位点VSSに抵抗R1を接続する。トランジスタQ1、Q2のコレクタ電圧Vc1, Vc2は、差動増幅回路AMPによって差が零、つまりは等しい電圧になるように制御され、pチャネルMOSFETM2、M1及びM0からなるカレントミラー回路により、各MOSFETM1、M2及びM0のドレイン電流は全て電流Ioとなるようにする。つまり、MOSFETM2のゲートとドレインが接続されてダイオード形態とされ、ここに上記抵抗R1で形成された電流Ioを流し、MOSFETM2に対してMOSFETM1及びM0のサイズを等しくしてそれぞれ同じ電流Ioを流すようにする。そして、トランジスタQ2のサイズをトランジスタQ1に比べてn倍大きく形成し、トランジスタQ1の電流密度に対してトランジスタQ2の電流密度を1/nに小さくする。
演算増幅回路AMPにオフセット電圧Vosが無い場合、トランジスタQ1とQ2には同じ電流Ioが流れる。トランジスタQ1とQ2に同電流Ioが流されているので、上記電流密度差に対応して抵抗R1にはトランジスタQ1のベース・エミッタ間電圧VBE1 とトランジスタQ2のベース・エミッタ間電圧VBE2 の差電圧が印加される。この差電圧は熱電圧VT 、すなわち絶対温度Tに比例する。電流Ioがこの状態を維持するように、差動増幅回路AMPは、出力電圧Vc を形成する。出力部は上記電流IoをMOSFETM2とM0のカレントミラーによって電流コピーし、抵抗Ra とダイオード接続したトランジスタQ0の直列回路及びそれに並列接続された抵抗Rb に流すことで基準電圧VbgrLを得ることができる。トランジスタQ0のベース・エミッタ間電圧VBE0 は温度が上昇すると減少するため、かかる電圧VBE0 に抵抗Ra の端子電圧を加えた出力電圧VbgrLは、抵抗Ra,Rbにより温度依存性を持たない所望の電圧にすることができる。
図1の回路において、差動増幅回路AMPのオフセット電圧Vos(Vc1とVc2の差)による影響が、前記図63の回路より小さくできる原理を簡単化して説明すると以下の通りである。gmはMOSFETの電流利得、gmbはトランジスタの電流利得、rdsはMOSFETのドレイン・ソース間抵抗、rceはトランジスタのコレクタ・エミッタ間抵抗とする。差動増幅回路AMPにオフセット電圧Vosがある場合、差動増幅回路AMPの出力電圧Vc が変化し、ΔVc1/ΔVc =gmb×(rds//rce)、ΔVc2/ΔVc ≒1/(gm×r1)から主にVc1が変化する。
したがって、オフセット電圧=|ΔVc1−ΔVc2|≒|ΔVc1|に対する出力電圧Vc の変化は、1/gmb×(rds//rce)に縮小するものとなる。よって上記オフセット電圧Vosに対して、電流IoはVos/(rds//rce)分変動する。これよりオフセット電圧Vosに対する電流Ioの変動は、前記図63の(Vos/r1)よりもはるかに小さい値となる。これをpチャネルMOSFETM2,M0のカレントミラー回路により出力部に流しているため差動増幅回路AMPのオフセット電圧Vosに強い基準電圧VbgrLが得られる。つまり正の温度特性(VBE1 −VBE2 )を発生させる部分に、差動増幅回路AMPのオフセット電圧Vosが入らない回路構成にすることで、差動増幅回路AMPのオフセットに強いバンドギャップ回路を実現することができる。
ちなみに、オフセット電圧Vosの影響を定量的に説明すると以下の通りである。前記同様に差動増幅回路AMPは、Vc2−Vc1=Vosとなるように動作する。トランジスタQ1とQ2のベース・エミッタ間電圧VBE1 とVBE2 は、次式8(数8)と式9(数9)より求められる。
また、制御電圧である出力電圧Vcは、次式10(数10)のようになる。式10(数10)からVBE1 とVBE2 とを消去すると次式11(数11)が得られ、整理すると次式12(数12)となる。
ここで、Vosが十分小さく、Vos/Io×rds≪1が成り立つと考えられるから、次式13(数13)のように変形でき、次式14(数14)のように書き換えられる。
IoのVosに対する変化を見るためにVosで微分すると次式15(数15)が得られ、整理すると次式16(数16)が得られる。
基準電圧VbgrLは、電流Ioをコピーした電流を抵抗Ra とトランジスタQ0の直列回路及びそれに並列接続した抵抗Rb に流すことで形成されるから、次式17(数17)、式18(数18)で表すことができ、基準電圧VbgrLのオフセット電圧Vosに対する変化は次式19(数19)で表すことができる。
ここで、右辺の前項Ra ・Rb /(Ra +Rb )R1が前記図63の回路の値であるから、後項が次式20(数20)なら、オフセットの影響を軽減することができる。rdsは、MOSFETのドレイン・ソース間抵抗であり一般的に非常に大きいから、基準電圧VbgrLのオフセット電圧Vosに対する変化は大幅に小さくすることができる。
この実施例において、差動増幅回路AMPのオフセット電圧Vosが存在する場合、オフセット電圧Vosの発生個所はトランジスタQ1とQ2のコレクタ端子(エミッタ接地のトランジスタアンプQ1、Q2の出力に相当)でエミッタ電流への影響は小さい。このように差動増幅回路AMPで発生するオフセット電圧Vosの基準電圧VrefLへの影響は(1/バンドギャップ発生部の利得)と小さくすることができる。
図2には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例は、図1の回路を簡単にした回路構成であり、差動増幅回路AMPに代えて、増幅MOSFETM3を用いるようにされる。この実施例では、前記同様なMOSFETM0〜M2によるカレントミラー回路及び上記増幅MOSFETM3のドレインにダイオード形態のトランジスタQ3を設け、それと上記トランジスタQ1、Q2をカレントミラー形態に接続する。このような電源電圧VDD及びVSSの上下のカレントミラー回路によってフィードバックをかけて、前記同様に(VBE1 −VBE2)/R1で形成された電流Ioを各トランジスタQ1〜Q3に流している。この実施例でも、前記図1の実施例と同様にトランジスタQ1、Q2のコレクタ電圧Vc1とVc2の差に対して基準電圧VbgrLがばらつかない回路構成になっている。この実施例では、差動増幅回路AMPを使用しないため回路構成がシンプルになり、設計が容易で電源投入時での立ち上がり時間も早くなる。
図3には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。前記図1や図2の基準電圧発生回路においては、MOSFETM1とM0のドレイン−ソース間電圧Vdsがほぼ等しくなるような、例えば2V〜3V程度の比較的低く狭い範囲での電源電圧VDDでの動作時にドレイン電流Ioが全てほぼ等しくなり、図1の差動増幅回路AMPのオフセット電圧や図2のようにコレクタ電圧Vc1とVc2の差電圧を考慮した低電源電圧バンドギャップ基準電圧発生回路として動作することができる。しかし、電源電圧VDDを例えば2V〜6Vのような広い電圧範囲での半導体集積回路への適用を考慮すると、図1や図2のMOSFETM1,M2とM0のドレイン・ソース間電圧Vdsにずれが生じてしまい、このようなドレイン−ソース間電圧Vdsの差分に対応して、MOSFETM1,M2及びM0ドレイン電流Ioが相互に等しくならない。これより例えば電源電圧VDDが6Vのような高い電圧になったときの基準電圧VbgrLは、電源電圧VDDが2〜3V程度の低い場合に比べて変動してしまい、2〜6Vのような広い電源電圧範囲での半導体集積回路装置の動作が難しくなる。
図3は、広い電源電圧範囲での回路適用が可能なように工夫されたものである。図1及び図2の実施例では、npn型バイポーラトランジスタを用いていたのに対して、この実施例ではpnp型バイポーラトランジスタQ1〜Q3を用いる。トランジスタQ1、Q2及びQ3のベースには、差動増幅回路AMPの出力電圧Vc が供給され、トランジスタQ2のエミッタと電源電圧VDDとの間に抵抗R1が接続される。トランジスタQ1とQ2のコレクタ電圧Vc1, Vc2は、差動増幅回路AMPの出力電圧Vc に対応してトランジスタQ1、Q2で形成された電流Ioが流れる抵抗Rc1, Rc2により決定される。この構成においても、前記図1、図2の実施例と同様に差動増幅回路AMPの入力電圧Vc1とVc2の差に対して基準電圧VgrL がばらつかない回路構成になっている。
この実施例回路の動作原理は次の通りである。トランジスタQ1、Q2に同電流Ioが流されているので、抵抗R1にはトランジスタQ1のベース・エミッタ間電圧VBE1 とトランジスタQ2のベース・エミッタ間電圧VBE2 の差に等しい電圧が発生する。この差電圧は熱電圧VT に比例しており、すなわち絶対温度Tに比例する。電流Ioがこの状態を維持するように、差動増幅回路AMPの出力電位Vc が決定される。出力部は出力電圧Vc によって決定される電流Ioを抵抗Ra とダイオード接続のトランジスタQ0の直列接続したものと抵抗Rb の並列接続の回路に流すことで低電圧の基準電圧VbgrLを得ることができる。トランジスタQ0のベース・エミッタ間電圧VBE0 は温度が上昇すると減少するため、ベース・エミッタ間電圧VBE0 に抵抗Ra の両端電圧を加えた基準電圧VbgrLは抵抗Ra,Rb により温度依存性を持たない所望の電圧にすることができる。なお、基準電圧VbgrLを低くしない場合、抵抗Rb を接続しなくても良い。
この実施例では、前記図1、図2で問題となるカレントミラー形態のMOSFETM1、M2が無くなり、差動増幅回路の入力電圧Vc1, Vc2は、差動増幅回路AMPによってVc1=Io×Rc1, Vc2=Io×Rc2のように接地電位VSS(0V)を基準にして決定される。したがって、電源電圧VDDが2〜6Vのように広い電圧範囲において、トランジスタQ1、Q2及びQ3のコレクタ・エミッタ間電圧VCEは大きくずれることはない。このため、トランジスタQ1〜Q3は、上記差動増幅回路AMPにより形成された出力電圧Vc に対応した同じ電流Ioを流すようになる。これにより、この実施例の基準電圧発生回路は、2〜6Vのような広電源電圧範囲に対応しても同じ基準電圧VbgrLを形成することが可能となる。
図4には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例は、前記図1の変形例であり、差動増幅回路AMP1とAMP2が設けられる。差動増幅回路AMP1は、前記図1の差動増幅回路AMPに対応している。つまり、差動増幅回路AMP2が新たに追加され、pチャネルMOSFETM1〜M0のゲート電圧を形成する。上記差動増幅回路AMP1,AMP2は、反転入力端子(−)に適当なバイアス電圧VBが供給され、非反転入力端子(+)には入力電圧Vc1とVc2がそれぞれ供給される。これにより、差動増幅回路AMP1,AMP2の増幅動作により上記バイアス電圧VBと入力電圧Vc1とVc2は等しくなるように制御される。このような回路構成とすることにより、前記図1、図2のようにダイオード接続のMOSFETM2が無くなり、上記入力電圧Vc1とVc2は、接地電位VSSを基準とするような適当なバイアス電圧VBが与えられているので、電源電圧VDDが変動してもMOSFETM1、M2及びM0のドレイン−ソース間電圧Vdsは大きくずれることはない。よって、例えば前記のように2〜6Vのような広電源電圧範囲VDDに対応することが可能となる。
図5には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。これまでの実施例回路は、MOSFETM1、M2及びM0にトランジスタのばらつきはないという仮定を前提としている。よって、pチャネルMOSFETのゲート・ソース間電圧Vgsとドレイン・ソース間電圧Vdsが等しければ、ドレイン電流Ioは相互に等しくなるものである。しかし製造過程でMOSFETM1、M2及びM0を完全に同じに作ることは不可能であり、MOSFETM1, M2及びM0が同じバイアス状態にあってもドレイン電流Ioが異なることが考えられる。
上記のようにpチャネルMOSFETM1,M2及びM0のばらつきの一つとしてしきい値電圧Vthのばらつきがある。つまり、pチャネルMOSFETM1,M2及びM0にばらつきがあり、それぞれのしきい値電圧Vthがばらついていると、しきい値電圧Vthのばらつきに対してそれぞれの電流Ioは2乗で変動する。さらにMOSFETM1,M2及びM0が弱反転領域で動作していると、エクスポネンシャルで電流Ioが変動する。これにより基準電圧VbgrLがばらついてしまう。
図5の実施例回路は、このようなMOSFETM1,M2及びM0のしきい値電圧Vthのばらつきに対しても基準電圧VbgrLが安定化するよう工夫されたものである。この実施例では、MOSFETM1、M2及びM0が全て同じ抵抗値の抵抗R0に置き換えられる。そして、差動増幅回路AMP1を用いて、入力電圧Vc1, Vc2の電位が等しくなるように制御する。差動増幅回路AMP2は、上記抵抗R0が接続されたpチャネルMOSFETM0のソース電位Vc0と上記入力電圧Vc1とを受けて、その出力信号Vcbを上記MOSFETM0のゲートに帰還して、上記入力電圧Vc1と上記Vc0とを等しくする。これによって、等しい抵抗値の抵抗R0を用いることにより、それぞれに同じ電流Ioを流すようにすることができる。前記のようなカレントミラー回路を構成するMOSFETM1,M2及びM0をなくすことによって、pチャネルMOSFETM1,M2及びM0のしきい値電圧Vthばらつきによる基準電圧VbgrLのばらつきは原理的にはなくなる。
図5の実施例で考えられる基準電圧VbgrLのばらつきは、差動増幅回路AMP1,AMP2のオフセット電圧Vosによって発生する。オフセット電圧Vosに起因する電流Ioの変動は(Vos/R0)であり、オフセット電圧Vosに対して1乗でしか変動しない。差動増幅回路AMP1,AMP2のオフセットVosとpチャネルMOSFETのしきい値電圧Vthばらつきが同じであるとすると、図5の実施例回路の構成の方が基準電圧VbgrLのばらつきを小さくすることができる。また、回路構成上、R0>R1と設計できるので、前記図63の回路よりも入力電圧Vc1とVc2の差に対する基準電圧VbgrLのばらつきは小さくなる。
図6には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例回路は前記図4、図5の実施例回路と比べ差動増幅回路を一つで構成することができ、シンプルな構成である。つまり、差動増幅回路AMPの出力電圧Vc をpチャネルMOSFETM1,M2及びM0のゲートに供給し、それぞれのMOSFETM1、M2及びM0により定電流Ioを形成してトランジスタQ1、Q2及びQ0に流れるようにする。上記トランジスタQ1とQ2には、入力電圧Vc1がゲートに供給されたMOSFETMB2を通して、ベース電流が供給される。この実施例では、トランジスタQ1のベース・エミッタ間電圧VBE1 と、MOSFETMb2のゲート・ソース間電圧Vgsとを加えた電圧VBE1 +Vgsよりも電源電圧VDDが大きくなるようにする必要がある。しかし、前記図4や図5の実施例回路に比べると差動増幅回路を一つにすることができるため構造がシンプルになり、設計がしやすく電源投入直後での立ち上がり時間も早くなる。また、図1、図2の実施例回路で問題となっていたダイオード接続するMOSFETM2(M1)が無く、入力電圧Vc1, Vc2が回路の接地電位VSSを基準にしたVBE1 +Vgsに設定されているので、電源電圧VDDが変動してもMOSFETM1,M1及びM0のドレイン−ソース間電圧Vdsは大きくずれることはない。よって広電源電圧範囲に対応することも可能である。
図7には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図1の抵抗Rb を省略したものである。この構成では、トランジスタQ0のベース・エミッタ間電圧VBE0 が温度が上昇すると減少するため、かかる電圧VBE0 に抵抗Ra の端子電圧を加えて温度依存性を持たない基準電圧VrefLを形成する。したがって、形成される基準電圧VbgrLは、上記トランジスタQ0のベース・エミッタ間電圧VBE0 と抵抗Ra と電流Ioにより発生する電圧だけ高くなり、おおよそ1.2Vのような高い電圧を必要とする場合に有益である。このように抵抗Rb を省略して、上記比較的高い基準電圧を形成する構成は、前記図2〜図6の実施例及び以下に説明する基準電圧発生回路においても同様に適用することができる。
図8には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図1の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1,M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図9には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図2の実施例回路のnpn型トランジスタQ1、Q2、Q3及びQ0をpnp型トランジスタQ1、Q2、Q3及びQ0に、pチャネルMOSFETM1,M2、M3及びM0をnチャネルMOSFETM1、M2、M3及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図10には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図3の実施例回路のpnp型トランジスタQ1、Q2、Q3及びQ0をnpn型トランジスタQ1、Q2、Q3及びQ0にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図11には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図10に示した基準電圧発生回路に、差動増幅回路AMPb 及び抵抗Rb1、Rb2、及びpチャネルMOSFETMb1を追加して、電源電圧VDDを基準にした基準電圧VrefLを回路の接地電位VSSを基準にした基準電圧VrefLb に変換する。つまり、差動増幅回路AMPb の入力端子(+)に上記基準電圧VrefLを供給し、出力電圧をゲートに受けるpチャネルMOSFETMb1のソース電位を入力端子(−)に帰還させる。上記入力端子(−)と電源電圧VDDとの間に抵抗Rb1を接続して、電流Ib1を形成する。この電流Ib1を上記MOSFETMb1を通して抵抗Rb2に流し、回路の接地電位VSSに接続する。このようにして、電源電圧VDDを基準にした基準電圧VbgrL を回路の接地電位VSSを基準とする基準電圧VbgrLb に変換することができる。また、抵抗Rb1とRb2の比によって基準電圧VbgrLbを所望の基準電圧にすることができる。このような差動増幅回路AMPb 及び抵抗Rb1、Rb2、及びpチャネルMOSFETMb1からなる追加回路は、前記のように電源電圧VDDを基準とするような図8、図9にも同様に適用することができる。
図12には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図3の実施例回路の入力電圧Vc1, Vc2の電位を決めている抵抗Rc1, Rc2をnチャネル型MOSFETM1とM2からなるカレントミラー回路に置き換えた構成である。この実施例は、前記図3の実施例よりも差動増幅回路AMPのオフセット電圧Vosに強い構成となる。図3の実施例回路構成で電流IoはVos/Rc1分変動するのに対して、この実施例回路ではVos/(rds//rce) 分の変動に小さくなる。よって基準電圧VbgrLのばらつきは小さくなる。
図13には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図12の実施例回路のpnp型トランジスタQ1、Q2、Q3及びQ0をnpn型トランジスタQ1、Q2、Q3及びQ0に、nチャネルMOSFETM1,M2をpチャネルMOSFETM1、M2にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図14には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図4の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1,M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図15には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図5の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM0をnチャネルMOSFETM0にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図16には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図6の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1、M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。MOSFETMb2は、入力電圧Vc1、Vc2を回路の電源電圧VDDを基準にした電圧にするためにpチャネルMOSFETが用いられる。このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。
図17には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、電源電圧VDD側に設けられた電流源で電流Ic を形成し、回路の接地電位VSS側に設けられた抵抗R3に流して、回路の接地電位VSSを基準にしたバイアス電圧VBを生成する。このようなバイアス電圧VBを用いることで、前記図4で説明したように、電源電圧VDDが変動してもMOSFETM1、M2及びM0のドレイン−ソース間電圧Vdsは大きくずれることがなく、例えば前記のように2〜6Vのような広電源電圧範囲VDDに対応することが可能となる。
図18には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図17の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1,M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、回路の接地電位VSS側に設けられた電流源で電流Ic を形成し、電源電圧VDD側に設けられた抵抗R3に流して、電源電圧VDDを基準にしたバイアス電圧VBを生成する。
図19には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図17の抵抗R3をダイオード接続のnチャネルMOSFETM4に置き換えたものである。このようにnチャネルMOSFETM4のゲート・ソース間電圧Vgsを用いることにより前記同様な効果を得ることができる。
図20には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図18の抵抗R3をダイオード接続のpチャネルMOSFETM4に置き換えたものである。このようにpチャネルMOSFETM4のゲート・ソース間電圧Vgsを用いることにより前記同様な効果を得ることができる。
図21には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図19のダイオード接続のnチャネルMOSFETM4をダイオード接続のnpnトランジスタQ4に置き換えたものである。このようnpnトランジスタQ4のベース・エミッタ間電圧VBE4 を用いることにより前記同様な効果を得ることができる。
図22には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図20のダイオード接続のpチャネルMOSFETM4をダイオード接続のpnpトランジスタQ4に置き換えたものである。このようpnpトランジスタQ4のベース・エミッタ間電圧VBE4 を用いることにより前記同様な効果を得ることができる。
図23には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図4のバイアス電圧VBがワイドラーのカレントミラー回路を用いて形成される。回路の接地電位VSS側に設けられたダイオード形態のnチャネルMOSFETM5のしきい値電圧VthをnチャネルMOSFETM6のゲートに印加し、そのソースと回路の接地電位VSSとの間に抵抗R5を接続する。上記MOSFETM5とM6とのしきい値電圧Vthの差電圧を、抵抗R5に印加して定電流を形成し、電源電圧VDD側に設けられたpチャネルMOSFETM7とM8からなるカレントミラー回路を介して、ダイオード接続のnチャネルMOSFETM5に帰還する。このようなワイドラーのカレントミラー回路により、上記MOSFETM5のしきい値電圧Vthに対応したバイアス電圧VBを形成する。
図24には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図14の実施例回路に、前記図23に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧VDDを基準にした基準電圧VbgrLを得るものであるので、電源電圧VDD側に設けられたpチャネルMOSFETM7のしきい値電圧Vthに対応したバイアス電圧VBを形成する。
図25には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、ソースに電源電圧VDDが供給されたpチャネルMOSFETM6のゲートと、ソースと電源電圧VDDとの間に抵抗R5が接続されたダイオード形態のpチャネルMOSFETM5のゲートを共通接続し、MOSFETM6のドレイン電流を回路の接地電位VSS側に設けられたnチャネルMOSFETM7とM8からなるカレントミラー回路を介して上記pチャネルMOSFETM5のドレイン電流として帰還してワイドラーのカレントミラー回路を構成し、上記MOSFETM7のしきい値電圧Vthをに対応したバイアス電圧VBを形成する。
図26には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図14の実施例回路に、前記25に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧VDDを基準にした基準電圧VbgrLを得るものであるので、電源電圧VDD側に設けられたpチャネルMOSFETM5のゲート,ドレイン電圧に対応したバイアス電圧VBを形成する。
図27には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図4の実施例回路のバイアス電圧VBを形成する回路として、回路の接地電位VSS側に設けられたダイオード接続のnpnトランジスタQ4のゲート・エミッタ間電圧VBE4 を用いる。そして、MOSFETM1、M2及びM4のドレイン電流を等しくするために、トランジスタQ4のベースも差動増幅回路AMP1の出力端子に接続し、トランジスタQ1、Q2及びQ4のベース電流を差動増幅回路AMP1によって供給する。
図28には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図27の実施例回路のnpn型トランジスタQ1、Q2、Q0及びQ4をpnp型トランジスタQ1、Q2、Q0及びQ4に、pチャネルMOSFETM1、M2、M0及びM4をnチャネルMOSFETM1、M2、M0及びM4にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、電源電圧VDD側に設けられた上記トランジスタQ4のベース・エミッタ間電圧VBE4をバイアス電圧VBとして用いる。
図29には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図21と同様にバイアス電圧VBをトランジスタQ4のダイオード接続で実現する構成に、トランジスタQ4のベース・エミッタ間電圧VBE4に比例する電流を作るための抵抗R3とR2をそれぞれ並列に追加した構成である。トランジスタQ1、Q2に流れるプラスの温度特性を持つ電流I+ と、上記抵抗R3とR2に流れるマイナスの温度特性を持つ電流I- を足し合わせることによって温度依存性のない電流Ioを作り、その電流に比例した電流を抵抗Ra に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧VbgrLを生成する。この実施例では基準電圧VbgrLをトランジスタQ1のベース・エミッタ間電圧VBE1 よりも低電圧にすることができる。また、差動増幅回路AMP1,2の入力がトランジスタQ1のベース・エミッタ間電圧VBE1 により決定される。よって、差動増幅回路AMP1,2においては、低しきい値のMOSFETを用いることにより、約1Vでの動作も可能となる。
図30には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図29の実施例回路のnpn型トランジスタQ1、Q2及びQ4をpnp型トランジスタQ1、Q2及びQ4に、pチャネルMOSFETM1、M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、電源電圧VDD側に設けられた上記トランジスタQ4のベース・エミッタ間電圧VBE4 をバイアス電圧VBとして用いる。
図31には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図27と同様にバイアス電圧VBをダイオード接続のトランジスタQ4のベース・エミッタ間電圧VBE4 で実現し、その電流源もオフセットを考慮した基準電圧発生回路内の電位Vcbがゲートに供給されたpチャネルMOSFETM4で実現する。そして、前記図29と同様にトランジスタQ1及びQ2のベース・エミッタ間電圧VBE1 とVBE2 に比例する電流を作るための抵抗R3とR2をそれぞれ並列に追加した構成である。トランジスタQ1、Q2に流れるプラスの温度特性を持つ電流I+ と、上記抵抗R3とR2に流れるマイナスの温度特性を持つ電流I- を足し合わせることによって温度依存性のない電流Ioを作り、その電流に比例した電流を抵抗Ra に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧VbgrLを生成する。これに合わせて、上記バイアス電圧VBを形成する上記トランジスタQ4にも抵抗R4を並列形態に接続して温度依存性のない電流IoがMOSFETM4から流れるようにしている。この実施例でも基準電圧VbgrLをトランジスタQ1のベース・エミッタ間電圧VBE1 よりも低電圧にすることができ、差動増幅回路AMP1,2の入力がトランジスタQ4のベース・エミッタ間電圧VBE4 により決定される。よって、差動増幅回路AMP1,2においては、低しきい値のMOSFETを用いることにより、約1Vでの動作も可能となる。
図32には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図31の実施例回路のnpn型トランジスタQ1、Q2及びQ4をpnp型トランジスタQ1、Q2及びQ4に、pチャネルMOSFETM1、M2、M0及びM4をnチャネルMOSFETM1、M2、M0及びM4にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、電源電圧VDD側に設けられた上記トランジスタQ4のベース・エミッタ間電圧VBE4 をバイアス電圧VBとして用いる。
図33には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図31の変形例である。トランジスタQ2に並列形態に設けられた抵抗R2は、R21とR22の直列回路に置き換えられる。同様に、トランジスタQ1に並列形態に設けられた抵抗R3は、R31とR32の直列回路に、トランジスタQ4に並列形態に設けられた抵抗R4は、R41とR42の直列回路に置き換えられる。差動増幅回路AMP1,AMP2の入力電圧Vc1, Vc2は、差動増幅回路AMP1,AMP2のフィードバックで、トランジスタQ4のベース・エミッタ間電圧VBE4を抵抗R41とR42での分圧電圧になる。よって前記図31と同様な動作原理で動作をする。この実施例は、差動増幅回路AMP1、AMP2の入力電圧Vc1, Vc2を小さくすることができ、例えばpチャネルMOSFETを差動入力MOSFETとして使用して差動増幅回路AMP1,AMP2を構成することで、低しきい値のnチャネルMOSFETを使用することなく約1Vのような低電圧での動作を実現することができる。図33のトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものとしてもよい。
図34には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図4に示した差動増幅回路AMP1,AMP2の電流供給回路の一例が示されている。前記図4で説明したように(VBE1 −VBE2 )/R1で決定される電流IoをpチャネルMOSFETM4を通してnチャネルMOSFETM5に流す。このMOSFETM4にMOSFETM6、M7をカレントミラー接続することにより、上記MOSFETM6、M7により差動増幅回路AMP1,AMP2に供給するバイアス電流を形成する。
図35には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路を付加した例が示されている。基準電圧発生回路は、前記図4に示した回路が適用される。差動増幅回路AMP1には、出力端子と回路の接地電位VSSとの間に直列形態にされた抵抗Rp1とキャパシタCp1を接続し、帰還経路にポールゼロ位相補償を行うようにされる。差動増幅回路AMP2には、出力端子と電源電圧VDDとの間に直列形態にされた抵抗Rp2とキャパシタCp2を接続し、帰還経路にポールゼロ位相補償を行うようにされる。この実施例では、基準電圧VbgrLのPSRR特性を考慮しミラー補償は用いず、上記抵抗Rp2とキャパシタCp2は、回路の接地電位VSSではなく電源電圧VDDに接続される。
図36には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の変形例が示されている。抵抗Rp2の接続方法をMOSFETM2のゲートとMOSFETM0ゲートの間に変更する。MOSFETM0のゲートには直流電流は発生しないので抵抗Rp2による電圧ドロップはない。また、MOSFETM0のゲートのインピーダンスも非常に大きいので交流的には開放と考えられ、位相補償効果は前記図35と全く同じである。抵抗Rp2とキャパシタCp2によりロウパスフィルタフィルタを形成できるため、図35よりもPSRR特性が改善される。
図37には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の更なる変形例が示されている。差動増幅回路AMP1の入力端子(+)と回路の接地電位VSSとの間に直列形態の抵抗Rp1とキャパシタCp1を接続し、帰還経路でポールゼロ位相補償を行う。差動増幅回路AMP2の入力端子(+)と回路の接地電位VSSとの間に直列形態の抵抗Rp2とキャパシタCp2を接続し、帰還経路でポールゼロ位相補償を行う。このように差動増幅回路AMP1、AMP2の入力端子(+)に設けることにより、差動増幅回路AMP2の出力端子に位相補償用の容量を接続しないため図35、図36よりも立ち上がり特性が良くすることができる。
図38には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図4の実施例回路にスタートアップ回路を付加した例が示されている。スタートアップ回路がないと図4の基準電圧発生回路は電源投入起動時に基準電圧VrefLが0Vで安定してしまう場合がある。この場合バイポーラ部には電流が流れなくなるため、強制的に電流を流し込むことにより起動をかける。スタートアップ回路により電流投入及びスリープ解除時に誤りなく基準電圧を発生できる。動作時に外乱などがあった場合にもすぐに復帰して基準電圧が安定に発生できる。
pチャネルMOSFETM15により電流Ioを形成してキャパシタC11を充電する。この時、pチャネルMOSFETM11〜M14は、MOS抵抗として動作し、一定の割合でキャパシタC11から電流を放電している。キャパシタC11を充電する電流Ioと放電するMOSFETM11〜M14による抵抗電流の比較によって、バイポーラ部に電流が流れているかを判定する。バイポーラ部分に電流が流れない場合、差動増幅回路AMP1の出力電圧Vca=0V、差動増幅回路AMP2の出力電圧Vcb=VDDになる。よって、pチャネルMOSFETM15からキャパシタC11に充電される電流Ioは小さく、MOSFETM11〜M14による放電電流の方が大きくなり、キャパシタC11の保持電圧が0Vのように低くなる。
このキャパシタC11の保持電圧は、nチャネルMOSFETM16とpチャネルMOSFETM17からなるCMOSインバータ回路により増幅され、以下同様なCMOSインバータ回路(M18、M19)、(M20、M21)の縦列回路に伝えられる。これより、pチャネルMOSFETM32、M33がオン状態となり、nチャネルMOSFETM30、M31がオン状態となり、入力電圧Vcaは電源電圧VDDに、Vcbは回路の接地電位VSSに、入力電圧Vc1は電源電圧VDDに、入力電圧Vc2は回路の接地電位VSSにされてバイポーラ部に強制的に電流が流れる。バイポーラ部に正常な電流が流れていると、pチャネルMOSFETM15に流れる電流Ioが増加し、キャパシタC11を充電する電流の方がMOSFETM11〜M14により放電する電流よりも大きくなり、キャパシタC11の保持電圧はVDDに向かって上昇する。これに対応して上記CMOSインバータ回路が反転動作して、上記pチャネルMOSFETM32、M33がオフ状態となり、nチャネルMOSFETM30、M31がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されて基準電圧発生回路が正常動作に入る。
図39には、この発明に係る基準電圧発生回路に用いられるスタートアップ回路の他の一実施例の回路図が示されている。バイアス電圧VBの発生回路は、前記図23〜26に示したようなワイドラーのカレントミラー回路(M24〜M27及びR11)であり、それに前記図38に示したスタートアップ回路が組み合わされる。つまり、ワイドラーのカレントミラー回路が正常動作していないときには、スタートアップ回路で出力信号でpチャネルMOSFETM22をオン状態にして電圧Vbnを電源電圧VDDに設定し、nチャネルMOSFETM23をオン状態にして電圧Vbpを回路の接地電位VSSに設定してワイドラーのカレントミラー回路に電流が流れるようにする。そして、ワイドラーのカレントミラー回路に正常な電流が流れていると、pチャネルMOSFETM15に流れる電流Ioが増加し、キャパシタC11を充電する電流の方がMOSFETM11〜M14により放電する電流よりも大きくなり、キャパシタC11の保持電圧はVDDに向かって上昇する。これに対応して上記CMOSインバータ回路が反転動作して、上記pチャネルMOSFETM22がオフ状態となり、nチャネルMOSFETM23がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されてカレントミラー回路が正常動作に入る。
図40には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。nチャネルMOSFETM41とM42が差動形態に接続される。上記MOSFETM41とM42の共通ソースと回路の接地電位VSSとの間には、nチャネルMOSFETM40からなる電流源が設けられる。上記差動MOSFETM41、M42のドレインと電源電圧VDDとの間には、pチャネルMOSFETM43,M44が負荷回路としてカラレトミラー形態に接続される。この差動増幅回路は、簡単な回路で構成できる。
図41には、この発明に用いられる差動増幅回路の他の一実施例の回路図が示されている。この実施例の差動増幅回路は、前記同様な差動MOSFETM41,M42のドレインにダイオード形態のpチャネルMOSFETM43,M44を設け、それらにカレントミラー形態にpチャネルMOSFETM45,M46が設けられる。そして、MOSFETM45のドレインと回路の接地電位VSSとの間には、ダイオード形態のnチャネルMOSFETM47を設け、それにカレントミラー形態にnチャネルMOSFETM48が設けられる。上記pチャネルMOSFETM46とnチャネルMOSFETM48のドレインが共通接続され、フル振幅の出力信号Vout を得るようにするものである。
図42には、この発明に用いられる差動増幅回路の更に他の一実施例の回路図が示されている。この実施例の差動増幅回路は、差動MOSFETM41、M42のドレインと電源電圧VDDとの間にダイオード形態のpチャネルMOSFETM43とM44が負荷素子として設けられる。上記MOSFETM43にカレントミラー形態にMOSFETM49が設けられる。このMOSFETM49のドレインと回路の接地電位VSSとの間には、電流源としてのMOSFETM50が負荷として設けられる。これにより、フル振幅の出力信号Vout を得ることができる。この差動増幅回路は、前記図41に示した差動増幅回路よりも利得が小さくなるので、位相補償を簡単にすることができる。しかしその分利得が下がってしまい、差動増幅回路の入力誤差(オフセット電圧)を小さくできないが前記実施例のバンドギャップ構成ではその誤差による影響を受けない回路構成になっているので問題ない。
出力信号Vout としてフル振幅する必要がある前記図3に示した差動増幅回路AMPや、前記図4に示した差動増幅回路AMP2、及び前記図5に示した差動増幅回路AMP2及び前記図6に示した差動増幅回路AMPにおいては、低電圧特性を考慮する時には、前記図41又は図42に示した差動増幅回路が適している。前記図40〜図42において、pチャネルMOSFETとnチャネルMOSFETとを入れ替えて構成するものであってもよい。前記図1〜図5の全ての実施例回路において、低しきい値電圧のMOSFETを使用しなくても、nチャネル差動MOSFETと、pチャネル差動MOSFETとの最適構成選択とMOSFETのサイズ及び抵抗値の最適設計によって低電圧(約1V)まで動作可能である。また、図6の実施例回路では低しきい値電圧のMOSFETを使用しなくても、nチャネル差動MOSFETと、pチャネル差動MOSFETとの最適構成選択とMOSFETのサイズ及び抵抗値の最適設計によって低電圧(約1.2V)まで動作可能である。
図43には、この発明に係る基準電圧発生回路の一実施例の全体回路図が示されている。この実施例は、前記図38の実施例に対応しており、同図に点線で示したようにスタートアップ回路STRT、バンドギャップリファレンス部BGR、及び差動増幅回路AMP1,AMP2から構成される。スタートアップ回路STRTと、バンドギャップリファレンス部BGRは、前記図38と同様であるが、それに前記図35に示したような位相補償回路(Rp1,Cp1)(Rp2,Cp2)が付加されている。差動増幅回路AMP1は、前記図40に示したような回路が用いられる。ただし、低電圧動作のために差動MOSFETと、電流源MOSFETはpチャネルMOSFETで構成され、負荷回路としてのカレントミラー回路はnチャネルMOSFETで構成されている。差動増幅回路AMP2は、前記図42に示したような回路が用いられる。ただし、前記同様に低電圧動作のために差動MOSFETと、電流源MOSFETはpチャネルMOSFETで構成され、差動回路の負荷素子と増幅素子はnチャネルMOSFETで構成されている。
図44には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタと差動増幅回路AMPを構成するnチャネルMOSFET及びpチャネルMOSFETの一実施例のレイアウトとその素子構造の説明図が示されている。同図には、上記2つのMOSFETと、1つのトランジスタを代表として例示的に示している。このトランジスタは、上記トランジスタQ1、トランジスタQ2又はトランジスタQ0を構成する一部の単位トランジスタを示している。
このnpn型バイポーラトランジスタは、特に制限されないが、横型(ラテラル)構造とされる。p型半導体基板(p−sub)上には、n型のディープウェルdwelが形成され、かかるディープウェルdwel上にp型ウェルpwelが形成される。かかるp型ウェルpwelには中央部にn+型のエミッタE(n+)が形成され、その周囲を取り囲むようにp+型のベースB(p+)が形成される。かかるベースB(p+)を更に取り囲むようにn+型のコレクタC(n+)が形成される。上記p型ウェルpwelは、上記エミッタEとコレクタCとの間に介在して実質的なベース領域として作用する。かかる半導体領域n+とp+の間には、絶縁層SGIが設けられて分離されている。
特に制限されないが、上記p型ウェルpwelの周囲には、n型ウェルが取り囲むように形成され、それが上記ディープウェルdwelと接合されて、かかるnウェルに設けられたn+領域を介して電源電圧VCCのようなバイアス電圧が与えられる。これにより、上記npn型バイポーラトランジスタを構成する各半導体領域がp型半導体基板(p−sub)から電気的に分離される。
CMOS回路を構成するnチャネルMOSFET(nMOS)は、上記半導体基板p−sub上に形成されたp型ウェル領域pwelに形成されたn+領域をソース,ドレイン領域とし、かかるソース,ドレインに挟まれるようにゲート絶縁膜を介してゲート電極G(nMOS)が形成される。上記p型ウェルpwelは、p+領域から回路の接地電位VSSがバイアス電圧として与えられる。pチャネルMOSFET(pMOS)は、上記半導体基板p−sub上に形成されたn型ウェル領域nwelに形成されたp+領域をソース,ドレイン領域とし、かかるソース,ドレインに挟まれるようにゲート絶縁膜を介してゲート電極G(pMOS)が形成される。上記n型ウェルnwelは、n+領域から電源電圧VCCがバイアス電圧として与えられる。上記半導体基板p−subには、p型ウェル領域pwelとp+領域を介して回路の接地電位VSSのようなバイアス電圧が与えられる。
上記CMOS回路構成するnチャネルMOSFETを形成するためのp型ウェル領域pwel及びソース,ドレイン領域を構成するn+領域と、上記npnバイポーラトランジスタを形成するためのp型ウェル領域pwel及びエミッタ、コレクタを構成するn+領域とは同じプロセスにより形成される。また、CMOS回路を構成するpチャネルMOSFETのソース,ドレイン領域を構成するp+領域と、上記npnバイポーラトランジスタを形成するためのベースを構成するp+領域とは同じプロセスにより形成される。
この実施例のバンドギャップ発生部のトランジスタQ1(Q2)は、CMOSプロセスで形成されるデバイスである。このようにトランジスタQ1、Q2をCMOSプロセスで形成することにより、基準電圧発生回路をバイポーラプロセスを用いずに、同じ半導体基板上に形成される他のマイクロコンピュータ等のようなデジタルCMOS回路と同じCMOSプロセスで形成することができる。バイポーラ部とCMOS部の周囲あるいは間に上記のようなディープウェルdwel、n型ウェルnwel及びn+領域からなるガードバンドあるいはガードリングを配置することで、半導体基板p−subの基板電位VSSを安定化し、雑音の伝播を抑えることができる。このようにnpnバイポーラトランジスタをディープウェルdwel内に形成することにより、基板p−subを介して他の回路モジュールから伝播する雑音の影響を抑えられる。
図45には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタと差動増幅回路AMPを構成するnチャネルMOSFET及びpチャネルMOSFETの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例のnpn型バイポーラトランジスタは、コレクタをn型のディープウェルdwelを用いて縦型(バーチカル)構造に形成する。前記図44の実施例と同様にエミッタE(n+)を中心としてその周囲にベースB(p+)を形成し、その周囲に囲む形でコレクタC(n+)取り出し用のn型ウェルnwel及びn+領域を配置する。この構造では、エミッタ(n+領域)−ベース(p型ウェルpwel)−コレクタ(n型ディープウェルdwel)を縦構造にするものである。
この実施例の縦型のnpnバイポーラトランジスタは、図44の横型のバイポーラトランジスタに比べてバイポーラトランジスタの電流増幅率hfeが高くバイポーラ部の利得が高くなるため、前記図1の実施例で説明したように増幅回路のオフセット電圧の影響を抑えて高精度の基準電圧を発生する効果がより高くなる。また、この実施例では、CMOS回路にもn型ディープウェルdwelが設けられており、p型ウェルpwel部がn型ウェルnwelに囲まれて、半導体基板p−subと電気的に分離されている。これにより、半導体基板p−subに与えられるバイアス電圧VSSによらず、nチャネルMOSFETが形成されるp型ウェルpwelの電位を自由に設定できる。このため、p型ウェルpwelに与えられるバイアスVBBを負の電圧に引いたようなデジタル回路への対応も可能となる。
図46には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタと差動増幅回路AMPを構成するnチャネルMOSFET及びpチャネルMOSFETの更に他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、n型の半導体基板n−subが用いられる。このようにn型の半導体基板n−subを用いた場合には、図44の実施例とは異なり、CMOSの2重ウェル構造でnpnバイポーラトランジスタを構成する。つまり、ベースB(p+)、エミッタE(n+)、コレクタC(n+)をp型ウェルpwelに形成する。前記図44の実施例と同様にエミッタEを中心としてその周囲にベースB、コレクタCを囲む形で配置する。この構成は、図44の実施例のようなディープウェルdwelを形成しない構造(p型ウェルpwel内にnMOS、n型ウェル内にpMOSを形成)で横型のnpn型バイポーラトランジスタを形成することができる。
この実施例のようにn型半導体基板n−subを用いた場合においては、基板とコレクタとの分離のためのディープウェルdwelが不要となり、CMOSの2重ウェル構造で形成できる。プロセス工程を削減することができる。
この実施例の基準電圧発生回路では、CMOS差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得ることができる。オフセットの影響を小さくするためのトリミングを不要にすることができ、例えばエアーバック用マイコンなどのトリミングが困難なROMレス製品の電源回路のために、トリミング回路を必要としない高精度の基準電圧発生回路として有益なものとすることができる。
図47には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタの他の一実施例のレイアウト図が示されている。特に制限されないが、前記図45の実施例と同様にコレクタC(n+)をn型のディープウェルdwelを用いて縦方向(縦型構造)に形成する。エミッタE(n+)をベースB(p+)でコの字形に囲み、その周囲を上記コレクタC(n+)で囲むようにするものである。このレイアウト構成は、前記図44の横型(ラテラル)トランジスタにも適用できる。
図48には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタの更に他の一実施例のレイアウト図が示されている。この実施例では、前記図44の実施例と同様に、ベースB(p+)、エミッタE(n+)、コレクタC(n+)をp型ウェルpwel内に形成し、電源電圧VCCで分離されたn型のディープウェルdwelで囲むようにする。そして、コレクタC(n+)、ベースB(p+)、エミッタE(n+)を並列に配置する横型構造とされる。前記図44、図45のCMOSの縦構造と前記図44ないし図48のバイポーラトランジスタのレイアウトは任意に組み合わせて実現できる。
この実施例の基準電圧発生回路において、バンドギャップ発生部ではトランジスタQ1(Q0)とトランジスタQ2のサイズ比が1対nになるように構成される。トランジスタQ1とQ2は別々のn型ディープウェルdwel上に形成される。
図49には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1とQ2の一実施例のレイアウト図が示されている。トランジスタQ0は、上記トランジスタQ1と同様である。この実施例では、特に制限されないが、コレクタをn型ディープウェルdwelを用いて縦方向に形成した場合が例として示されている。この実施例では、トランジスタQ1(Q0)、Q2の周囲をn型ディープウェルdwelで囲むようにする。サイズの小さなトランジスタQ1(Q0)のディープウェルdwelは、そのサイズに対応した小さく形成される。これに対して、サイズの大きなトランジスタQ2のn型ディープウェルdwelは、上記トランジスタQ1の8個分に対応した大きな大きさとされる。この構成では、トランジスタQ1とQ2のサイズ比が1:8のように設定される。
図50には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1(Q0)とQ2の他の一実施例のレイアウト図が示されている。この実施例では、図49の実施例と異なり2つのトランジスタQ1(Q0)とQ2のコレクタを構成するn型ディープウェルdwelのサイズを等しく形成する。このようにコレクタを構成するn型ディープウェルdwelのサイズを同じく形成することにより、容量結合で基板から伝播する雑音の影響を等しくして、同相雑音としてキャンセルできるようにする。
図51には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1(Q0)とQ2の他の一実施例のレイアウト図が示されている。この実施例では、トランジスタQ1(Q0)とQ2とは、上記図50の実施例のようにn型ディープウェルdwelのサイズを等しく形成することに加えて、サイズの小さなトランジスタQ1(Q0)が形成されるディープウェルdwelには、ダミーのトランジスタを含めて8個のトランジスタを配置し、トランジスタQ2と同じ構成とする。そして、8個のトランジスタのうち1つに配線を行うことにより、上記Q1/Q2=1/8のようにサイズ比とするものである。このように同じパターンとすることにより、加工寸法ばらつきの影響を低減することができる。
図52には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1(Q0)とQ2の更に他の一実施例のレイアウト図が示されている。この実施例では、ベースB、エミッタE及びコレタクCを同一のp型ウェルpwel上に形成した前記図48に示したような横型構造のトランジスタが用いられる。前記図48のトランジスタと同様にトランジスタQ1(Q0)あるいはQ2が形成されるn型ディープウェルdwelの周囲には、かかるn型ディープウェルdwelを安定化するための電源供給用のn+領域及びn型ウェルnwel(図示せず)が設けられる。この実施例では、Q1/Q2=1/9のようなサイズ比とされ、トランジスタQ1(Q0)は、1個のトランジスタと8個のダミートランジスタから構成される。そして、この実施例のようにトランジスタQ2が9個のようにべき乗の場合には、トランジスタQ1(Q0)を同一個数配置されたトランジスタの中心部をとすれば、さらに寸法ばらつきの影響を低減できる。
前記図49ないし図52に示したいずれの形状もバイポーラトランジスタのコレクタをn型ディープウェルを用いて縦方向に形成したバーチカル構造とする場合にも、同一のウェル上に形成したラテラル構造とする場合のいずれにも適用できる。
図53には、この発明に係る基準電圧発生回路に用いられるpnp型バイポーラトランジスタの一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図44に対して導電型が逆に構成される。つまり、pnp型バイポーラトランジスタは、n型半導体基板(n−sub)上には、p型のディープウェルdwelが形成され、かかるディープウェルdwel上にn型ウェルnwelが形成される。かかるn型ウェルpwelには中央部にp+型のエミッタE(p+)が形成され、その周囲を取り囲むようにn+型のベースB(n+)が形成される。かかるベースB(n+)を更に取り囲むようにp+型のコレクタC(p+)が形成される。上記n型ウェルnwelは、上記エミッタEとコレクタCとの間に介在して実質的なベース領域として作用する。かかる半導体領域p+とn+の間には、絶縁層SGIが設けられて分離されている。
図54には、この発明に係る基準電圧発生回路に用いられるpnp型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図45に対して導電型が逆に構成される。この実施例のpnp型バイポーラトランジスタは、コレクタをp型のディープウェルdwelを用いて縦型(バーチカル)構造に形成する。前記図53の実施例と同様にエミッタE(p+)を中心としてその周囲にベースB(n+)を形成し、その周囲を囲む形でコレクタC(p+)取り出し用のp型ウェルnwel及びp+領域を配置する。このような構造では、エミッタ(p+領域)−ベース(n型ウェルpwel)−コレクタ(p型ディープウェルdwel)を縦構造にするものである。
図55には、この発明に係る基準電圧発生回路に用いられるpnp型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、p型の半導体基板p−subが用いられる。このようにp型の半導体基板p−subを用いた場合には、図53の実施例とは異なり、CMOSの2重ウェル構造でpnpバイポーラトランジスタを構成する。つまり、ベースB(n+)、エミッタE(p+)、コレクタC(p+)をn型ウェルnwelに形成する。前記図53の実施例と同様にエミッタEを中心としてその周囲にベースB、コレクタCを囲む形で配置する。この構成は、図53の実施例のようなディープウェルdwelを形成しない構造(n型ウェルnwel内にpMOS、p型ウェル内にnMOSを形成)で横型のpnp型バイポーラトランジスタを形成することができる。
図56には、この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例の素子構造図が示されている。図56(A)の例は、p型ウェル内に形成されたn+拡散層を抵抗として用いるものである。図56(B)の例は、分離用絶縁層SGIの上に形成されたポリシリコン層p+polyを抵抗素子として用いる。図56(C)の例は、n型のディープウェルdwelに形成されたp型ウェルpwelを抵抗素子として用いものである。このp型ウェルpwelは、上記ディープウェルdwelと、その周囲に設けられたn型ウェルnwel及びn+領域により基板p−subと電気的に分離されている。上記(A)〜(C)いずれの抵抗素子もCMOSの標準プロセス(2重ウェルあるいは3重ウェル構造)で構成できる。
上記図56(A)は、n+拡散間の抵抗値(あるいはnウェル内のp+拡散間の抵抗値)を利用するものであり、それが形成されるpウェルpwelはp+拡散で安定化するようなバイアスが与えられる。比較的小さな面積で高抵抗が得られ、抵抗の比精度も高く、2重ウェルあるいは3重ウェルのCMOS構造で形成できる。
図56(B)のポリシリコン抵抗は、p型ウェルpwel内の分離領域SGI上に形成されたp+ポリシリコンの端子間の抵抗値(あるいはn型ウェルnwel内のSGI上に形成されたn+ポリシリコンの端子間の抵抗値)を利用するものであり、比較的小さな面積で高抵抗が得られ、抵抗の比精度も高くでき、2重ウェルあるいは3重ウェルCMOS構造で形成できる。
上記図56(C)は、n型のディープウェルdwel上に形成されたp型ウェルpwelの端子間(端子はp+拡散上に設ける)の抵抗値を利用するものであり、小さな面積で高抵抗が得られる。3重ウェルのCMOS構造で形成できる。
図57には、この発明に係る半導体集積回路装置に設けられる容量素子の一実施例の素子構造図が示されている。図24(A)の例は、p型ウェルpwel内の絶縁層SGI上にポリシリコンを層間絶縁膜を挟んで2層設けて形成される。図24(B)の例は、MOS容量を利用するものであり、n型ウェルnwel内のpチャネルMOSFETのゲート(ポリシリコン)とソース、ドレイン間(ソースとドレインは短絡)の容量を用いるものである。n型ウェルnwelはウェル上のn+層を介して電源あるいはp−subより高い電位で安定化させられる。(n−sub上のpウェル内のnMOSでも同様にMOS容量を構成可能である。上記(A),(B)いずれの容量素子もCMOSの標準プロセス(2重ウェルあるいは3重ウェル構造)で構成できる。
図58には、この発明に係る基準電圧発生回路を用いた電源回路の一実施例の回路図が示されている。この発明に係る前記図1〜図37のような基準電圧発生回路にて発生した基準電圧VrefLは、一方においてアンプA1と負帰還抵抗R5,R6からなるバッファ回路にて所望の電源電圧vo1にレベル変換され、ボルティージフォホロワ回路A3,A4からなるレギュレータ回路を経て、内部回路に供給される内部電圧VO1,VO1として出力される。上記基準電圧VrefLは、他方においてアンプA2と負帰還抵抗R5’,R6’からなるバッファ回路にて、上記電圧vo1とは異なる所望の電源電圧vo2にレベル変換され、ボルティージフォホロワ回路A5,A6からなるレギュレータ回路を経て、他の内部回路に供給される内部電圧VO2,VO2として出力される。
この実施例では、レギュレータ回路を複数の機能ブロック毎に対応して複数個を設け、個々の回路モジュール(機能ブロック)の近傍に分散して配置することにより、レギュレータ回路と回路モジュールとの間の配線抵抗値を小さくでき、回路モジュールに流れる比較的大きな負荷電流があっても電源電圧レベルの低下を防ぐことができる。
図59には、この発明に係る半導体集積回路装置の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したシステムLSIに向けられている。この実施例の電源回路は基準電圧発生回路、参照電圧用バッファ回路、シリーズレギュレータ(主電源:メインレギュレータ及びスタンバイ用電源:サブレギュレータ)、電源制御部により構成される。これらの電源回路は、外部端子Vext から供給された電源電圧を受けて動作し、それを降圧した内部電圧Vint を形成して、システムLSIを構成するCPU(中央処理装置)、レジスタ、不揮発性記憶素子、その他周辺回路の動作電圧を形成する。
電源制御部は、制御信号cnt1−cnt4によりバッファ回路のレベル変換や各ブロックの活性化の指定などを行う。上記半導体集積回路装置には、入出力回路が設けられる。入出力回路は、上記外部端子Vext から供給された電源電圧を受けて動作し、外部端子から供給された外部信号を上記内部回路のレベルに適合するようレベルシフトする入力回路と、上記内部回路で形成され、外部端子から出力すべき信号レベルに変換する出力回路とから構成される。特に制限されないが、Vext は、2〜6Vのような広範囲電源電圧とされ、内部電圧Vint は1.0〜1.5Vのような低電圧とされる。
上記のように入出力回路及び電源回路は外部端子Vext により供給される電源電圧によって動作させられる。この入出力回路は、電源回路及びCPU等の制御信号の入出力を行う。内部電圧Vint は電源回路により出力される内部電源電圧であり、これがCPU、レジスタ、不揮発性記憶素子、その他周辺回路に供給される。この実施例においては、基準電圧発生回路の基準電圧Vref を元に内部電源電圧Vint を決定することにより、外部電源電圧Vext の変動や温度変化などの外的要因によらず、一定の内部電源電圧Vint を供給できる。
図60には、この発明に係る半導体集積回路装置の他の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したLCDドライバ回路に向けられている。この実施例のLCDドライバ回路は、基準電圧発生回路、昇圧回路、表示データを記憶するRAM(ランダム・アクセス・メモリ)、ソースドライバ、ゲートドライバ、VCOMドライバと基準電圧発生回路の出力電圧VrefLを基に各ドライバを駆動するための電圧を発生する回路(RAM用降圧回路、ソース電圧発生回路、ゲート電圧発生回路、VCOM電圧発生回路)とドライバ制御回路により構成される。
上記ソース電圧発生回路は、LCD(液晶)パネルの画素に供給される表示データに対応した階調電圧VS0〜VSnを生成する。ゲート電圧発生回路は、画素を選択するためのゲート電圧の選択/非選択電圧VGH,VGLを発生させる。VCOM電圧は、液晶パネルのコモン電極に与えられるコモン電圧VCOMH,VCOMLを発生させる。ソースドライバは、表示データに対応して階調電圧VS0〜VSnの中の1つの電圧Siを出力する。ゲートドライバは、走査動作に対応した選択信号を受けて、画素の選択/非選択信号Gjを出力する。VCOMドライバは、液晶画素を交流駆動するために正電圧と負電圧のフィールドに対応して電圧VCOMを切り替える。
この実施例LCDドライバ回路においては、基準電圧発生回路の基準電圧VrefLを基に各ドライバ回路を駆動する電圧VDL,VS0〜VSn,VGH,VGL,VCOMH,VCOML等を与えることにより、外部電源電圧Vciの変動や温度変化などの外的要因によらず、トリミングを行わずに安定に各ドライバを駆動して、LCDパネルに信号を供給することができる。
図61には、この発明に係る基準電圧発生回路の応用例を説明するためのブロック図が示されている。この実施例では、アナログ/デジタル変換器(ADC)への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧VrefLを基に、増幅回路A10と、出力MOSFETM10及び帰還抵抗R10,R11からなる電圧変換回路にて所望電圧に変換し、最大電圧VRTと最小電圧VRBを形成し、それを抵抗分割回路により分割して複数の参照電圧を形成し、アナログ入力AINとレベル比較してデジタル出力D0〜Dnを形成する。この実施例では、上記ADCを内蔵する半導体集積回路装置のチップ外部から基準電圧VrefLを供給する必要がなくなる。そして、基準電圧VrefLを0.8V程度に設定することにより、電源電圧VCCが約1V程度の低電圧で動作することも可能となる。
図62には、この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図が示されている。この実施例では、デジタル/アナログ変換器(DAC)への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧VrefLを基に、増幅回路A11と出力MOSFETM11及び帰還抵抗R12からなる電圧−電流変換回路にて所望の基準電流Iref (=VrefL/R12)を形成し、かかる基準電流Iref を基に2進の重みを持つ電流を形成し、それをデジタル入力信号D0〜Dnに対応して合成して、抵抗に流すことによりアナログ出力電圧AOUTを得ることができる。この実施例でも、上記DACを内蔵する半導体集積回路装置のチップ外部から基準電圧VrefLを供給する必要がなくなる。そして、前記同様に基準電圧VrefLを0.8V程度に設定することにより、電源電圧VCCが約1V程度の低電圧で動作することも可能となる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタQ1とQ2には、同じ電流を流しておいて、面積比により電流密度差を設けるもの他、トランジスタQ1とQ2を同じサイズとし、エミッタ電流を一定の比率で流すようにしてもよい。また、面積比と電流比の組み合わせとしてもよい。この発明は、CMOSプロセスで形成される半導体集積回路装置に搭載される定電圧発生回路、あるいは基準電圧発生回路を内蔵し、CMOSプロセスで形成される半導体集積回路装置に広く利用することができる。
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