JP2007299861A - 半導体装置 - Google Patents

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秀明 田中
Shigeharu Yamagami
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Abstract

【課題】ヘテロ半導体領域に導入する不純物の密度を制御することにより導通時におけるオン抵抗を低減可能な半導体装置を提供する。
【解決手段】基板領域１に形成したドリフト領域２の第一主面に接してヘテロ接合するヘテロ半導体領域３とドリフト領域２との接合部に近接してゲート絶縁膜４を介してゲート電極５を備えた構造の半導体装置１００において、ヘテロ半導体領域３中のドリフト領域２との接合部を含む少なくとも一部の領域に導入する不純物の密度を、ヘテロ半導体領域３を構成する半導体材料に対する固溶限度以下とする。ドリフト領域が炭化珪素、ヘテロ半導体領域が多結晶シリコンの材料からなる場合、前記一部の領域に導入する不純物の密度を１Ｅ２１ｃｍ−３以下とする。ヘテロ接合トランジスタのみならず、ヘテロ接合ダイオードにおいても、前記一部の領域に導入する不純物の密度を同様の不純物密度に制御する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、ヘテロ接合トランジスタ、ヘテロ接合ダイオードのオン抵抗を低減する技術に関する。
本発明の背景となる従来技術として、本出願人が出願した特許文献１の特開２００３−３１８３９８号公報「炭化珪素半導体装置」がある。
該特許文献１に記載の従来技術においては、Ｎ＋型の炭化珪素基板領域上にＮ−型の炭化珪素エピタキシャル領域が形成された半導体基体の第一主面に、Ｎ−型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ−型の多結晶シリコン層とはヘテロ接合することにより、Ｎ−型の多結晶シリコン層はヘテロ半導体領域として作用している。また、エピタキシャル領域とＮ−型の多結晶シリコン領域との接合部に近接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型の多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板領域の裏面にはドレイン電極が形成されている。
前述のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することによってスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には、逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。
ここで、前記特許文献１のような従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚みの程度で機能することから、低抵抗の導通特性が得られる。また、このとき、ゲート絶縁膜を介してゲート電極が近接するＮ−型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面におけるゲート電界並びにドレイン電界を高くするほど、より低イオン抵抗が得られる。
特開２００３−３１８３９８号公報
しかしながら、前記特許文献１のような従来技術においては、ヘテロ半導体領域を形成するＮ−型の多結晶シリコン領域と半導体基体を形成するエピタキシャル領域とのヘテロ接合界面の不純物密度の大きさ（高低）を制御することによって、より低いオン抵抗という観点に立った技術を採用しておらず、より低いオン抵抗の半導体装置を提供するには限界があった。
本発明は、かかる従来技術の問題を解決するためになされたものであり、導通時におけるオン抵抗をさらに低減可能な半導体装置を提供することを目的とする。
本発明は、前述の課題を解決するために、ヘテロ半導体領域中の半導体基体との接合部を含む少なくとも一部の領域に導入された不純物の密度を、前記ヘテロ半導体領域を構成する半導体材料に対する固溶限度以下とすることを特徴としている。
本発明の半導体装置によれば、ヘテロ半導体領域中の半導体基体との接合部を含む少なくとも一部の領域に導入された不純物の密度を、前記ヘテロ半導体領域を構成する半導体材料に対する固溶限度以下に制御するように構成しているので、導通時において、より低いオン抵抗を得ることが可能となる。
以下に、本発明による半導体装置の最良の実施形態について、図面を参照しながら詳細に説明する。
（第１の実施の形態）
（構成例）
図１は、本発明による半導体装置の第１の実施の形態のデバイス断面構造を示す断面図である。図１の半導体装置１００は、ヘテロ接合トランジスタを構成するものであり、構造単位セルが２つ対面して並べられた場合の断面を示しているが、実際には、これらのセルを、複数、並列に接続して素子を形成することになる。なお、本実施の形態においては、炭化珪素を基板材料とした半導体装置について一例として説明する。
図１の半導体装置１００において、例えば、炭化珪素のポリタイプが４Ｈ（４層六方晶）タイプのＮ＋型の基板領域１上に、炭化珪素のＮ−型のドリフト領域２が形成されて、基板上に半導体領域を有する半導体基体となっている。また、ドリフト領域２の基板領域１側との接合面に対向する第一主面に接するように、半導体基体とはバンドギャックが異なる半導体材料例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３があらかじめ定めた所定領域に形成されている。つまり、ドリフト領域２とヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ここに、記号「＋」、「−」は、導入した不純物密度が、それぞれ、高密度、低密度であることを意味している。
また、あらかじめ定めた所定領域にパターニングされて形成されたヘテロ半導体領域３とドリフト領域２との接合面に接するように、例えばシリコン酸化膜から成るゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が形成され、ヘテロ半導体領域３のドリフト領域２側との接合面に対向する表層面にはソース電極６がオーミック接続されるように形成され、一方、基板領域１にはドレイン電極７がオーミック接続されるように形成されている。
ここで、図１の半導体装置１００に示す本実施の形態は、ヘテロ半導体領域３中のドリフト領域２と接するヘテロ接合界面およびその近傍における不純物密度を制御する点に、その特徴を有しており、後述するように、ヘテロ半導体領域３中のヘテロ接合部のゲート絶縁膜４と接する部位および／またはヘテロ接合界面とその近傍部位の少なくとも一部の領域における不純物密度の大きさをあらかじめ定めた密度範囲に設定することを特徴としている。図２は、半導体装置１００のヘテロ半導体領域３とドリフト領域２とのヘテロ接合部およびその近傍における不純物密度分布の一例を示すグラフであり、例えば図１の半導体装置１００中に線分Ａで示すような領域における不純物密度分布をＳＩＭＳ（Secondary Ionization Mass Spectrometer）分析によって観測した一例を示している。なお、実際には、ヘテロ半導体領域３とドリフト領域２との接合部として、導入する不純物密度を制御する領域は、前記接合部がゲート絶縁膜４と接する部位を少なくとも含む領域であることが望ましく、線分Ａで示す観測部位もこの部位に近接した位置で測定している。
図２に示すグラフにおいては、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合面から、ヘテロ半導体領域３側へ０．４μｍだけ入った位置を基準位置（原点）として、ヘテロ接合面を超えて、ドリフト領域２側へ０．６μｍだけ入った位置までの不純物密度分布を示すものであり、接合部における不純物密度がピークになっているが、ヘテロ半導体領域３側の不純物密度が（約１Ｅ＋２０cm−３＝１×１０２０cm−３）であり、ドリフト領域２側の不純物密度（約１Ｅ＋１７cm−３＝１×１０１７cm−３）よりも圧倒的に高い密度としている。
（動作例）
次に、図１に示す半導体装置１００の動作について、その一例を説明する。本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、半導体装置１００は遮断状態を保持する。その理由は、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が厚く形成されているためである。
次に、遮断状態から導通状態へと転じるべく、ゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してヘテロ半導体領域３とドリフト領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５近傍のヘテロ半導体領域３並びにドリフト領域２の表層部には伝導電子の蓄積層が形成される。その結果、ヘテロ半導体領域３並びにドリフト領域２の表層部においては、自由電子が存在可能なポテンシャルとなり、ドリフト領域２側に延びていたエネルギー障壁が急峻になり、エネルギー障壁の厚みが薄くなる。このため、エネルギー障壁中をトンネリングして伝導電子すなわち電子電流が導通することが可能となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３並びにドリフト領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドリフト領域２への伝導電子の流れが止まり、さらに、ドリフト領域２中にあった伝導電子が基板領域１に流れて、枯渇すると、ドリフト領域２側には、ヘテロ半導体領域３とのヘテロ接合部から空乏層が広がり、遮断状態となる。
また、本実施の形態においては、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えば、ソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域２側からヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さくすることができる。なお、前述のように、ゲート電極５を接地する代わりに、制御用の電圧を印加する制御電極として使用することも可能である。
（実験例）
次に、図１の半導体装置１００のような構造において、図２のグラフに一例として示したようなヘテロ接合部およびその近傍におけるヘテロ半導体領域３中の不純物密度の大きさによって、導通時のオン抵抗が変化することを、本発明者らは、実験によって確認した。以下、その実験結果について詳述する。
我々は、まず、図１に示した半導体装置１００のトランジスタにおけるオン抵抗とヘテロ接合部の不純物密度との関係を調べるに当たって、ヘテロ接合界面およびその近傍の不純物密度に関する特性を電気的に評価することが容易に可能な、図３に示すようなヘテロ接合ダイオードを、同時に作製した。ここに、図３は、本発明による半導体装置の第１の実施の形態の図１とは異なるデバイス断面構造を示す断面図であり、ヘテロ接合ダイオードの一構成例を示している。
図３の半導体装置２００は、図１の半導体装置１００と同様の構成のものをヘテロ接合ダイオード化したものであり、図１とほぼ類似した構造からなっている。すなわち、半導体基体として炭化珪素のＮ＋型の基板領域１１上に形成した炭化珪素のＮ−型のドリフト領域１２上に、該半導体基体とはバンドギャップが異なる半導体材料のＮ型の多結晶シリコンからなるヘテロ半導体領域１３を形成し、ヘテロ半導体領域１３の表層面にはアノード電極１６が第一の電極として、一方、基板領域１１にはカソード電極１７が第二の電極として、オーミック接続されるように形成されている。
本実験に用いた図１に示す半導体装置１００すなわちヘテロ接合トランジスタと図２に示す半導体装置２００すなわちヘテロ接合ダイオードとの構成について、まず、説明する。基板領域１、基板領域１１の基板材料には、前述のように、いずれも、４Ｈタイプの炭化珪素基板を用いており、Ｎ＋型で低抵抗の基板領域１、基板領域１１の上に、いずれも、厚みが約１０μｍ、不純物密度が約１０１６cm−３のＮ−型の炭化珪素からなるドリフト領域２、ドリフト領域１２を、それぞれ形成することにより作製したエピタキシャル基板を半導体基体として使用している。
ドリフト領域２、ドリフト領域１２の上には、いずれも、厚みが約０．５μｍで、約１０１８〜１０２２cm−３の範囲内で複数個選択した不純物密度のＮ型の多結晶シリコンからなるヘテロ半導体領域３、ヘテロ半導体領域１３が、それぞれ形成されている。そして、図１に示す半導体装置１００のトランジスタにおいては、ヘテロ半導体領域３の所定部をエッチングし、厚みが約０．１μｍのＣＶＤ酸化膜がゲート絶縁膜４としてヘテロ半導体領域３とドリフト領域２との接合部に近接して位置するように形成されており、さらに、その上に、Ｎ＋型の多結晶シリコンからなるゲート電極５が形成されている。
図１に示す半導体装置１００のトランジスタのソース電極６、図３に示す半導体装置２００のダイオードのアノード電極１６は、いずれも、チタン／アルミニウムを材料とした金属電極で構成され、一方、図１に示す半導体装置１００のトランジスタのドレイン電極７、図３に示す半導体装置２００のダイオードのカソード電極１７は、いずれも、チタン／ニッケルを材料とした金属電極で構成されている。
次に、図３に示す半導体装置２００のダイオードの順バイアス特性を、つまり、カソード電極１７を接地し、アノード電極１６に正電位を印加して電流特性を測定した結果について詳述する。図４は、図３に示す半導体装置２００のダイオードにおける順バイアス時に観測された順方向電流電圧特性を示すグラフである。
今回の実験では、図４の順方向電流電圧特性に示すように、へテロ半導体領域３中のヘテロ接合部およびその近傍の不純物密度として、不純物の種類および導入方法を複数個用意し、次の６種類の実験条件を設定している。すなわち、複数個の実験条件は、図４の符号(１)、(２)、(３)、(４)が、ひ素・イオン注入、（５）がリン・イオン注入、（６）が、リン・酸素・塩素（ＰＯＣｌ３）のデポジションの場合である。なお、ヘテロ半導体領域３中のヘテロ接合部およびその近傍に導入したそれぞれの不純物密度は、ＳＩＭＳ分析によって観測し、後述の図５に示すように、（１）から順に、それぞれ、１．５×１０１８cm−３、１．１×１０１９cm−３、３．４×１０２０cm−３、２．０×１０２１cm−３、１．９×１０２０cm−３、１．０×１０２１cm−３と設定している。
図４に示すように、前述の各条件に応じて、順バイアス電流電圧特性の差異が見られるが、各実験条件における評価結果をさらに判り易くするために、次に、注入した不純物の密度との相関を調べた結果について説明する。
本実施の形態に示す図３の半導体装置２００のダイオードは、ユニポーラ動作をするので、ヘテロ接合部の接合界面の様子を電気的に評価する方法として、ショットキーバリアダイオードの評価で一般的に用いられている電流の立ち上がり特性を用いた評価法を用いることができる。つまり、所定電圧での電流の大きさからヘテロ接合部に形成される障壁の高さや、さらには、理想的な障壁が形成されているか否かについて、擬似的に評価することができる。かかる観点から、ＳＩＭＳ分析によって観測されたヘテロ接合部とその近傍の不純物密度と、順方向電流の大きさとの関係、さらには、順方向電流の大きさから得られる順方向特性としてのヘテロ接合部の障壁の高さ（φＢｎ）および理想的な障壁か否かを示す順方向特性の理想因子（ｎ値）との関係を求める。
図５は、図３に示す半導体装置２００のダイオードにおけるヘテロ接合部とその近傍で観測された不純物密度と順方向電流との関係を示すグラフであり、アノード電極１６の電位Ｖｄが０．１Ｖのときの順方向電流と不純物密度との関係を示している。また、図６は、図３に示す半導体装置２００のダイオードにおけるヘテロ接合部とその近傍で観測された不純物密度と電気的指標との関係を示すグラフであり、電気的指標として、前述のように、図４の順方向電流電圧特性から算出した障壁高さ（φＢｎ）と理想因子（ｎ値）とをそれぞれ示している。図６において、■印が、不純物密度と障壁高さ（φＢｎ）との関係を示し、▲印が、不純物密度と理想因子（ｎ値）との関係を示している。
図５の不純物密度と順方向電流との関係から明らかなように、接合部とその近傍の不純物密度が、およそ１０２０cm−３前後の大きさにおいて、最も高い順方向電流が流れ、１０２１cm−３程度の不純物密度となると、急激に順方向電流が流れにくくなることが判る。また、その傾向は、不純物の種類がひ素、リンのいずれについても同様であり、また、不純物の導入方法との関連も少ないものと推測することが出来る。理想状態においては、一般に、ヘテロ半導体領域１３の不純物密度が高くなるほど、バンド構造としては、フェルミ準位の位置がバレンスバンド（valence Band：価電子帯）の位置から離れ、コンダクションバンド（conduction band：伝導帯）側に移動する傾向となるため、ドリフト領域１２とのヘテロ接合部を流れる電流が大きくなるはずであるが、本実験結果は、１０２０cm−３程度を境にして、逆に、電流の流れを妨げる効果が生じている。
また、図６の不純物密度と電気的指標との関係に示すように、電気特性波形から算出した障壁高さ（φＢｎ）と理想因子（ｎ値）とのそれぞれの不純物密度に対する関係を見た場合でも、同様のことが言える。まず、障壁高さ（φＢｎ）に関しては、不純物注入条件（３）が示した３×１０２０cm−３程度の不純物密度以下のような低い不純物密度の条件では、いずれも、障壁高さ（φＢｎ）が０．５２ｅＶ程度を示しているが、（１〜２）×１０２１cm−３程度と、３×１０２０cm−３の不純物密度を超えた不純物注入条件となる（６）、（４）の場合では、０．５６ｅＶ程度と障壁高さ（φＢｎ）が急に大きくなっている。
また、理想因子（ｎ値）に関しても、不純物注入条件（１）から（２）さらに(５)、(３)へと、不純物密度が１０１８cm−３程度の低い条件から（１〜３）×１０２０cm−３程度の条件に至るまでは、理想状態を表す「１」に近づいてきているのに対して、（１〜２）×１０２１cm−３程度と、３×１０２０cm−３程度の不純物密度を超えた不純物注入条件となる（６）、（４）の場合では、１．２２と逆に悪化している。なお、ここで、不純物密度が低い条件として、たとえ、不純物を含んでいない不純物密度が「０」の条件から始めても、（１〜３）×１０２０cm−３程度の条件に至るまでは、不純物密度と順方向電流との関係は比例関係にあり、不純物密度が高くなるほど、順方向電流は大きくなり、理想因子（ｎ値）が理想状態を表す「１」に徐々に近づいていくという傾向を有している。
以上の図５、図６に示すように、本実施の形態の図３に示す半導体装置２００のダイオードの構成では、１０２１cm−３程度の不純物密度を境にして、ヘテロ接合界面における電気的特性に変化が生じており、ヘテロ接合部とその近傍の不純物密度が少なくとも１０２１cm−３程度の不純物密度を超えると、電気的特性として、電流の流れを抑圧するという影響を及ぼしていることが判る。
次に、図１に示す半導体装置１００のトランジスタのオン抵抗について調べると、図７に示すように、不純物密度が１０２１cm−３よりも小さい不純物注入条件(１)、(２)、(３)、(５)の各試料に関しては、１．０〜２．０ｋΩ程度のオン抵抗のばらつきの範囲内において、ほぼ同程度のオン抵抗を示したのに対して、不純物密度が１．０×１０２１cm−３と大きい不純物注入条件（６）の試料の場合は、不純物注入条件(１)、(２)、(３)、(５)の場合の約２〜３倍程度のオン抵抗、不純物密度が２．０×１０２１cm−３程度とさらに大きい不純物注入条件（４）の試料に至っては、不純物注入条件(１)、(２)、(３)、(５)の場合の約３〜４倍程度のオン抵抗と悪化した結果となった。ここに、図７は、図１に示す半導体装置１００のトランジスタについて、導入した不純物密度をパラメータとして、オン抵抗の特性分布を示すグラフである。
一方、図１に示す半導体装置１００のヘテロ半導体領域３、図３に示す半導体装置２００のヘテロ半導体領域１３におけるシート抵抗（つまりヘテロ接合面と平行に電流を流す際の抵抗）を測定したところ、不純物密度が高い条件ほど、シート抵抗は低い傾向となった。
これらの実験結果から、図１に示す半導体装置１００のヘテロ半導体領域３のドリフト領域２との接合界面やその近傍、図３に示す半導体装置２００のヘテロ半導体領域１３のドリフト領域１２との接合界面やその近傍、それぞれにおける不純物密度が、トランジスタ、ダイオードの電気的特性に影響していることが推定できる。また、ヘテロ接合界面やその近傍の不純物密度が、少なくとも１０２１cm−３程度を超える条件では、接合界面においてオン抵抗を増大させる機構が働いていることが判る。
したがって、多結晶シリコンをヘテロ半導体領域３（またはヘテロ半導体領域１３）に用いている場合において、低オン抵抗を得るためには、ヘテロ半導体領域３（またはヘテロ半導体領域１３）とドリフト領域２（またはドリフト領域１２）との接合界面やその近傍における不純物密度が少なくとも１Ｅ２１cm−３＝１×１０２１cm−３以下となるように不純物密度を制御することが望ましいということが判明した。特に、図１に示す半導体装置１００のようなトランジスタの場合、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合面におけるエネルギー障壁の厚みを制御するゲート電極５に対して、該ヘテロ接合面が最も近接する位置となるゲート絶縁膜４と接する部位を少なくとも含む領域における不純物密度を少なくとも１０２１cm−３以下となるように制御することが望ましい。
不純物密度が１０２１cm−３程度を超える条件で電気的特性が悪化する科学的な原因については、まだ十分には解明できていないものの、一般的に、半導体中に過剰に不純物を導入して固溶限度を超えると、抵抗が増大することが知られていることから、ヘテロ接合界面においても、ヘテロ半導体領域３を形成する多結晶シリコンに対して１０２１cm−３を超えた不純物密度を導入すると、多結晶シリコンという半導体材料における固溶限度を超えて過剰にドーピングされた不純物が、析出してしまい、電界の遮蔽効果などを引き起こすものと推定することが出来る。
以上のように、ヘテロ半導体領域３の接合部近傍に順バイアスを印加したときに観測される電流電圧特性において、ヘテロ半導体領域３やヘテロ半導体領域１３の接合部やその近傍の不純物の密度に対する電流特性が変曲する閾値の不純物密度よりも、ヘテロ半導体領域３やヘテロ半導体領域１３の接合部やその近傍に導入する不純物の密度を小さくすることにより、半導体装置１００や半導体装置２００の導通時において、より低いオン抵抗を得ることが可能となる。
つまり、半導体基体を構成するドリフト領域２（またはドリフト領域１２）とヘテロ接合するヘテロ半導体領域３（またはヘテロ半導体領域１３）の接合部やその近傍に導入された不純物の密度を、特に、トランジスタの場合には、ヘテロ半導体領域３の接合部のゲート絶縁膜４と接する部位に導入された不純物の密度やその近傍の不純物の密度を、少なくとも、該ヘテロ接合部に順バイアスを印加したときに観測される電流電圧特性において、その不純物密度と順方向電流との比例関係が成立しなくなる閾値の不純物密度よりも小さくするように、さらに言えば、ヘテロ半導体領域３（またはヘテロ半導体領域１３）を構成する半導体材料の固溶限度以下になるように、制御することによって、導通時において、より低いオン抵抗を得ることが可能となる。
さらに、ヘテロ接合界面とその近傍の不純物密度を、ヘテロ半導体領域３（またはヘテロ半導体領域１３）を構成する半導体材料に対する固溶限度となる不純物密度よりも小さくする（つまり、半導体基体のドリフト領域２（またはドリフト領域１２）が炭化珪素からなり、ヘテロ半導体領域３（またはヘテロ半導体領域１３）が多結晶シリコンからなる場合は、少なくとも１０２１cm−３以下にする）とともに、例えば、ヘテロ半導体領域３（またはヘテロ半導体領域１３）中のドリフト領域２（またはドリフト領域１２）との接合面に沿った部位およびその近傍の部位の少なくとも一部を含む領域の不純物密度とほぼ同等となるように分布する構成とすることによって、ヘテロ接合界面での低抵抗化を可能とするとともに、ヘテロ半導体領域３（またはヘテロ半導体領域１３）中のシート抵抗をも低減することができ、もって、より低いオン抵抗を実現することができる。
（その他の実施の形態）
第１の実施の形態においては、一例として、図１に示す半導体装置１００のような基本的な構造を具備したトランジスタ構造を用いて説明してきたが、ヘテロ接合部とその近傍の不純物密度の条件が、本発明の条件を満たしてさえいれば、どのような構造が付加されていても、また、どのように構造が変形されていても、同様の効果を得ることができる。
以下に、第１の実施の形態で例示した図１の半導体装置１００とは異なる構造からなる半導体装置について、図８〜図１３に、その一例を示す。
図８は、本発明による半導体装置のその他の実施の形態のデバイス断面構造の第１例を示す断面図であり、図１と同様、ヘテロ接合トランジスタの一例を示している。図１の半導体装置１００においては、ドリフト領域２の表層部は溝を掘り込まずに、ゲート電極５がゲート絶縁膜４を介してヘテロ半導体領域３とドリフト領域２との接合部に近接して配置する構造を一例として示しているが、例えば、図８の半導体装置３００は、ドリフト領域２の表層部に溝を掘り込み、ドリフト領域２の溝中にゲート絶縁膜４を介してゲート電極５を埋め込んだいわゆるトレンチ型の構成としたものである。かかる構成の半導体装置３００であっても、第１の実施の形態と同様の効果を得ることが出来る。
次に、図９は、本発明による半導体装置のその他の実施の形態のデバイス断面構造の第２例を示す断面図であり、また、図１０は、本発明による半導体装置のその他の実施の形態のデバイス断面構造の第３例を示す断面図であり、いずれも、図１と同様、ヘテロ接合トランジスタの一例を示している。図１の半導体装置１００においては、ドリフト領域２とヘテロ接合する領域としてＮ型のヘテロ半導体領域３を構成している場合を示したが、図９の半導体装置４００および図１０の半導体装置５００は、ヘテロ半導体領域３の他にさらに第二のヘテロ半導体領域９を有しているものである。
ここで、図９の半導体装置４００においては、第二のヘテロ半導体領域９が、ヘテロ半導体領域３の周辺部の表層部に形成されている例を示し、図１０の半導体装置５００においては、第二のヘテロ半導体領域９が、図１の場合のヘテロ半導体領域３の周辺部全域（すなわち、表層部のみならずドリフト領域２と接する領域も含む）に形成されている場合を示している。ここで、第二のヘテロ半導体領域９の導電型並びに不純物密度は、用途に応じて、どのように設定されていても良い。もちろん、図９の半導体装置４００や図１０の半導体装置５００で示した２種類のヘテロ半導体領域（ヘテロ半導体領域３、第二のヘテロ半導体領域９）に限ることなく、３種類以上のヘテロ半導体領域が存在するようにしても良い。かかる構成の半導体装置４００や半導体装置５００であっても、第１の実施の形態と同様の効果を得ることが出来る。
また、図１１は、本発明による半導体装置のその他の実施の形態のデバイス断面構造の第４例を示す断面図であり、また、図１２は、本発明による半導体装置のその他の実施の形態のデバイス断面構造の第５例を示す断面図であり、いずれも、図１と同様、ヘテロ接合トランジスタの一例を示している。図１の半導体装置１００のドリフト領域２にはヘテロ接合界面の電界を緩和する領域が存在していないが、図１１の半導体装置６００および図１２の半導体装置７００においては、ドリフト領域２中に第一の電界緩和領域２１、もしくは、さらに第二の電界緩和領域２２が形成されている。
ここで、図１１の半導体装置６００においては、ドリフト領域２の周辺部の表層部に第一の電界緩和領域２１が形成されている例を示し、図１２の半導体装置７００においては、ドリフト領域２の周辺部の表層部には第一の電界緩和領域２１が、さらに、ドリフト領域２の中央部の表層部には第二の電界緩和領域２２が形成されている場合を示している。第一の電界緩和領域２１を形成することによって、第１の実施の形態における効果に加えて、遮断状態において、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面に印加されていた電界が緩和されるため、漏れ電流が低減され、遮断性能がさらに向上するという効果が得られる。また、図１２の半導体装置７００のように、第二の電界緩和領域２２を形成することによって、第１の実施の形態における効果に加えて、ゲート絶縁膜４に印加されていた電界が緩和されるため、ゲート絶縁膜４の絶縁破壊が起こりにくくなり、信頼性が向上するという効果が得られる。
これらの第一の電界緩和領域２１と第二の電界緩和領域２２とは、Ｐ型領域からなっていても良いし、高抵抗領域や絶縁領域からなっていても良い。また、図１２では、第二の電界緩和領域２２が第一の電界緩和領域２１とともに形成されているが、第二の電界緩和領域２２のみの構成であっても良い。
また、図１３は、本発明による半導体装置のその他の実施の形態のデバイス断面構造の第６例を示す断面図であり、図１と同様、ヘテロ接合トランジスタの一例を示している。図１３の半導体装置８００は、ゲート絶縁膜４並びにヘテロ半導体領域３が接するドリフト領域２の所定領域（つまりドリフト領域２の表層部に形成された第二の電界緩和領域２２に隣接する領域から表層部に沿ってヘテロ半導体領域３に至るまでの領域）に、ドリフト領域２よりも高密度のＮ＋型の導電領域２３が形成されているものである。
なお、図１３の半導体装置８００では、導電領域２３が、第二の電界緩和領域２２と第一の電界緩和領域２１とともに形成されているが、導電領域２３のみの構成であっても良いし、第二の電界緩和領域２２もしくは第一の電界緩和領域２１のどちらか一方の領域とともに構成されていても良い。
図１３の半導体装置８００のような構成にすることにより、第１の実施の形態における効果に加えて、導通状態においては、ヘテロ半導体領域３と導電領域２３とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能を向上させることが出来る。
以上、本発明を、第１の実施の形態の半導体装置１００と異なる構造を有する各種の半導体装置について、トランジスタ構造に応用した場合について詳細に説明してきたが、本発明の効果は、図３に示す半導体装置２００のダイオードの構造とは異なる構造を有する、本実施の形態と同様のダイオード構造であっても、もちろん、奏することができる。すなわち、図４〜６のグラフに示すように、図３に示す半導体装置２００における場合と同様に、ヘテロ半導体領域１３中のヘテロ接合部やその近傍において、少なくとも不純物密度がヘテロ半導体領域１３の固溶限度以下となるように制御することによって、ダイオードにおいても、オン抵抗を低減して高い電流値が得られるという効果が得られる。
また、以上の全ての実施の形態について、炭化珪素を半導体基体材料とした半導体装置を一例として用いて説明したが、本発明における半導体装置の効果は、図１のような半導体装置１００（トランジスタ）のヘテロ半導体領域３や図３のような半導体装置２００（ダイオード）のヘテロ半導体領域１３の不純物密度で決まるものであり、半導体基体の材料は、窒化ガリウム、ダイヤモンドなどその他の半導体材料であってもかまわない。
また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ（６層六法晶）、３Ｃ（３層立法晶）等その他のポリタイプでも構わない。また、全ての実施の形態において、ドレイン電極７（もしくはカソード電極１７）とソース電極６（もしくはアノード電極１６）とを、ドリフト領域２（もしくはドリフト領域１２）を挟んで対向するように配置し、電流を縦方向に流すいわゆる縦型構造のトランジスタもしくはダイオードとして説明してきたが、例えばドレイン電極７（もしくはカソード電極１７）とソース電極６（もしくはアノード電極１６）とを同一主面上に配置し、電流を横方向に流すいわゆる横型構造のトランジスタもしくはダイオードであってもかまわない。
また、ヘテロ半導体領域３（もしくはヘテロ半導体領域１３）に用いる材料として、多結晶シリコンを用いた例を用いて説明したが、炭化珪素とヘテロ接合を形成する材料であれば、単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマニウムやガリウムヒ素等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなどの材料でもかまわない。なぜなら、本発明の特性に関して推定した原因を考慮すると、半導体材料固有の現象ではなく、どの材料でも起こり得るものであり、導入される不純物の密度を少なくともヘテロ半導体領域を構成する半導体材料の固溶限度以下に制御することにより、前述したものと同様の効果を得ることが出来ると予想することができるからである。
また、一例として、ドリフト領域２（もしくはドリフト領域１２）としてＮ型の炭化珪素を、ヘテロ半導体領域３（もしくはヘテロ半導体領域１３）としてＮ型の多結晶シリコンの組み合わせを用いて説明しているが、それぞれを、Ｎ型の炭化珪素とＰ型の多結晶シリコンとの組み合わせ、Ｐ型の炭化珪素とＰ型の多結晶シリコンとの組み合わせ、Ｐ型の炭化珪素とＮ型の多結晶シリコンの組み合わせ等如何なる組み合わせでもあっても良い。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
本発明による半導体装置の第１の実施の形態のデバイス断面構造を示す断面図である。 半導体装置のヘテロ半導体領域とドリフト領域とのヘテロ接合部とその近傍における不純物密度分布の一例を示すグラフである。 本発明による半導体装置の第１の実施の形態の図１とは異なるデバイス断面構造を示す断面図である。 図３に示す半導体装置のダイオードにおける順バイアス時に観測された順方向電流電圧特性を示すグラフである。 図３に示す半導体装置のダイオードにおけるヘテロ接合部とその近傍で観測された不純物密度と順方向電流との関係を示すグラフである。 図３に示す半導体装置のダイオードにおけるヘテロ接合部とその近傍で観測された不純物密度と電気的指標との関係を示すグラフである。 図１に示す半導体装置のトランジスタについて導入した不純物密度をパラメータとしてオン抵抗の特性分布を示すグラフである。 本発明による半導体装置のその他の実施の形態のデバイス断面構造の第１例を示す断面図である。 本発明による半導体装置のその他の実施の形態のデバイス断面構造の第２例を示す断面図である。 本発明による半導体装置のその他の実施の形態のデバイス断面構造の第３例を示す断面図である。 本発明による半導体装置のその他の実施の形態のデバイス断面構造の第４例を示す断面図である。 本発明による半導体装置のその他の実施の形態のデバイス断面構造の第５例を示す断面図である。 本発明による半導体装置のその他の実施の形態のデバイス断面構造の第６例を示す断面図である。
符号の説明
１…基板領域、２…ドリフト領域、３…ヘテロ半導体領域、４…ゲート絶縁膜、５…ゲート電極、６…ソース電極、７…ドレイン電極、８…層間絶縁膜、９…第二のヘテロ半導体領域、１１…基板領域、１２…ドリフト領域、１３…ヘテロ半導体領域、１６…アノード電極、１７…カソード電極、２１…第一の電界緩和領域、２２…第二の電界緩和領域、２３…導電領域、１００，２００，３００，４００,５００，６００,７００，８００…半導体装置。

Claims (8)

  1. 半導体基体と、前記半導体基体の第一主面に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と接続された第一の電極と、前記半導体基体と接続された第二の電極とを有する半導体装置において、前記ヘテロ半導体領域中の前記半導体基体との接合部を含む少なくとも一部の領域に導入された不純物の密度が、前記ヘテロ半導体領域を構成する半導体材料に対する固溶限度以下であることを特徴とする半導体装置。
  2. 半導体基体と、前記半導体基体の第一主面に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部に近接した位置にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有する半導体装置において、前記ヘテロ半導体領域中の前記半導体基体との前記接合部を含む少なくとも一部の領域に導入された不純物の密度が、前記ヘテロ半導体領域を構成する半導体材料に対する固溶限度以下であることを特徴とする半導体装置。
  3. 前記ヘテロ半導体領域中の前記半導体基体との前記接合部を含む少なくとも前記一部の領域が、前記ゲート絶縁膜に接する部位を含む領域であることを特徴とする請求項２記載の半導体装置。
  4. 前記接合部を含む少なくとも前記一部の領域に導入された不純物の密度が、少なくとも前記接合部に順バイアスを印加したときに観測される電流電圧特性において、その電流と不純物密度との比例関係が成立しなくなる閾値の不純物密度よりも小さいことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記接合部を含む少なくとも前記一部の領域に導入された不純物の密度が、前記ヘテロ半導体領域中の前記半導体基体との接合面に沿った部位およびその近傍の部位の少なくとも一部を含む領域の不純物密度と同等になるように分布していることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記半導体基体の材料が、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかからなることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記ヘテロ半導体領域の材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、もしくは、ガリウムヒ素のいずれかからなることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
  8. 前記ヘテロ半導体領域が多結晶シリコンからなる場合、前記接合部を含む少なくとも前記一部の領域に導入された不純物の密度が、少なくとも１Ｅ２１ｃｍ−３以下であることを特徴とする請求項７に記載の半導体装置。
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