JP2007288348A - 演算増幅回路 - Google Patents

Abstract

【課題】消費電力増大を抑止しつつスルーレートを向上可能な演算増幅回路を提供すること。
【解決手段】差動増幅器１２の出力端（Ｂ）に接続されるとともに差動増幅器１２の反転入力電圧Ｖｉｎ−及び非反転入力電圧（Ｖｉｎ＋）が入力される補助回路１１を有する。この補助回路１１は、反転入力電圧Ｖｉｎ−と非反転入力電圧Ｖｉｎ＋との差が実質的に等しい定常常態において大きな出力インピーダンスをもつ。反転入力電圧Ｖｉｎ−と非反転入力電圧Ｖｉｎ＋との差が大きくなると、補助回路１１は、差動増幅器１２の出力電圧の遷移を促進する方向へ差動増幅器１２の出力端（Ｂ）と電流を授受する。
【選択図】図１

Description

本発明は、演算増幅回路に関し、特にたとえば液晶パネルなどの容量性負荷の駆動に好適な高スルーレートの演算増幅回路に関する。

下記の特許文献１などに提案されている演算増幅回路において、その出力電圧の時間変化率すなわちスルーレートは、アクティブマトリックス方式の液晶パネルなどの容量性負荷の駆動において重要な必要性能であることが知られている。

この種の演算増幅回路の従来例を図７に示す。ＭＰ２０〜ＭＰ２２はＰＭＯＳトランジスタ、ＭＮ２０〜ＭＮ２３はＮＭＯＳトランジスタである。この演算増幅回路は、差動増幅器１２と出力回路１３とを有している。差動増幅器１２は、トランジスタＭＰ２０、ＭＰ２１、ＭＮ２０、ＭＮ２１、ＭＮ２２からなり、３０はその非反転入力端子、４０はその反転入力端子である。出力回路１３は、トランジスタＭＰ２２、ＭＮ２３からなる出力回路である。差動増幅器１２の出力端は、出力回路１３のトランジスタＭＰ２２のゲートに接続されるとともに位相補償用コンデンサＣｃを介して出力回路１３の出力端Ｏｕｔに接続されている。出力端Ｏｕｔと低電圧電源ＶＳＳとの間には負荷容量Ｃｏが接続されている。出力端Ｏｕｔは反転入力端子４０に接続され、出力端Ｏｕｔの出力電圧が反転入力電圧Ｖｉｎ−として印加されている。非反転入力端子３０には非反転入力電圧Ｖｉｎ＋が印加される。

差動増幅器１２において、トランジスタＭＮ２０、ＭＮ２１はｎ型差動トランジスタ対を構成し、トランジスタＭＰ２０とＭＰ２１とはこの差動トランジスタ対の負荷をなすカレントミラー回路を構成し、トランジスタＭＮ２２は定電流源をなす。出力回路１３は、ドライバトランジスタとしてのソース接地のトランジスタＭＰ２２と、その定電流負荷としてのトランジスタＭＮ２３とからなるインバータ増幅器である。トランジスタＭＮ２２のゲートには定電圧Ｖｂ１が印加され、トランジスタＭＮ２３のゲートには定電圧Ｖｂ２が印加されている。
特開平０７−２６３９７８号公報

上記した従来の演算増幅回路では、立ち上がり波形も立ち下がり波形も著しく鈍っており、スルーレートが低いことが理解される。この問題について以下に更に詳しく説明する。

図７の非反転入力端子３０に印加される非反転入力電圧Ｖｉｎ＋が定常状態から変化する際に位相補償用コンデンサＣｃを充放電するスルーレートＳＲ１は、次式により示される。
ＳＲ１＝Ｉｄ２／Ｃｃ

なお、Ｃｃは位相補償用コンデンサＣｃの静電容量とする。Ｉｄ２はトランジスタＭＮ２２を流れるバイアス電流である。この時、負荷容量Ｃｏを充放電するスルーレートＳＲ２は、次式により示される。
ＳＲ２＝（ＩｏーＩｄ２ーＩｄ３）／Ｃｏ

ここで、ＩｏはトランジスタＭＰ２２を流れる電流、Ｉｄ３はトランジスタＭＮ２３を流れる電流である。

図７に示す演算増幅回路のスルーレートの改善のために、位相補償用コンデンサＣｃの充放電スルーレートＳＲ１の改善と、負荷容量Ｃｏの充放電スルーレートＳＲ２の改善とが考えられる。重要な点は、全体のスルーレートは、これら二つのスルーレートのうち悪い方（小さい方）により主として決定されることである。液晶ドライバーのように負荷容量Ｃｏが比較的小さい場合にはスルーレートＳＲ２は通常は問題とならずスルーレートＳＲ１の改善が重要となるが、スルーレートＳＲ１の向上には既述した式から差動増幅器１２の電流Ｉｄ２が必要となる。

しかしながら、この電流Ｉｄ２の増加策は、差動増幅器１２の電流Ｉｄ２は非反転入力電圧Ｖｉｎ＋と反転入力電圧Ｖｉｎ−とが等しいとみなせる定常状態においても流れるため消費電力が増加するため、特に携帯電話などのバッテリ駆動のモバイル機器では採用が困難であった。

本発明は上記問題点に鑑みなされたものであり、消費電力の増大を抑止しつつスルーレートの格段の向上が可能な演算増幅回路を提供することをその目的としている。

上記課題を解決する本発明の演算増幅回路は、反転入力電圧（Ｖｉｎ−）及び非反転入力電圧（Ｖｉｎ＋）が入力される差動増幅器（１２）と、前記差動増幅器（１２）の出力電圧波形を改善する補助回路（１１）とを備える演算増幅回路において、前記補助回路（１１）が、前記反転入力電圧（Ｖｉｎ−）及び非反転入力電圧（Ｖｉｎ＋）が入力されるコンパレータ（１１１又は１１２）を有し、前記補助回路（１１）の出力端が、前記コンパレータ（１１１又は１１２）の出力電圧に基づいて、前記反転入力電圧（Ｖｉｎ−）と非反転入力電圧（Ｖｉｎ＋）との間の電圧差が所定の小電圧差以下の場合に前記差動増幅器（１２）の出力端（Ｂ）から遮断され、かつ、前記反転入力電圧（Ｖｉｎ−）と非反転入力電圧（Ｖｉｎ＋）との間の電圧差が前記所定の小電圧差を超えて少なくとも一方側へ遷移する場合に前記差動増幅器（１２）の出力端（Ｂ）の電位が遷移する方向へ向けて前記差動増幅器（１２）の出力端（Ｂ）と電流を授受して前記遷移を促進することを特徴としている。

このようにすれば、消費電力増大を抑止しつつスルーレートを格段に改善することができる。

好適な態様において、前記補助回路（１１）は、一対のトランジスタ（ＭＮ３又はＭＮ４、又は、ＭＰ９及びＭＰ１０）を有して前記コンパレータ（１１１又は１１２）の出力端により駆動されるカレントミラー回路（１１３又は１１４）を有し、かつ、前記カレントミラー回路（１１３又は１１４）の一対のトランジスタ（ＭＮ３及びＭＮ４、又は、ＭＰ９及びＭＰ１０）のうち前記コンパレータ（１１１又は１１２）の出力端に接続されない方のトランジスタのドレインは前記差動増幅器（１２）の出力端に接続されている。

このようにすれば、カレントミラー回路（１１３又は１１４）の電流増倍機能を利用してスルーレートを向上できるとともに、カレントミラー回路（１１３又は１１４）を構成するソース接地のトランジスタのターンオンしきい値電圧を利用して、反転入力電圧（Ｖｉｎ−）と非反転入力電圧（Ｖｉｎ＋）との差が小さい定常状態において消費電流を抑制することができる。

好適な態様において、コンパレータ（１１１又は１１２）は、ソースが互いに接続された第１導電型の一対のトランジスタ（ＭＰ２及びＭＰ３、又は、ＭＮ９及びＭＮ１０）からなり非反転入力端子（３０）及び反転入力端子（４０）を有する差動トランジスタ対と、前記一対のトランジスタ（ＭＰ２及びＭＰ３、又は、ＭＮ９及びＭＮ１０）のソースに接続される第１導電型のトランジスタ（ＭＰ１又はＭＮ１１）を有する定電流源と、第２導電型の一対のトランジスタ（ＭＮ１及びＭＮ２、又は、ＭＰ７及びＭＰ８）からなり前記差動トランジスタ対の負荷をなすカレントミラー回路とを有し、前記カレントミラー回路（１１３又は１１４）の一対のトランジスタ（ＭＮ３及びＭＮ４、又は、ＭＰ９及びＭＰ１０）は、前記コンパレータ（１１１又は１１２）の前記差動トランジスタ対と異なる導電型を有する。このようにすれば、カレントミラー回路の電流増幅機能によりスルーレートを容易に向上することができる。

好適な態様において、前記補助回路（１１）は、第１の前記コンパレータ（１１１）と、前記第１のコンパレータ（１１１）と反対導電型のトランジスタにより構成される第２の前記コンパレータ（１１２）と、前記第１のコンパレータ（１１１）により駆動されて低電位側電源（ＶＳＳ）に接続される第１の前記カレントミラー回路（１１４）と、前記第１のカレントミラー回路（１１３）と反対導電型のトランジスタにより構成されて前記第２のコンパレータ（１１２）により駆動されるとともに高電位側電源（ＶＤＤ）に接続される第２の前記カレントミラー回路（１１３）とを有し、前記第１のカレントミラー回路（１１３）の出力端及び前記第２のカレントミラー回路（１１４）の出力端は、前記差動増幅器（１２）の同一の出力端に接続される。

このようにすれば、差動増幅器（１２）の出力電圧立ち上がり時にも、出力電圧立ち下がり時にもスルーレートを向上することができる。

以下、本発明の演算増幅回路の好適な実施形態を図面を参照して説明する。ただし、本発明は下記の実施形態に限定解釈されるべきではなく、本発明の技術思想を他の公知技術の組み合わせにより実施しても良いことはもちろんである。なお、下記の説明において、ソースは絶縁ゲートトランジスタ（ＭＯＳトランジスタと略称する）のソース電極を、ドレインはそのドレイン電極を、ゲートはそのゲート電極を意味する。

（回路構成の説明）
この実施形態の演算増幅回路を図１〜図３に示す回路図を参照して説明する。図１はこの実施形態の演算増幅回路を示す。図１において、ＭＰ４〜ＭＰ６及びＭＰ９、ＭＰ１０はＰＭＯＳトランジスタ、ＭＮ５〜ＭＮ８、ＭＮ３、ＭＮ４はＮＭＯＳトランジスタである。この演算増幅回路は、補助回路１１、差動増幅器１２及び出力回路１３により構成されている。

（差動増幅器１２）
差動増幅器１２を図１を参照して説明する。

差動増幅器１２は、トランジスタＭＮ５、ＭＮ６からなり非反転入力端子３０及び反転入力端子４０をもつｎ型差動トランジスタ対と、トランジスタＭＰ４とＭＰ５とからなりこのｎ型差動トランジスタ対の負荷をなすｐ型カレントミラー回路と、トランジスタＭＮ７からなりバイアス電流Ｉｄ２を形成する定電流源とを有している。

更に詳しく説明すると、トランジスタＭＰ４のドレインはトランジスタＭＮ５のドレイン及びトランジスタＭＰ４及びＭＰ５のゲートに接続されている。トランジスタＭＮ５、ＭＮ６のソースはトランジスタＭＮ７のドレインに接続され、トランジスタＭＮ６のドレインはトランジスタＭＰ５のドレインに接続されるとともにこの差動増幅器１２の出力端をなす。

（出力回路１３）
出力回路１３は、ドライバトランジスタとしてのソース接地のトランジスタＭＰ６と、その定電流負荷としてのトランジスタＭＮ８とからなるインバータ増幅器であり、トランジスタＭＰ６のゲートとドレイン間には位相補償用コンデンサＣｃが接続されている。

更に詳しく説明すると、トランジスタＭＰ６のドレインはトランジスタＭＮ８のドレインに接続されるとともに出力回路１３の出力端Ｏｕｔに接続されている。差動増幅器１２の上記出力端はトランジスタＭＰ６のゲートに接続されるとともに位相補償用コンデンサＣｃを介して出力回路１３の出力端Ｏｕｔに接続されている。出力端Ｏｕｔと低電圧電源ＶＳＳとの間には負荷容量Ｃｏが接続されている。出力端Ｏｕｔは差動増幅器１２の反転入力端子４０に接続され、出力端Ｏｕｔの出力電圧が反転入力電圧Ｖｉｎ−として印加されている。差動増幅器１２の非反転入力端子３０には外部より非反転入力電圧Ｖｉｎ＋が印加される。トランジスタＭＮ７のゲートには定電圧Ｖｂ１が印加され、トランジスタＭＮ８のゲートには定電圧Ｖｂ２が印加されている。定電圧Ｖｂ１と定電圧Ｖｂ２とは同じでもよく、異なってもよい。また、トランジスタＭＰ４〜ＭＰ６のソースは正の高電圧電源ＶＤＤに接続されている。

（補助回路１１）
補助回路１１は、コンパレータ１１１、１１２及びカレントミラー回路１１３、１１４を有している。コンパレータ１１１を図２に、コンパレータ１１２を図３に示す。図２においてＭＰ１〜ＭＰ３はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２はＮＭＯＳトランジスタであり、図３においてＭＰ７〜ＭＰ８はＰＭＯＳトランジスタ、ＭＮ９〜ＭＮ１１はＮＭＯＳトランジスタである。

コンパレータ１１１は、図２に示すように、ＭＰ２、ＭＰ３からなり非反転入力端子３１及び反転入力端子４１をもつｐ型差動トランジスタ対と、トランジスタＭＮ１、ＭＮ２からなりこのｐ型差動トランジスタ対の負荷をなすｎ型カレントミラー回路と、トランジスタＭＰ１からなりバイアス電流Ｉｄ１を形成する定電流源とを有している。更に詳しく説明すると、トランジスタＭＰ２のドレインはトランジスタＭＮ１のドレイン及びトランジスタＭＮ１及びＭＮ２のゲートに接続されている。トランジスタＭＰ２、ＭＰ３のソースはトランジスタＭＰ１のドレインに接続され、トランジスタＭＰ３のドレインはトランジスタＭＮ２のドレインに接続されるとともにこのコンパレータ１１１の出力端をなす。トランジスタＭＰ１のゲートには定電圧Ｖｂ３が印加され、トランジスタＭＰ１のソースは正の高電圧電源ＶＤＤに接続され、トランジスタＭＮ１、ＭＮ２のソースは低電圧電源ＶＳＳに接続されている。トランジスタＭＰ３のゲートすなわち上記ｐ型差動トランジスタ対の反転入力端子４１は出力回路１３の出力端Ｏｕｔに接続され、出力回路１３の出力電圧が反転入力電圧Ｖｉｎ−として印加されている。トランジスタＭＰ２のゲートすなわち上記ｐ型差動トランジスタ対の非反転入力端子３１には外部より非反転入力電圧Ｖｉｎ＋が印加される。

なお、トランジスタＭＮ２がオンであるときＡ点の電位は後述のカレントミラー回路１１４のトランジスタＭＮ３、ＭＮ４をオフし、トランジスタＭＮ２がオフであるときＡ点の電位は後述のカレントミラー回路１１４のトランジスタＭＮ３、ＭＮ４をオンするようにトランジスタＭＮ２などのＷ／Ｌ（ゲート幅／ゲート長）比などが設定されている。

コンパレータ１１２は、図３に示すように、ＭＮ９、ＭＮ１０からなり非反転入力端子３２及び反転入力端子４２をもつｎ型差動トランジスタ対と、トランジスタＭＰ７、ＭＰ８からなりこのｎ型差動トランジスタ対の負荷をなすｐ型カレントミラー回路と、トランジスタＭＮ１１からなりバイアス電流Ｉｄ１’を形成する定電流源とを有している。更に詳しく説明すると、トランジスタＭＮ９のドレインはトランジスタＭＰ７のドレイン及びトランジスタＭＰ７及びＭＰ８のゲートに接続されている。トランジスタＭＮ９、ＭＮ１０のソースはトランジスタＭＮ１１のドレインに接続され、トランジスタＭＮ１０のドレインはトランジスタＭＰ８のドレインに接続されるとともにこのコンパレータ１１２の出力端をなす。トランジスタＭＮ１１のゲートには定電圧Ｖｂ４が印加され、トランジスタＭＮ１１のソースは低電圧電源ＶＳＳに接続され、トランジスタＭＰ７、ＭＰ８のソースは正の高電圧電源ＶＤＤに接続されている。トランジスタＭＮ１０のゲートすなわち上記ｎ型差動トランジスタ対の反転入力端子４２は出力回路１３の出力端Ｏｕｔに接続され、出力回路１３の出力電圧が反転入力電圧Ｖｉｎ−として印加されている。トランジスタＭＮ９のゲートすなわち上記ｎ型差動トランジスタ対の非反転入力端子３２には外部より非反転入力電圧Ｖｉｎ＋が印加される。

なお、トランジスタＭＰ８がオンであるときＣ点の電位は後述のカレントミラー回路１１３のトランジスタＭＰ９、ＭＰ１０をオフし、トランジスタＭＰ８がオフであるときＣ点の電位は後述のカレントミラー回路１１３のトランジスタＭＰ９、ＭＰ１０をオンするようにトランジスタＭＰ８などのＷ／Ｌ（ゲート幅／ゲート長）比などが設定されている。

カレントミラー回路１１３は、トランジスタＭＰ９、ＭＰ１０からなるｐ型カレントミラー回路であって、それらのソースは正の高電圧電源ＶＤＤに接続され、トランジスタＭＰ９のゲート及びドレインはコンパレータ１１２の出力端に接続され、トランジスタＭＰ１０のドレインは差動増幅器１２の出力端及び出力回路１３のドライバトランジスタＭＰ６のゲートに接続されている。

カレントミラー回路１１４は、トランジスタＭＮ３、ＭＮ４からなるｎ型カレントミラー回路であって、それらのソースは低電圧電源ＶＳＳに接続され、トランジスタＭＮ３のゲート及びドレインはコンパレータ１１１の出力端に接続され、トランジスタＭＮ４のドレインは差動増幅器１２の出力端及び出力回路１３のドライバトランジスタＭＰ６のゲートに接続されている。

なお、カレントミラー回路１１３においてトランジスタＭＰ１０のＷ／Ｌ（ゲート幅／ゲート長）比はトランジスタＭＰ９のＷ／Ｌ（ゲート幅／ゲート長）比の１０倍に設定され、同じくカレントミラー回路１１４においてトランジスタＭＮ４のＷ／Ｌ（ゲート幅／ゲート長）比はトランジスタＭＮ３のＷ／Ｌ（ゲート幅／ゲート長）比の１０倍に設定されている。

（動作説明）
以下、既述したこの実施形態の演算増幅回路の動作を説明する。

この演算増幅回路は、本質的に図７で説明した従来の演算増幅回路において補助回路１１を追加した回路と見なすことができる。

（コンパレータ１１１及びカレントミラー回路１１４の動作）
コンパレータ１１１及びカレントミラー回路１１４の動作を説明する。図２において、反転入力電圧Ｖｉｎ−と非反転入力電圧Ｖｉｎ＋とが等しいとみなすことができるヴァーチュアルショート（イマジナリーショート）が成立する定常状態では、ｐ型差動トランジスタ対をなすトランジスタＭＰ２、ＭＰ３にそれぞれ電流が流れ、その結果としてトランジスタＭＮ２のドレイン電位であるＡ点電位は低下する。これにより、トランジスタＭＮ４はオフとなり、差動増幅器１２はコンパレータ１１１から遮断される。

同じく非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−よりも所定の小電圧差ΔＶ以上低くなる場合には、トランジスタＭＰ３がカットオフし、トランジスタＭＰ１によるバイアス電流Ｉｄ１はトランジスタＭＰ２、ＭＮ１を通じて流れる。したがって、トランジスタＭＮ２がオンしてＡ点の電位が低下し、カレントミラー回路１１４のトランジスタＭＮ４がオフし、差動増幅器１２はコンパレータ１１１から遮断される。

これに対して、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−よりも所定の小電圧差ΔＶ以上高くなった場合にはトランジスタＭＰ２がカットオフし、トランジスタＭＮ１へは電流が流れない。したがって、トランジスタＭＮ２もターンオフし、Ａ点の電位が上昇し、カレントミラー回路１１４のトランジスタＭＮ３、ＭＮ４がオンする。その結果、トランジスタＭＰ１を通じてバイアス電流Ｉｄ１がトランジスタＭＰ３に流れ、トランジスタＭＮ４にはＩｄ１の約１０倍の電流が流れ、この電流が差動増幅器１２のバイアス電流Ｉｄ２に追加されることになる。すなわち、Ｉｄ１＝Ｉｄ２と仮定すれば、コンデンサＣcは従来の１１倍の電流により放電されることになる。

すなわち、このコンパレータ１１１及びｎ型カレントミラー回路１１４は、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−よりも所定の小電圧差ΔＶを超えて増大した場合にのみ差動増幅器１２のバイアス電流Ｉｄ２を差動増幅器１２の出力端Ｂの電位遷移を促進する方向へ向けて等価的に増大するので、定常状態における消費電力増大を抑止しつつスルーレートを向上することができる。

（コンパレータ１１２及びカレントミラー回路１１３の動作）
コンパレータ１１２及びカレントミラー回路１１３の動作を説明する。図３において、反転入力電圧Ｖｉｎ−と非反転入力電圧Ｖｉｎ＋とが等しいとみなすことができるヴァーチュアルショート（イマジナリーショート）が成立する定常状態では、ｎ型差動トランジスタ対をなすトランジスタＭＮ９、ＭＮ１０にそれぞれ電流が流れ、その結果としてトランジスタＭＰ８のドレイン電位であるＣ点電位は上昇する。したがって、カレントミラー回路１１３のトランジスタＭＰ１０はオフとなり、差動増幅器１２はコンパレータ１１２から遮断される。

同じく非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−よりも所定の小電圧差ΔＶ以上高くなると、トランジスタＭＮ１０がカットオフし、トランジスタＭＮ１１によるバイアス電流Ｉｄ１’はトランジスタＭＰ７、ＭＮ９を通じて流れる。したがって、トランジスタＭＰ８がオンし、Ｃ点の電位が上昇し、カレントミラー回路１１３のトランジスタＭＰ１０がオフし、差動増幅器１２はコンパレータ１１３から遮断される。

これに対して、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−よりも所定の小電圧差ΔＶ以上低くなった場合には、トランジスタＭＮ９がカットオフし、トランジスタＭＰ７へは電流が流れない。したがって、トランジスタＭＰ８もオフし、Ｃ点の電位が低下し、カレントミラー回路１１３のトランジスタＭＰ９、ＭＰ１０がオンする。その結果、トランジスタＭＮ１１によりバイアス電流Ｉｄ１’がトランジスタＭＮ１０に流れ、トランジスタＭＰ１０にはＩｄ１’の約１０倍の電流が流れ、この電流が差動増幅器１２のバイアス電流Ｉｄ２に追加されることになる。すなわち、Ｉｄ１‘＝Ｉｄ２と仮定すれば、コンデンサＣcは従来の１１倍の電流により充電されることになる。

すなわち、このコンパレータ１１２及びｐ型カレントミラー回路１１３は、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−よりも所定の小電圧差ΔＶを超えて低下した場合にのみ、差動増幅器１２のバイアス電流Ｉｄ２を差動増幅器１２の出力端Ｂの電位遷移を促進する方向へ向けて等価的に増大するので、定常状態における消費電力増大を抑止しつつスルーレートを向上することができる。

なお、この実施形態では、差動増幅器１２の出力端Ｂの電位は、インバータアンプである出力回路１３により反転された後、コンパレータ１１２、１１１の反転入力端に印加される反転入力電圧Ｖｉｎ−となっている点に留意されたい。

（作用効果）
上記説明したように、この実施形態の演算増幅回路によれば、非反転入力電圧Ｖｉｎ＋と反転入力電圧Ｖｉｎ−との電位差が所定の小電圧差ΔＶ以下である定常状態の場合に、差動増幅器１２はカレントミラー回路１１３、１１４によりコンパレータ１１１、１１２から遮断されてカレントミラー回路１１３、１１４はオフ状態となり、カレントミラー回路１１３、１１４の電流供給を遮断することができる。

けれども、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−との電位差よりも所定の小電圧差ΔＶを超えて高くなると、差動増幅器１２は、カレントミラー回路１１４を通じてコンパレータ１１１と結合され、その結果としてカレントミラー回路１１４により増倍された大電流（たとえば１０Ｉｄ１）が差動増幅器１２のバイアス電流Ｉｄ２に追加されるため、位相補償用コンデンサＣｃを放電するスルーレートＳＲ１は（１０Ｉｄ１＋Ｉｄ２）／Ｃｃとなり、大幅に改善される。

同じく、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−との電位差よりも所定の小電圧差ΔＶを超えて低くなると、差動増幅器１２は、カレントミラー回路１１３を通じてコンパレータ１１２と結合され、その結果としてカレントミラー回路１１３により増倍された大電流（たとえば１０Ｉｄ１’）が差動増幅器１２のバイアス電流Ｉｄ２に追加されるため、位相補償用コンデンサＣｃを充電するスルーレートＳＲ１は（１０Ｉｄ１’＋Ｉｄ２）／Ｃｃとなり、大幅に改善される。

（試験例）
図１に示す補助回路１１を用いた演算増幅回路の立ち上がり波形及び立ち下がり波形と、図７に示す補助回路１１を持たない従来の演算増幅回路の立ち上がり波形及び立ち下がり波形を図４に示す。（ａ）は図５に示す入力電圧波形（非反転入力電圧Ｖｉｎ＋の波形）であり、（ｂ）は図１の出力回路１３の出力端Ｏｕｔから出力される出力電圧の波形であり、（ｃ）は図７の出力回路１３の出力端Ｏｕｔから出力される出力電圧の波形である。図４において、横軸は時間を、縦軸は電圧を示す。位相補償用コンデンサＣｃは５ｐＦ、負荷容量Ｃｏは２０ｐＦとした。図４から、補助回路１１の有無により出力電圧の波形（スルーレート）が大幅にも改善できたことがわかる。なお、この実験において、Ｉｄ１及びＩｄ１’は０．２μＡ、Ｉｄ２は１．０μＡ、Ｉｄ３は２０μＡとした。図１において非反転入力電圧Ｖｉｎ＋と反転入力電圧Ｖｉｎ−とが実質的に等しい定常状態での消費電流は２１．４μＡであった。図１において、図５に示す回路における入力電圧の１周期における平均消費電流は２３．１μＡ、図７に示す回路における入力電圧の１周期における平均消費電流は２２．０μＡであった。

（変形態様）
上記実施形態では、出力回路１３の出力端Ｏｕｔの電圧を帰還抵抗を用いずに反転入力端子４０に帰還させるいわゆるボルテージホロワとして演算増幅回路を構成したが、出力回路１３の出力端Ｏｕｔの電圧を帰還抵抗を用いて反転入力端子４０に帰還させる電圧増幅器として用いる場合でも有効であることはもちろんである。この場合には、コンパレータ１１１、１１２の反転入力端子４１、４２にもこの帰還抵抗を通じて電圧帰還させることが好適であるが、それは必須要件となる。

また、この演算増幅回路の入力電圧は非反転入力端子ではなく、反転入力端子に入力してもよい。

（変形態様）
変形態様を図６に示す。この変形態様は、図１の回路において、一対の入力電圧を逆に入力したものである。ただし、コンパレータ１１２内のトランジスタＭＰ９、ＭＰ１０の導電型、並びに、カレントミラー回路１１３のトランジスタＭＰ７、ＭＰ８の導電型はｎ型とされる。このようにすれば高速動作が期待できるｎ型トランジスタの使用割合を増やすことができる。

その他、コンパレータ１１２、１１３及びカレントミラー回路１１３、１１４は同等機能をもつ回路により置換することができる。

本発明の演算増幅回路の好適な実施形態を示す回路図である。 図１のコンパレータの回路図である。 図１のコンパレータの回路図である。 図１及び図７の演算増幅回路の入出力電圧波形を示す波形図である。 非反転入力電圧を波形を示すタイミングチャートである。 変形態様を示す回路図である。 従来の演算増幅回路を示す回路図である。

符号の説明

Ｃｃ 位相補償用コンデンサ
Ｃｏ 負荷容量
Ｏｕｔ 出力端
１１ 補助回路
１２ 差動増幅器
１３ 出力回路
３０ 非反転入力端子
３１ 非反転入力端子
３２ 非反転入力端子
４０ 反転入力端子
４１ 反転入力端子
４２ 反転入力端子
１１１ コンパレータ
１１２ コンパレータ
１１３ カレントミラー回路
１１４ カレントミラー回路

Claims (4)

1. 反転入力電圧（Ｖｉｎ−）及び非反転入力電圧（Ｖｉｎ＋）が入力される差動増幅器（１２）と、
   前記差動増幅器（１２）の出力電圧波形を改善する補助回路（１１）とを備える演算増幅回路において、
   前記補助回路（１１）は、
   前記反転入力電圧（Ｖｉｎ−）及び非反転入力電圧（Ｖｉｎ＋）が入力されるコンパレータ（１１１又は１１２）を有し、
   前記補助回路（１１）の出力端は、
   前記コンパレータ（１１１又は１１２）の出力電圧に基づいて、前記反転入力電圧（Ｖｉｎ−）と非反転入力電圧（Ｖｉｎ＋）との間の電圧差が所定の小電圧差以下の場合に前記差動増幅器（１２）の出力端（Ｂ）から遮断され、かつ、前記反転入力電圧（Ｖｉｎ−）と非反転入力電圧（Ｖｉｎ＋）との間の電圧差が前記所定の小電圧差を超えて少なくとも一方側へ遷移する場合に前記差動増幅器（１２）の出力端（Ｂ）の電位が遷移する方向へ向けて前記差動増幅器（１２）の出力端（Ｂ）と電流を授受して前記遷移を促進することを特徴とする演算増幅回路。
2. 請求項１記載の演算増幅回路において、
   前記補助回路（１１）は、
   一対のトランジスタ（ＭＮ３又はＭＮ４、又は、ＭＰ９及びＭＰ１０）を有して前記コンパレータ（１１１又は１１２）の出力端により駆動されるカレントミラー回路（１１３又は１１４）を有し、かつ、前記カレントミラー回路（１１３又は１１４）の一対のトランジスタ（ＭＮ３及びＭＮ４、又は、ＭＰ９及びＭＰ１０）のうち前記コンパレータ（１１１又は１１２）の出力端に接続されない方のトランジスタのドレインは前記差動増幅器（１２）の出力端に接続されている演算増幅回路。
3. 請求項２記載の演算増幅回路において、
   コンパレータ（１１１又は１１２）は、
   ソースが互いに接続された第１導電型の一対のトランジスタ（ＭＰ２及びＭＰ３、又は、ＭＮ９及びＭＮ１０）からなり非反転入力端子（３０）及び反転入力端子（４０）を有する差動トランジスタ対と、
   前記一対のトランジスタ（ＭＰ２及びＭＰ３、又は、ＭＮ９及びＭＮ１０）のソースに接続される第１導電型のトランジスタ（ＭＰ１又はＭＮ１１）を有する定電流源と、
   第２導電型の一対のトランジスタ（ＭＮ１及びＭＮ２、又は、ＭＰ７及びＭＰ８）からなり前記差動トランジスタ対の負荷をなすカレントミラー回路と、
   を有し、
   前記カレントミラー回路（１１３又は１１４）の一対のトランジスタ（ＭＮ３及びＭＮ４、又は、ＭＰ９及びＭＰ１０）は、
   前記コンパレータ（１１１又は１１２）の前記差動トランジスタ対と異なる導電型を有する演算増幅回路。
4. 請求項３記載の演算増幅回路において、
   前記補助回路（１１）は、
   第１の前記コンパレータ（１１１）と、
   前記第１のコンパレータ（１１１）と反対導電型のトランジスタにより構成される第２の前記コンパレータ（１１２）と、
   前記第１のコンパレータ（１１１）により駆動されて低電位側電源（ＶＳＳ）に接続される第１の前記カレントミラー回路（１１４）と、
   前記第１のカレントミラー回路（１１３）と反対導電型のトランジスタにより構成されて前記第２のコンパレータ（１１２）により駆動されるとともに高電位側電源（ＶＤＤ）に接続される第２の前記カレントミラー回路（１１３）と、
   を有し、
   前記第１のカレントミラー回路（１１３）の出力端及び前記第２のカレントミラー回路（１１４）の出力端は、前記差動増幅器（１２）の同一の出力端に接続される演算増幅回路。

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