JP2007273893A

JP2007273893A - 回路基板および電子装置、その製造方法

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Publication number: JP2007273893A
Application number: JP2006100597A
Authority: JP
Inventors: Nobuyuki Hayashi; 信幸林; Yoshihiko Imanaka; 佳彦今中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2007-10-18
Anticipated expiration: 2026-03-31
Also published as: US20070230151A1; JP4904891B2; US7468490B2

Abstract

【課題】脂回路基板中に直接にセラミックキャパシタを集積化する。
【解決手段】回路基板は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有し、前記複数の樹脂絶縁膜の一つは、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、前記樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された開口部を含み、前記開口部の底部には、前記第１の導体パターンの表面に接して、セラミック高誘電体膜が形成されており、前記樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記開口部の斜面を覆い、前記セラミック高誘電体膜の表面にコンタクトして形成されている。
【選択図】図４

Description

本発明は一般に電子装置に係り、特にセラミックキャパシタを集積した樹脂回路基板、およびかかる樹脂回路基板を有する電子装置に関する。

一般に電子装置は、ＬＳＩなどの能動素子やキャパシタなどの受動素子を樹脂回路基板上に実装することにより構成される。特に最近の小型化された高性能電子装置では、受動素子、特にセラミックキャパシタを回路基板内に集積化する要求が存在する。

このため、従来セラミックチップキャパシタをビルドアップ回路基板中に形成された凹部に実装する技術などが提案されているが、回路基板の厚さをさらに減少させ、電流路のインダクタンスを減少させ、また電流路からの不要電磁放射を抑制するには、ビルドアップ基板を構成する樹脂層に一体的かつ直接にセラミックキャパシタを形成するのが好ましい。
特開２００３−１３３５０７号公報

図１は、本発明の関連技術による、セラミックキャパシタを集積した樹脂回路基板１１を含む電子装置１０の構成を示す。

図１を参照するに、前記樹脂回路基板１１は、ガラスエポキシなどのコア層１１Ａと、前記コア層１１Ａの上下にそれぞれ形成された樹脂ビルドアップ層１１Ｂ，１１Ｃの積層体よりなり、前記コア層１１Ａの内部にはＣｕ配線パターン１１ａおよびスルービア１１ｔが、また樹脂ビルドアップ層１１Ｂ，１１Ｃの内部および表面には、それぞれＣｕ配線パターン１１ｂおよび１１ｃが形成されており、前記ビルドアップ層１１Ｂ上には、前記ビルドアップ層１１Ｂの表面に形成されたＣｕ配線層１１ｂにコンタクトして、内部にＬＳＩチップを含む半導体素子１３Ａ，１３Ｂがフェースダウン状態で実装されている。また前記ビルドアップ層１１Ｃ上にも、前記ビルドアップ層１１Ｃの表面に形成されたＣｕ配線層１１ｃにコンタクトして、内部にＬＳＩチップを含む半導体素子１３Ｃ，１３Ｄがフェースダウン状態で実装されている。これに対応して、前記ビルドアップ層１１Ｂ，１１Ｃの各々も、複数のビルドアップ層を、それぞれのＣｕ配線パターン１１ｂあるいは１１ｃを挟みながら積層することにより形成されている。

さらに図１の半導体装置１０では、前記ビルドアップ層１１Ｂ上において、前記ビルドアップ層１１Ｂの表面に形成されたＣｕ配線層１１ｂにコンタクトして、セラミックキャパシタ１４Ａがフェースダウン状態で実装されており、同様に、前記ビルドアップ層１１Ｃの表面に形成されたＣｕ配線層１１ｃにコンタクトして、セラミックキャパシタ１４Ｄ，１４Ｅがフェースダウン状態で実装されている。

さらに図１の例では、前記ビルドアップ基板１１Ｂの内部にも、セラミックキャパシタ１４Ｂ，１４Ｃが、前記ビルドアップ基板１１Ｂ内部のＣｕ配線パターンに接続されて形成されている。

ところで一般にセラミックキャパシタは、キャパシタ絶縁膜を形成するのに数百℃から１０００℃、あるいはそれ以上の温度での焼成工程が必要であり、樹脂基板に直接に集積化することはできない。このため、前記セラミックキャパシタ１４Ａ，１４Ｃ，１４Ｄ，１４Ｅは前記回路基板１１上のＣｕ配線パターン１１ｂあるいは１１ｃに外付けされており、また同様にビルドアップ基板１１Ｂ内部のセラミックキャパシタ１４Ｂ，１４Ｃも、実際には、別に形成されたセラミックキャパシタを、ビルドアップ層１１Ｂあるいは１１Ｃを形成する途中で、内部のＣｕ配線パターンに外付けすることにより形成されている。このような外付けのキャパシタでは、先にも述べたように基板上に配線パターンを延在させる必要があり、インダクタンスが増大し、高周波特性が劣化したり、不要電磁放射が増大したりする問題が生じる。

これに対し従来、室温など、低温でセラミック誘電体膜を形成できる技術としてエアロゾルデポジション法が提案されている。

エアロゾルデポジション法では、１μｍ以下、好ましくは０．５μｍ以下の粒径のセラミック超微粒子によりエアロゾルを形成し、これを真空処理室中において高速で基板に衝突させ、セラミック微粒子を衝撃固化させ、室温など、低温でセラミック誘電体膜を形成する技術である。

また、スパッタなどの低温プロセスでセラミック膜を形成する技術も知られている。

そこで、本発明は、このような低温プロセスにより、セラミックキャパシタを、樹脂多層回路基板中に直接に集積し、キャパシタへ配線の配線長を最小化した電子装置を提供する。

一の側面によれば本発明は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板であって、前記複数の樹脂絶縁膜の一つは、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、前記樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された開口部を含み、前記開口部の底部には、前記第１の導体パターンの表面に接して、セラミック高誘電体膜が形成されており、前記樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記開口部の斜面を覆い、前記セラミック高誘電体膜の表面にコンタクトして形成されていることを特徴とする回路基板、およびかかる回路基板を使った電子装置を提供する。

他の側面によれば本発明は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板であって、前記複数の樹脂絶縁膜の一つを構成する第１の樹脂絶縁膜は、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、前記第１の樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された第１の開口部を含み、前記第１の樹脂絶縁膜上には、前記第１の開口部の底部において前記第１の導体パターンの表面に接し、前記斜面形状に整合する形状を有し、前記第１の開口部に対応した凹面を形成する下部電極パターンが形成され、前記第１の樹脂絶縁膜上には、前記下部電極パターンを覆うように、前記複数の樹脂絶縁膜の一つを構成する第２の樹脂絶縁膜が形成され、前記第２の樹脂絶縁膜には、前記第１の開口部に対応して形成され前記下部電極パターンを露出する第２の開口部が形成され、前記第２の開口部においては、前記下部電極パターンが形成する前記凹面に、前記凹面の形状に整合して、前記凹面の形状に対応する凹面を有するセラミック高誘電体膜が形成され、さらに前記第２の樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記第２の開口部において、前記セラミック高誘電体膜の表面にコンタクトして形成されていることを特徴とする回路基板、およびかかる回路基板を使った電子装置を提供する。

さらに他の側面によれば本発明は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板の製造方法であって、前記複数の樹脂絶縁膜の一つは、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、前記絶縁膜中に、前記第１の導体パターンが露出されるように、開口部をレーザ加工により形成する工程と、前記開口部の底に、前記第１の導体パターンに接して、セラミック高誘電体膜を、エアロゾルデポジション法により、選択的に形成する工程と、前記絶縁膜上に、第２の導電パターンを、前記開口部の底において前記高誘電体セラミック膜に接するように形成する工程と、を含むことを特徴とする回路基板の製造方法を提供する。

さらに他の側面によれば本発明は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板の製造方法であって、前記複数の樹脂絶縁膜の一つを構成する第１の絶縁膜を、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成する工程と、前記第１の絶縁膜に、前記第１の導体パターンを露出する第１の開口部を、レーザ加工により形成する工程と、前記第１の絶縁膜上に、前記第１の開口部の側壁面を覆い、前記開口部の底において前記第１の導体パターンと接するように、下部電極パターンを形成する工程と、前記第１の絶縁膜上に、前記下部電極パターンを覆うように、前記複数の樹脂絶縁膜の一つを構成する第２の絶縁膜を形成する工程と、前記第２の絶縁膜中に、前記第１の開口部に対応して、前記下部電極パターンを露出する第２の開口部を、レーザ加工により形成する工程と、前記露出された下部電極パターン上に、セラミック高誘電体膜を、エアロゾルデポジション法により、選択的に形成する工程と、前記第２の絶縁膜上に、前記第２の開口部において前記セラミック高誘電体膜を覆うように、上部電極パターンを形成する工程と、よりなることを特徴とする回路基板の製造方法を提供する。

本発明によれば、エアロゾルデポジション法を使うことにより、樹脂基板内部に、セラミック高誘電体膜を有するキャパシタを、直接に集積化することが可能となり、キャパシタ配線の短縮によるインダクタンスの低減により、かかる回路基板を使った電子装置の高周波特性が向上する。また、キャパシタ配線の短縮により、不要電磁放射を抑制することが可能となる。

図２は、本発明で使われるエアロゾルデポジション装置２０の構成を示す。

図２を参照するに、エアロゾルデポジション装置２０はメカニカルブースタポンプ２２および真空ポンプ２２Ａにより真空排気される処理容器２１を備えており、前記処理容器２１中には、ステージ２１Ａ上に被処理基板Ｗが、Ｘ−Ｙステージ駆動機構２１ａおよびＺステージ駆動機構２１ｂによりＸ−Ｙ−Ｚ―θ方向に駆動自在に保持される。

前記処理容器２１中には、前記ステージ２１Ａ上の被処理基板Ｗに対向してノズル２１Ｂが設けられており、前記ノズル２１Ｂはセラミック材料のエアロゾルをキャリアガスとともに供給され、これを前記被処理基板Ｗの表面に、ジェット２１ｃとして吹き付ける。

このようにして吹き付けられたエアロゾルを構成するセラミック粒子は先にも述べたように好ましくは０．５μｍ以下の粒径を有しており、前記被処理基板Ｗの表面で衝撃固化し、セラミック膜を形成する。

前記ノズル２１Ｂに前記エアロゾルを供給するため、図２のエアロゾルデポジション装置２０は粒径が好ましくは０．５μｍ以下のセラミック粉末原料を保持した原料容器２３が設けられており、前記原料容器２３には不活性ガスや高純度酸素などのキャリアガスが、高圧ガス源２４から、質量流量コントローラ２４Ａを介して供給される。また前記原料容器２３は、エアロゾルの発生を促進するため、振動台２３Ａ上に保持されている。前記原料容器２３は、前記メカニカルブースタポンプ２２および真空ポンプ２２Ａにより、成膜工程に先立って減圧状態に維持され、セラミック粉末原料の水分が除去される。

［第１の実施形態］
図３は、本発明の第１の実施形態による電子装置４０の構成を示す。

図３を参照するに、前記電子装置４０は回路基板４１上に形成されており、前記回路基板４１と、前記回路基板上に実装された半導体素子４３Ａ，４３Ｂ，４３Ｃ，４３Ｄを含んでいる。

前記回路基板４１Ａは、ガラスエポキシなどのコア層４１Ａと、前記コア層４１Ａの表面に形成されたビルドアップ樹脂絶縁層４１Ｂと、前記コア層４１Ｂの裏面に形成されたビルドアップ樹脂絶縁層４１Ｃとよりなり、前記コア層４１Ａ中には、配線層４１ａが形成されている。また前記コア層４１Ａ中には、スルービア４１ｔが形成されている。さらに前記ビルドアップ樹脂絶縁層４１Ｂの下面および上面には、Ｃｕ配線パターン４１ｂが形成されており、同様に前記ビルドアップ樹脂絶縁膜４１Ｃの下面および上面には、Ｃｕ配線パターン４１ｃが形成されている。

さらに前記ビルドアップ樹脂絶縁膜４１Ｂ上には、表面に露出されたＣｕ配線パターン４１ｂにコンタクトして、半導体素子４３Ａ，４３Ｂが実装されており、また前記ビルドアップ絶縁膜４１Ｃ上には、表面に露出されたＣｕ配線パターン４１ｃにコンタクトして、半導体素子４３Ｃ，４３Ｄが実装されている。

さらに前記ビルドアップ樹脂絶縁層４１Ｂ上には、セラミック高誘電体をキャパシタ絶縁膜としたキャパシタＣ1〜Ｃ3が形成されており、また前記ビルドアップ樹脂基板４１Ｃ上には、同様なセラミック高誘電体をキャパシタ絶縁膜としたキャパシタＣ4〜Ｃ6が形成されている。

図４は、前記キャパシタＣ1の構成を詳細に示す。なお、前記キャパシタＣ2〜Ｃ6も同様な構成を有しており、説明を省略する。

図４を参照するに、キャパシタＣ1は前記ビルドアップ樹脂絶縁層４１Ｂの内部に集積化して形成されており、前記層４１Ｂの下面において前記Ｃｕ配線パターン４１ｂを構成するＣｕ下側電極５１と、前記ビルドアップ樹脂絶縁層４１Ｂ中に前記Ｃｕ下側電極５１を露出するように形成された開口部４１ｄと、前記開口部４１ｄの底部において、前記露出された下部電極５１上に形成された、典型的にはＢａＴｉＯ₃やＭｇＯ，Ａｌ₂Ｏ₃などのセラミック高誘電体膜５２を含んでいる。

前記開口部４１ｄは、前記ビルドアップ樹脂層４１Ｂにレーザ加工により、０．０２ｍｍ〜０．２ｍｍ程度の径で形成され、前記ビルドアップ樹脂層４１Ｂの下部から上部に向かって開口部径が連続的に広がる形状の斜面により画成されている。

前記セラミック高誘電体膜５２は前記下部電極５１および前記斜面４１ｄに接して形成されており、前記セラミック高誘電体膜５２上には、前記ビルドアップ樹脂層４１Ｂ上に前記斜面４１ｄの露出部を覆うように形成された上部電極５３が、前記セラミック高誘電体膜５２に接するように形成されている。ここで前記上部電極５３は、前記ビルドアップ樹脂層４１Ｂ上に形成されたＣｕ配線パターン４１ｂの一部を構成する。

図４の構成では、セラミック高誘電体膜５２がビルドアップ樹脂層４１Ｂに直接に接して形成されているが、このような構造を実現するためには、前記セラミック高誘電体膜５２を、ビルドアップ樹脂層４１Ｂの耐熱温度以下の低温で形成できる必要がある。

このため、本発明では前記セラミック高誘電体膜５２を、図２に示したエアロゾルデポジション装置を使って形成している。

より具体的には、前記原料容器２３中に、ＢａＴｉＯ₃やＭｇＯ，Ａｌ₂Ｏ₃などの高誘電体セラミックの、平均粒径が好ましくは０．５μｍ以下の粉末を導入し、はじめに前記ポンプ２２，２２Ａにより真空脱気して水分を除去した後、前記原料容器２３に前記高圧ガス源２４から例えば２ｋｇ／ｃｍ²の酸素ガスあるいはＡｒ、Ｈｅ，Ｎｅ，Ｘｅ，Ｋｒ，窒素などの不活性キャリアガスを、前記ＭＦＣ２４Ａを介して供給する。

このようにして供給されたキャリアガスは前記原料容器２３中において、前記原料容器２３中に保持されているセラミック粉末のエアロゾルを形成し、これを前記ノズル２１Ｂに圧送する。前記ノズル２１Ｂに圧送されたエアロゾルは、ジェット２１ｃとなって被処理基板に、５０ｍ／ｓ〜１０００ｍ／ｓの高速で吹き付けられ、前記露出した下部電極５１に衝突したエアロゾル粒子は衝撃・固化し、前記下部電極５１上に前記セラミック高誘電体膜５２が形成される。一方、前記ビルドアップ樹脂膜４１Ｂに衝突したエアロゾル微粒子は衝撃固化することがなく、反射される。このため、前記セラミック高誘電体膜５２は、前記下部電極５１の露出部に選択的に形成される。

再び図３を参照するに、このようにエアロゾルデポジション法を使うことにより、キャパシタＣ1〜Ｃ6を前記回路基板４１上の半導体素子４３Ａ〜４３Ｄの直近に、直接に集積化することが可能となる。

なお、前記半導体素子４３Ａ〜４３Ｄは、ＬＳＩチップであってもよいし、ＬＳＩチップが実装されたパッケージ基板あるいはモジュール基板であってもよい。特に前記半導体素子４３Ａ〜４３ＤがＬＳＩチップである場合、前記キャパシタＣ1〜Ｃ5は、ＬＳＩチップの直近に形成され、これにより、キャパシタ配線を別に設けた場合に生じるインダクタンスの増加や不要電磁放射の増大を抑制することができる。

次に、前記図３の回路基板４１の製造工程を、図５（Ａ）〜（Ｈ）を参照しながら説明する。

図５（Ａ）を参照するに、最初にガラスエポキシなどの多層基板により、Ｃｕ配線パターン４１ａあるいはスルービア４１ｔを有するコア材４１Ａを形成し、図５（Ｂ）の工程において、前記コア材４１Ａの上面および下面に、ビルドアップ樹脂層４１Ｂ，４１Ｃをそれぞれ形成する。

次に図５（Ｃ）の工程において、前記ビルドアップ樹脂層４１Ｂ，４１Ｃ上のキャパシタＣ1〜Ｃ6の形成予定領域に、例えばＣＯ₂レーザを使ったレーザ加工により、Ｃｕ配線パターン４１ｂあるいは４１ｃを、前記下部電極５１として露出するように、開口部ｃ1〜ｃ6が形成される。

次に図５（Ｄ）の工程において、前記図２のエアロゾルデポジション装置２１Ｂを使い、前記開口部ｃ1〜ｃ6で露出された下部電極５１上に、前記ＢａＴｉＯ₃やＭｇＯ，Ａｌ₂Ｏ₃などの高誘電体セラミック膜５２を選択的に形成する。先にも述べたように、前記セラミック高誘電体膜５２は、エアロゾルデポジション法を使った場合、露出された下部電極５１上に選択的に堆積し、特別なレジスト工程あるいはパターニング工程は不要である。

次に図５（Ｅ）の工程において、前記図５（D）のビルドアップ絶縁膜４１Ｂおよび４１Ｃの表面に粗面か処理を行い、さらに前記ビルドアップ絶縁膜４１Ｂおよび４１Ｃ上に、前記開口部ｃ１〜ｃ６およびかかる開口部に形成されたセラミック高誘電体膜５２を含むように、約３μｍの厚さの薄いＣｕシード層４１１Ｂおよび４１１Ｃを無電解メッキ法により形成する。

さらに図５（Ｆ）の工程において、前記Ｃｕシード層４１１Ｂおよび４１１Ｃ上に、前記Ｃｕ配線パターン４１ｂ、４１ｃの形成領域に対応した開口部を有するメッキレジストパターン４１２Ｂおよび４１２Ｃを形成し、さらに前記メッキレジストパターン４１２Ｂおよび４１２ＣをマスクにＣｕの電解メッキを行い、前記ビルドアップ絶縁膜４１Ｂ上に最上部のＣｕ配線パターン４１ｂが、また前記ビルドアップ絶縁膜４１Ｃ上に最上部のＣｕ配線パターン４１ｃが形成される。その際、前記Ｃｕ配線パターン４１ｂの一部は、前記ビルドアップ絶縁膜４１Ｂ中に形成されたキャパシタＣ1〜Ｃ6の上部電極５３を形成する。

さらに図５（Ｇ）の工程で前記メッキレジストパターン４１１Ｂ，４１２Ｂを除去した後、図５（Ｈ）の工程において前記ビルドアップ絶縁膜４１Ｂ上においては、前記最上層のＣｕ配線パターン４１ｂ上に半導体チップ４３Ａ，４３Ｂが、また前記ビルドアップ絶縁膜４１Ｃ上においては、前記最上層のＣｕ配線パターン４１ｃ上に半導体チップ４３Ｃ，４３Ｄが実装される。

［第２の実施形態］
図６は、本発明の第２の実施形態による電子装置６０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図６を参照するに、前記電子装置６０は回路基板６１上に形成されており、前記回路基板６１と、前記回路基板６１上に実装された半導体素子４３Ａ，４３Ｂ，４３Ｃ，４３Ｄを含んでいる。

前記回路基板６１は、コア層４１Ａと、前記コア層４１Ａの上側面に形成された樹脂ビルドアップ層４１Ｂおよび前記コア層４１Ａの下側面に形成された樹脂ビルドアップ層４１Ｃ、さらに前記樹脂ビルドアップ層４１Ｂ上に形成された樹脂ビルドアップ層６１Ｂ，前記樹脂ビルドアップ層４１Ｃ上に形成された樹脂ビルドアップ層６１Ｃを含み、前記コア層４１Ａ中にはＣｕ配線パターン４１ａおよびスルービア４１ｔが、前記樹脂ビルドアップ層４１Ｂの上面および下面にはＣｕ配線パターン４１ｂが、前記樹脂ビルドアップ層４１Ｃの上面および下面にはＣｕ配線パターン４１ｃが、前記樹脂ビルドアップ層６１Ｂの上面にはＣｕ配線パターン６１ｂが、さらに前記樹脂ビルドアップ層６１Ｃの上面（すなわち回路基板６１の下面）には、Ｃｕ配線パターン６１ｃが形成されている。また、前記半導体素子４３Ａ，４３Ｂは、前記樹脂ビルドアップ層６１Ｂ上にＣｕ配線パターン６１ｂに、フェースダウン状態で実装されており、前記半導体素子４３Ｃ，４３Ｄは、前記樹脂ビルドアップ層６１Ｃ上のＣｕ配線パターン６１ｃに、フェースダウン状態で実装されている。

本実施形態では、前記キャパシタＣ1〜Ｃ３の代わりに、キャパシタＤ1〜Ｄ3が前記樹脂ビルドアップ層６１Ｂ中に、前記樹脂ビルドアップ層４１Ｂ上面のＣｕ配線パターン４１ｂと前記樹脂ビルドアップ層６１Ｂ上面のＣｕ配線パターン６１ｂに挟持されて形成されており、同様に前記キャパシタＣ4〜Ｃ6の代わりに、キャパシタＤ4〜Ｄ6が前記樹脂ビルドアップ層６１Ｃ中に、前記樹脂ビルドアップ層４１Ｃ上面のＣｕ配線パターン４１ｂと前記樹脂ビルドアップ層６１Ｃ上面のＣｕ配線パターン６１ｃに挟持されて形成されている。

図７は、前記キャパシタＤ１の構成を示す。なおキャパシタＤ２〜Ｄ６も同様な構成を有しており、説明は省略する。

図７を参照するに、前記樹脂ビルドアップ層４１Ｂ中には、先の実施形態と同様な、斜面４１ｄで画成された開口部がレーザ加工により、下部のＣｕ配線パターン４１ｂを露出するように形成されているが、本実施形態では、かかる開口部に、前記斜面４１ｄの全体および前記樹脂ビルドアップ層４１Ｂの上面の一部をも覆うように、下部電極７１が、前記樹脂ビルドアップ層４１Ｂ上面に形成されたＣｕ配線パターン４１ｂの一部として形成されており、前記下部電極７１上にＢａＴｉＯ₃やＭｇＯ，Ａｌ₂Ｏ₃などのセラミック高誘電体膜７２が、キャパシタ絶縁膜として、先に説明したエアロゾルデポジション法により形成されている。

その際、前記下部電極７１は、前記斜面４１ｄに整合した凹面形状を形成し、その上に形成される前記セラミック高誘電体膜７１も、対応した凹面形状を有する。

さらに前記樹脂ビルドアップ層４１Ｂ上に前記樹脂ビルドアップ層６１Ｂが、前記下部電極７１およびセラミック高誘電体膜７２を覆うように形成され、前記樹脂ビルドアップ層６１Ｂに、前記セラミック高誘電体膜７２を露出する開口部が形成される。かかる開口部は、前記樹脂ビルドアップ層４１Ｂ中に形成された開口部同様、レーザ加工により形成され、斜面６１ｄにより画成されている。

さらに前記樹脂ビルドアップ層６１Ｂ上に前記斜面６１ｄおよび前記高誘電体膜７２を覆うように、上部電極７３が、前記Ｃｕ配線パターン６１ｂの一部として形成される。前記上部電極７３の上面は、前記樹脂ビルドアップ層６１Ｂ中の斜面形状６１ｄおよび前記セラミック高誘電体膜７２の凹面形状に整合して、凹面形状を示す。

再び図６を参照するに、このようにエアロゾルデポジション法を使うことにより、キャパシタＤ1〜Ｄ6を前記回路基板６１上の半導体素子４３Ａ〜４３Ｄの直近に、直接に集積化することが可能となる。

先の実施形態と同様に、前記半導体素子４３Ａ〜４３Ｄは、ＬＳＩチップであってもよいし、ＬＳＩチップが実装されたパッケージ基板あるいはモジュール基板であってもよい。特に前記半導体素子４３Ａ〜４３ＤがＬＳＩチップである場合、前記キャパシタＤ1〜Ｄ5は、ＬＳＩチップの直近に形成され、これにより、キャパシタ配線を別に設けた場合に生じるインダクタンスの増加や不要電磁放射の増大を抑制することができる。

次に、図８（Ａ）〜（Ｌ）を参照しながら、図６の電子装置の製造工程を説明する。

図８（Ａ）〜（Ｃ）は、図５（Ａ）〜（Ｃ）の工程と同一であり、前記樹脂ビルドアップ層４１Ｂ，４１Ｃに、キャパシタ形成予定領域に対応して開口部ｃ１〜ｃ６が、レーザ加工により形成される。

本実施形態では、図８（Ｄ）の工程において、先の図５（Ｄ）の工程とは異なり、前記樹脂ビルドアップ層４１Ｂ，４１Ｃ上に、無電解メッキ法によりＣｕシード層４１１Ｂ，４１１Ｃを、前記開口部ｃ１〜ｃ６を含むように形成し、さらに図８（Ｅ）の工程において、前記Ｃｕシード層４１１Ｂ，４１１Ｃ上に、メッキレジストパターン４１２Ｂ，４１２Ｃをマスクに、図８の下部電極７１を、Ｃｕの電解メッキにより形成する。

次に図８（Ｆ）の工程において前記メッキレジストパターン４１２Ｂ，４１２Ｃを除去し、図８（Ｇ）の工程において、前記樹脂ビルドアップ層４１Ｂ上に樹脂ビルドアップ層６１Ｂを、樹脂ビルドアップ層４１Ｃ上に樹脂ビルドアップ層６１Ｃを形成する。

さらに図８（Ｈ）の工程において、前記樹脂ビルドアップ層６１Ｂ，６１Ｃ中にレーザ加工により、前記下部電極７１を露出する開口部を前記キャパシタＤ１〜Ｄ６の形成予定領域において形成し、さらにレジストパターン６１Ｒをマスクに、前記露出された下部電極７１上にセラミック高誘電体膜７２を、エアロゾルデポジション法により形成する。なお図８（Ｈ）において、レジストパターン６１Ｒは、先の図５（Ｄ）の工程にように省略することもできる。

次に図８（Ｉ）の工程において前記レジストパターン６１Ｒを除去し、前記無電解メッキ法により、前記樹脂ビルドアップ層６１Ｂ，６１Ｃ上に、Ｃｕシード層６１１Ｂ，６１１Ｃをそれぞれ形成する。

さらに図８（Ｊ）の工程において、前記Ｃｕシード層６１１Ｂ，６１１Ｃ上に、メッキレジストパターン６１２Ｂ，６１２Ｃをマスクに、Ｃｕ層を電解メッキ法により形成し、前記上部電極７３およびＣｕ配線パターン６１ｂ，６１ｃを形成する。これにより、前記キャパシタＤ1〜Ｄ6が、前記樹脂ビルドアップ層６１Ｂ，６１Ｃ中に形成される。

次に図８（Ｋ）の工程で前記メッキレジストパターン６１２Ｂ，６１２Ｃを除去し、図８（Ｌ）の工程において、半導体素子４３Ａ〜４３Ｄを実装し、電子装置６０が完成する。

なお以上の実施形態では、セラミック高誘電体膜５２，７２の形成をエアロゾルデポジション法で行う場合を説明したが、本発明はエアロゾルデポジション法に限定されるものではなく、他の低温成膜プロセス、例えばスパッタ法によりこれらのセラミック高誘電体膜を形成してもよい。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

本発明の関連技術による回路基板および電子装置を示す図である。本発明で使われるエアロゾルデポジション装置の構成を示す図である。本発明の第1の実施形態による回路基板および電子装置を示す図である。図３の回路基板中に形成されるキャパシタを拡大して示す図である。（Ａ）〜（Ｈ）は、図３の回路基板および電子装置の製造工程を示す図である。本発明の第2の実施形態による回路基板および電子装置を示す図である。図７の回路基板中に形成されるキャパシタを拡大して示す図である。（Ａ）〜（Ｌ）は、図７の回路基板および電子装置の製造工程を示す図である。

符号の説明

２０エアロゾルデポジション装置
２１処理容器
２１Ａステージ
２１Ｂノズル
２１ａ，２１ｂステージ駆動機構
２２，２２Ａ真空ポンプ
２３原料容器
２３Ａ振動台
２４高圧ガス源
４０，６０電子装置
４１回路基板
４１Ａコア
４１Ｂ，４１Ｃ，４１ＢＢ，６１Ｂ，６１Ｃ樹脂ビルドアップ層
４１ａ，４１ｂ，４１ｃ，６１ｂ，６１ｃＣｕ配線パターン
４１ｄ，６１ｄ斜面
４１ｔスルービア
４３Ａ〜４３Ｄ半導体素子
５１，７１下部電極
５２，７２セラミック公有で体膜
５３，７３上部電極
４１１Ｂ，４１１Ｃ無電解メッキ膜
４１２Ｂ，４１２Ｃメッキレジストパターン
ｃ1〜ｃ6 開口部
Ｃ1〜Ｃ6，Ｄ1〜Ｄ6 キャパシタ

Claims

複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板であって、
前記複数の樹脂絶縁膜の一つは、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、
前記樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された開口部を含み、
前記開口部の底部には、前記第１の導体パターンの表面に接して、セラミック高誘電体膜が形成されており、
前記樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記開口部の斜面を覆い、前記セラミック高誘電体膜の表面にコンタクトして形成されていることを特徴とする回路基板。
前記第２の導体パターンは、前記回路基板の表面に形成されており、前記第２の導体パターンには、半導体素子のバンプ電極が接合されることを特徴とする請求項１記載の回路基板。
回路基板と、
前記回路基板上に実装された半導体素子と、
よりなる電子装置であって、
前記回路基板は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有し、
前記複数の樹脂絶縁膜の一つは、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、
前記樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された開口部を含み、
前記開口部の底部には、前記第１の導体パターンの表面に接して、セラミック高誘電体膜が形成されており、
前記樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記開口部の斜面を覆い、前記セラミック高誘電体膜の表面にコンタクトして形成されていることを特徴とする電子装置。
複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板であって、
前記複数の樹脂絶縁膜の一つを構成する第１の樹脂絶縁膜は、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、
前記第１の樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された第１の開口部を含み、
前記第１の樹脂絶縁膜上には、前記第１の開口部の底部において前記第１の導体パターンの表面に接し、前記斜面形状に整合する形状を有し、前記第１の開口部に対応した凹面を形成する下部電極パターンが形成され、
前記第１の樹脂絶縁膜上には、前記下部電極パターンを覆うように、前記複数の樹脂絶縁膜の一つを構成する第２の樹脂絶縁膜が形成され、
前記第２の樹脂絶縁膜には、前記第１の開口部に対応して形成され前記下部電極パターンを露出する第２の開口部が形成され、
前記第２の開口部においては、前記下部電極パターンが形成する前記凹面に、前記凹面の形状に整合して、前記凹面の形状に対応する凹面を有するセラミック高誘電体膜が形成され、
さらに前記第２の樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記第２の開口部において、前記セラミック高誘電体膜の表面にコンタクトして形成されていることを特徴とする回路基板。
前記第２の導体パターンは、前記回路基板の表面に形成されており、前記第２の導体パターンには、半導体素子のバンプ電極が接合されることを特徴とする請求項４記載の回路基板。
回路基板と、
前記回路基板上に実装された半導体素子と、
よりなる電子装置であって、
前記回路基板は、複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有し、
前記複数の樹脂絶縁膜の一つを構成する第１の樹脂絶縁膜は、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、
前記第１の樹脂絶縁膜は、前記下主面において前記第１の導体パターンを露出する、斜面で画成された第１の開口部を含み、
前記第１の樹脂絶縁膜上には、前記第１の開口部の底部において前記第１の導体パターンの表面に接し、前記斜面形状に整合する形状を有し、前記第１の開口部に対応した凹面を形成する下部電極パターンが形成され、
前記第１の樹脂絶縁膜上には、前記下部電極パターンを覆うように、前記複数の樹脂絶縁膜の一つを構成する第２の樹脂絶縁膜が形成され、
前記第２の樹脂絶縁膜には、前記第１の開口部に対応して形成され前記下部電極パターンを露出する第２の開口部が形成され、
前記第２の開口部においては、前記下部電極パターンが形成する前記凹面に、前記凹面の形状に整合して、前記凹面の形状に対応する凹面を有するセラミック高誘電体膜が形成され、
さらに前記第２の樹脂絶縁膜上には、前記複数の配線層の一つを構成する第２の導体パターンが、前記第２の開口部において、前記セラミック高誘電体膜の表面にコンタクトして形成されていることを特徴とする電子装置。
複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板の製造方法であって、
前記複数の樹脂絶縁膜の一つは、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成されており、
前記絶縁膜中に、前記第１の導体パターンが露出されるように、開口部をレーザ加工により形成する工程と、
前記開口部の底に、前記第１の導体パターンに接して、セラミック高誘電体膜を、エアロゾルデポジション法により、選択的に形成する工程と、
前記絶縁膜上に、第２の導電パターンを、前記開口部の底において前記高誘電体セラミック膜に接するように形成する工程と、
を含むことを特徴とする回路基板の製造方法。
複数の樹脂絶縁膜の積層よりなり、表面および内部に複数の配線層を有する回路基板の製造方法であって、
前記複数の樹脂絶縁膜の一つを構成する第１の絶縁膜を、前記複数の配線層の一つを構成する第１の導体パターン上に、前記絶縁膜の下主面が前記第１の導体パターンの表面に接するように形成する工程と、
前記第１の絶縁膜に、前記第１の導体パターンを露出する第１の開口部を、レーザ加工により形成する工程と、
前記第１の絶縁膜上に、前記第１の開口部の側壁面を覆い、前記開口部の底において前記第１の導体パターンと接するように、下部電極パターンを形成する工程と、
前記第１の絶縁膜上に、前記下部電極パターンを覆うように、前記複数の樹脂絶縁膜の一つを構成する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜中に、前記第１の開口部に対応して、前記下部電極パターンを露出する第２の開口部を、レーザ加工により形成する工程と、
前記露出された下部電極パターン上に、セラミック高誘電体膜を、エアロゾルデポジション法により、選択的に形成する工程と、
前記第２の絶縁膜上に、前記第２の開口部において前記セラミック高誘電体膜を覆うように、上部電極パターンを形成する工程と、
よりなることを特徴とする回路基板の製造方法。