JP2007259112A - High-frequency switching circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は高周波スイッチ回路に関するものであり、高入力電力特性を持つスイッチ回路を実現するものである。 The present invention relates to a high-frequency switch circuit, and realizes a switch circuit having high input power characteristics.
近年、移動体通信機器の高性能化に伴い、端末機に用いられる高周波半導体装置の小型化および高性能化が強く求められている。また、特に、アンテナ切り替えを行う高周波スイッチ回路には、低挿入損失化、低歪化および高入力電力化を同時に達成することが要求されている。そこで、多段接続された電界効果トランジスタ（Field Effect Transistor ：以下、ＦＥＴという）を用いて、高周波スイッチ回路を構成する方法が提案されている。 In recent years, with the improvement in performance of mobile communication devices, there is a strong demand for miniaturization and high performance of high-frequency semiconductor devices used in terminals. In particular, high-frequency switch circuits that perform antenna switching are required to simultaneously achieve low insertion loss, low distortion, and high input power. In view of this, there has been proposed a method of constructing a high-frequency switch circuit using field effect transistors (hereinafter referred to as FETs) connected in multiple stages.
図８は、特許文献１に記載された、従来の高周波スイッチ回路を示す図である。図８に示す高周波スイッチ回路は、入出力端子１０，２０，３０（各々、アンテナ、受信機、送信機が接続される）と、受信用シャントＦＥＴ１、受信用トランスファーＦＥＴ２、送信用トランスファーＦＥＴ３、送信用シャントＦＥＴ４ならびに第１および第２の制御端子ＶＣ１、ＶＣ２を備えている。
FIG. 8 is a diagram showing a conventional high-frequency switch circuit described in
まず、信号受信時には、第１の制御端子ＶＣ１にはＨｉｇｈの電圧が、第２の制御端子ＶＣ２にはＬｏｗの電圧が印加される。これにより、ＦＥＴ２、４はオン状態、ＦＥＴ１，３はオフ状態になるので、受信機とアンテナが短絡状態となる。したがって、アンテナから入力された受信信号は、受信機から出力される。
First, at the time of signal reception, a high voltage is applied to the first control terminal VC1, and a low voltage is applied to the second control terminal VC2. As a result, the FETs 2 and 4 are turned on and the
また、信号送信時には、第１の制御端子ＶＣ１にはＬｏｗの電圧が、第２の制御端子ＶＣ２にはＨｉｇｈの電圧が印加される。これにより、ＦＥＴ２、４はオフ状態、ＦＥＴ１、３はオン状態になるので、送信機とアンテナが短絡状態となる。したがって、送信機から入力された送信信号は、アンテナから出力される。
At the time of signal transmission, a low voltage is applied to the first control terminal VC1, and a high voltage is applied to the second control terminal VC2. As a result, the FETs 2 and 4 are turned off and the
また、近年、より小型で低損失の高周波スイッチを得るために、ソース電極とドレイン電極との間に複数のゲート電極を配設したマルチゲート電界効果トランジスタが使用されている（例えば、特許文献２参照）。マルチゲート電界効果トランジスタは、全体として３端子の一つのＦＥＴであるが、実質的（等価回路的）には、複数の電界効果トランジスタを多段接続した構造を有している。 In recent years, a multi-gate field effect transistor in which a plurality of gate electrodes are disposed between a source electrode and a drain electrode has been used in order to obtain a smaller, low-loss high-frequency switch (for example, Patent Document 2). reference). The multi-gate field effect transistor is a single three-terminal FET as a whole, but substantially (equivalent circuit-like) has a structure in which a plurality of field effect transistors are connected in multiple stages.
高周波スイッチの構成要素として多段接続されたＦＥＴを使用した場合、信号送信時にアンテナから入力された信号電圧はそれぞれのＦＥＴで分圧される。したがって、大信号が入力されたときでも、ＦＥＴはオフ状態を維持しやすく、その結果、ＦＥＴ１段の場合に比べて優れた歪特性や高い入力飽和電圧を得ることができる。多段接続のＦＥＴとしては、従来、しきい値、ゲート長、ゲート幅などの諸条件が同一のものが使用されている。
高周波スイッチ回路では、ＦＥＴの段数を増やすと歪特性が良化し、入力電力も増加させることができるが、逆に、挿入損失の悪化、チップ面積が増加するという問題が生じる。すなわち、両者はトレードオフの関係にあり、大電力の入力を可能とすることと、ＦＥＴの段数の増大を抑えて高調波歪や挿入損失の劣化を抑止すること、の両立は困難である。 In a high-frequency switch circuit, increasing the number of FET stages improves the distortion characteristics and increases the input power, but conversely causes problems such as an increase in insertion loss and an increase in chip area. That is, both are in a trade-off relationship, and it is difficult to achieve both high-power input and suppression of increase in the number of FET stages to suppress degradation of harmonic distortion and insertion loss.
本発明はこのような考察に基づいてなされたものであり、高調波歪、挿入損失を劣化させることなく、入力電力を増大させることを可能とすることを目的とする。 The present invention has been made based on such considerations, and an object of the present invention is to make it possible to increase input power without deteriorating harmonic distortion and insertion loss.
本発明は、高周波信号を入出力する複数の入出力端子と、それらの入出力端子の一つと接地端子との間、あるいは、２つの前記入出力端子間に設けられた基本スイッチ部と、この基本スイッチ部のオン／オフを制御するための制御電圧が入力される制御端子と、を有し、前記基本スイッチ部は、多段接続の電界効果トランジスタを含んで構成された、複数のゲート電極を備える構造をもつスイッチ回路により構成されると共に、そのスイッチ回路においては、前記複数の入出力端子のうちの一つの入出力端子に近いゲート電極を構成要素とする電界効果トランジスタのゲート幅を、その入出力端子から、より遠い位置にあるいずれかのゲート電極を構成要素とする電界効果トランジスタのゲート幅よりも大きくしたことを特徴とするものである。 The present invention includes a plurality of input / output terminals for inputting and outputting a high-frequency signal, a basic switch unit provided between one of the input / output terminals and a ground terminal, or between the two input / output terminals, And a control terminal to which a control voltage for controlling on / off of the basic switch unit is input. The basic switch unit includes a plurality of gate electrodes each including a multi-stage field effect transistor. A switch circuit having a structure having a gate width of a field effect transistor having a gate electrode close to one of the plurality of input / output terminals as a constituent element. The gate width of the field effect transistor having any one of the gate electrodes located farther from the input / output terminal as a constituent element is larger. .
基本スイッチ部を構成するスイッチ回路がオフしているときに入出力端子に信号電力が印加される場合、その信号電力は、そのオフしているスイッチ回路を構成する多段接続のＦＥＴの浮遊容量（ソース・ドレイン間の容量、ソース・ゲート間の容量、ドレイン・ゲート間の容量）によって分圧されることから、各ＦＥＴのゲート・ソース間にかかる電圧が、入出力端子側に向かって徐々に大きくなる現象が生じる。そこで、多段接続のＦＥＴのサイズを意図的に不均一化し、現実のゲート・ソース間電圧に見合ったゲート幅を設定する、というトランジスタサイズの設計を実施することによって、最も少ない段数のＦＥＴにより所望の入力電力に耐え得る、効率的なスイッチ回路を実現することができる。ＦＥＴの段数を最小限に抑えることができるため、高調波歪、挿入損失を従来レベルに保ちつつ、入力電力を増大させることが可能となる。多段接続のＦＥＴは、個別のＦＥＴを複数個用意して直列に接続して実現でき、あるいは、マルチゲートＦＥＴを利用して実現することもできる。また、多段接続のＦＥＴで構成されるスイッチ回路は、入出力端子間に接続されてトランスファースイッチ（一方の端子から入力される高周波信号を他の端子に流すための信号路を構成するスイッチ）として利用してもよく、あるいは、入出力端子と接地端子間に接続されてシャントスイッチ（オフ状態のスイッチ回路に漏れ込む信号電力を接地電位に逃がすためのスイッチ）としても利用することができる。 When signal power is applied to the input / output terminals when the switch circuit constituting the basic switch unit is off, the signal power is applied to the stray capacitance of the multi-stage connected FET constituting the off switch circuit ( The voltage applied between the gate and source of each FET is gradually increased toward the input / output terminal side because the voltage is divided by the capacitance between the source and drain, the capacitance between the source and gate, and the capacitance between the drain and gate. A phenomenon that becomes larger occurs. Therefore, by designing the transistor size to intentionally non-uniformize the size of the multi-stage connection FET and set the gate width corresponding to the actual gate-source voltage, the desired number of FETs can be achieved. It is possible to realize an efficient switch circuit that can withstand this input power. Since the number of FET stages can be minimized, input power can be increased while maintaining harmonic distortion and insertion loss at conventional levels. A multi-stage FET can be realized by preparing a plurality of individual FETs and connecting them in series, or using a multi-gate FET. In addition, a switch circuit composed of multi-stage FETs is connected between input and output terminals as a transfer switch (a switch constituting a signal path for flowing a high-frequency signal input from one terminal to the other terminal). Alternatively, it may be used as a shunt switch (a switch for releasing signal power leaking into an off-state switch circuit to the ground potential) connected between the input / output terminal and the ground terminal.
また、本発明の高周波スイッチ回路の一態様は、前記入出力端子の一つと接地端子との間に設けられた前記基本スイッチ部は、直列接続された複数の電界効果トランジスタと、一方の端子がいずれかの前記電界効果トランジスタのゲート電極に接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第１のスイッチ回路により構成され、この第１のスイッチ回路を構成する前記複数の電界効果トランジスタのうち、前記入出力端子に最も近い電界効果トランジスタのゲート幅が、その入出力端子から、より遠い位置にある残余のいずれかの電界効果トランジスタのゲート幅よりも大きいことを特徴とする。 In one aspect of the high frequency switch circuit of the present invention, the basic switch unit provided between one of the input / output terminals and a ground terminal includes a plurality of field effect transistors connected in series, and one terminal A plurality of resistive elements connected to the gate electrode of any one of the field effect transistors and having the other terminal connected to the control terminal. Of the plurality of field effect transistors, the gate width of the field effect transistor closest to the input / output terminal is larger than the gate width of any remaining field effect transistor located farther from the input / output terminal. It is characterized by that.
「シャントスイッチ」として使用される、「個別のＦＥＴを複数個、直列に接続して構成された第１のスイッチ回路」を構築し、かつ、入出力端子側のＦＥＴのゲート幅を、より遠い位置にあるＦＥＴのゲート幅よりも大きくし、これによって、最も少ない段数のＦＥＴで入力電力を分圧できるようにしたものである。 Construct "first switch circuit configured by connecting multiple individual FETs in series" used as "shunt switch", and the gate width of the FET on the input / output terminal side is farther It is larger than the gate width of the FET at the position, so that the input power can be divided by the FET having the smallest number of stages.
また、本発明の高周波スイッチ回路の他の態様では、前記第１のスイッチ回路は、直列接続されたｎ個（ｎは２以上の整数）の前記電界効果トランジスタによって構成され、前記入出力端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（１）が成立する。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（１）
In another aspect of the high-frequency switch circuit of the present invention, the first switch circuit includes n (n is an integer of 2 or more) series-connected field effect transistors, and the input / output terminal side Where Wg (i) is the gate width of the i-th field effect transistor (i is an integer not smaller than 1 and not larger than n) counted from the following equation (1).
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (1)
多段接続のＦＥＴのゲート幅を一律に規定するのではなく、現実のゲート・ソース間電圧に見合ったゲート幅を、適宜設定するという柔軟なトランジスタサイズの設計思想を導入するものである。 Rather than uniformly defining the gate width of a multi-stage FET, a flexible transistor size design concept of appropriately setting the gate width corresponding to the actual gate-source voltage is introduced.
また、本発明の高周波スイッチ回路の他の態様では、前記入出力端子間に設けられた基本スイッチ部は、直列接続された複数の電界効果トランジスタと、一方の端子がいずれかの前記電界効果トランジスタのゲート電極に接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第２のスイッチ回路により構成され、この第２のスイッチ回路は、その第２のスイッチ回路がオフ状態のときに信号電力が印加される側の入出力端子をオフ時活性端子とするとき、その第２のスイッチ回路を構成する前記複数の電界効果トランジスタのうち、前記オフ時活性端子に最も近い電界効果トランジスタのゲート幅が、そのオフ時活性端子から、より遠い位置にある残余のいずれかの電界効果トランジスタのゲート幅よりも大きいことを特徴とする。 In another aspect of the high-frequency switch circuit of the present invention, the basic switch unit provided between the input / output terminals includes a plurality of field effect transistors connected in series and the field effect transistor having one terminal A second switch circuit including a plurality of resistance elements connected to the control terminal and having the other terminal connected to the control terminal. The second switch circuit includes: When the input / output terminal on the side to which signal power is applied in the off state is the active terminal when off, among the plurality of field effect transistors constituting the second switch circuit, the most active terminal when off The gate width of the near field effect transistor is larger than the gate width of any remaining field effect transistor farther away from the active terminal when it is off. The features.
「トランスファースイッチ」として使用される、「個別のＦＥＴを複数個、直列に接続して構成された第２のスイッチ回路」を構築し、かつ、複数の入出力端子のうち、スイッチ回路がオフ状態のときに信号電力が印加される端子を「オフ時活性端子」と定義して、そのオフ時活性端子側のＦＥＴのゲート幅を、より遠い位置にあるＦＥＴのゲート幅よりも大きくし、これによって、最も少ない段数のＦＥＴで入力電力を分圧できるようにしたものである。 Constructs a "second switch circuit configured by connecting multiple individual FETs in series" used as a "transfer switch" and the switch circuit is turned off among the input / output terminals In this case, the terminal to which signal power is applied is defined as the “active terminal when off”, and the gate width of the FET on the active terminal side when off is set larger than the gate width of the FET at a farther position. Thus, the input power can be divided by the FET with the smallest number of stages.
また、本発明の高周波スイッチ回路であって、前記第２のスイッチ回路は、直列接続されたｎ個（ｎは２以上の整数）の電界効果トランジスタによって構成され、前記オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（２）が成立する。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（２）
Further, in the high-frequency switch circuit of the present invention, the second switch circuit is composed of n (n is an integer of 2 or more) field effect transistors connected in series, and counted from the active terminal side when off. When the gate width of the i-th field effect transistor (i is an integer not smaller than 1 and not larger than n) is Wg (i), the following equation (2) is established.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (2)
多段接続のＦＥＴのゲート幅を一律に規定するのではなく、現実のゲート・ソース間電圧に見合ったゲート幅を、適宜設定するという柔軟なトランジスタサイズの設計思想を導入するものである。 Rather than uniformly defining the gate width of a multi-stage FET, a flexible transistor size design concept of appropriately setting the gate width corresponding to the actual gate-source voltage is introduced.
また、本発明の高周波スイッチ回路の他の態様では、前記入出力端子の一つと接地端子との間に設けられた前記基本スイッチ部は、ソース電極とドレイン電極の間に複数のゲート電極を配設した構造をもつマルチゲート電界効果トランジスタと、一方の端子が前記マルチゲート電界効果トランジスタのいずれかのゲートに接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第３のスイッチ回路により構成され、この第３のスイッチ回路を構成する前記マルチゲート電界効果トランジスタのうち、前記入出力端子に最も近いゲート電極を構成要素とする電界効果トランジスタのゲート幅が、そのオフ時活性端子から、より遠い位置にある残余のいずれかのゲート電極を構成要素とする電界効果トランジスタのゲート幅よりも大きい。 In another aspect of the high-frequency switch circuit of the present invention, the basic switch portion provided between one of the input / output terminals and a ground terminal has a plurality of gate electrodes arranged between a source electrode and a drain electrode. A multi-gate field effect transistor having a provided structure, and a plurality of resistance elements having one terminal connected to one of the gates of the multi-gate field effect transistor and the other terminal connected to the control terminal. A gate width of a field effect transistor having a gate electrode closest to the input / output terminal as a constituent element among the multi-gate field effect transistors configured by the third switch circuit and constituting the third switch circuit is The gate of a field-effect transistor comprising any remaining gate electrode farther away from the active terminal when off Greater than.
「シャントスイッチ」として使用される、「マルチゲートＦＥＴにより構成された第３のスイッチ回路」を構築し、かつ、入出力端子側のＦＥＴのゲート幅を、より遠い位置にあるＦＥＴのゲート幅よりも大きくし、これによって、最も少ない段数のＦＥＴで入力電力を分圧できるようにしたものである。 The “third switch circuit composed of multi-gate FETs” used as a “shunt switch” is constructed, and the gate width of the FET on the input / output terminal side is larger than the gate width of the FET at a farther position. Thus, the input power can be divided by the FET having the smallest number of stages.
また、本発明の高周波スイッチ回路の他の態様では、前記第３のスイッチ回路は、ｎ個（ｎは２以上の整数）のゲート電極を有するマルチゲート電界効果トランジスタによって構成され、前記入出力端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（３）が成立する。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（３）
In another aspect of the high-frequency switch circuit of the present invention, the third switch circuit is configured by a multi-gate field effect transistor having n (n is an integer of 2 or more) gate electrodes, and the input / output terminal When the gate width of the i-th field effect transistor counted from the side (i is an integer not smaller than 1 and not larger than n) is Wg (i), the following equation (3) is established.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (3)
多段接続のＦＥＴのゲート幅を一律に規定するのではなく、現実のゲート・ソース間電圧に見合ったゲート幅を、適宜設定するという柔軟なトランジスタサイズの設計思想を導入するものである。 Rather than uniformly defining the gate width of a multi-stage FET, a flexible transistor size design concept of appropriately setting the gate width corresponding to the actual gate-source voltage is introduced.
また、本発明の高周波スイッチ回路の他の態様では、前記入出力端子間に設けられた前記基本スイッチ部は、ソース電極とドレイン電極の間に複数のゲート電極を配設した構造をもつマルチゲート電界効果トランジスタと、一方の端子が前記マルチゲート電界効果トランジスタのいずれかのゲートに接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第４のスイッチ回路により構成され、前記入出力端子のうち、前記第４のスイッチ回路がオフ状態のときに信号電力が印加される側の入出力端子をオフ時活性端子としたとき、前記マルチゲート電界効果トランジスタのゲート電極のうち、最も前記オフ時活性端子に近いゲート電極を構成要素とする電界効果トランジスタのゲート幅が、前記オフ時活性端子から、より遠い位置にある残余のいずれかのゲート電極を構成要素とする電界効果トランジスタのゲート幅よりも大きいことを特徴とする。 In another aspect of the high frequency switch circuit of the present invention, the basic switch portion provided between the input / output terminals has a structure in which a plurality of gate electrodes are disposed between a source electrode and a drain electrode. A fourth switch circuit comprising: a field effect transistor; and a plurality of resistance elements having one terminal connected to one of the gates of the multi-gate field effect transistor and the other terminal connected to the control terminal When the input / output terminal on the side to which signal power is applied when the fourth switch circuit is in the OFF state among the input / output terminals is an active terminal in the OFF state, the gate electrode of the multi-gate field effect transistor Among them, the gate width of the field effect transistor having the gate electrode closest to the off-time active terminal as a component is from the off-time active terminal, It is larger than the gate width of a field effect transistor as a component one of the gate electrodes of the remaining in the position far Ri.
「トランスファースイッチ」として使用される、「マルチゲートＦＥＴを用いて構成される第４のスイッチ回路」を構築し、かつ、複数の入出力端子のうち、スイッチ回路がオフ状態のときに信号電力が印加される端子を「オフ時活性端子」と定義して、そのオフ時活性端子側のＦＥＴのゲート幅を、より遠い位置にあるＦＥＴのゲート幅よりも大きくし、これによって、最も少ない段数のＦＥＴによって、入力電力を分圧できるようにしたものである。 A "fourth switch circuit configured using a multi-gate FET" used as a "transfer switch" is constructed, and signal power is reduced when the switch circuit is in an OFF state among a plurality of input / output terminals. The applied terminal is defined as “active terminal when off”, and the gate width of the FET on the active terminal side when off is larger than the gate width of the FET at a farther position. The input power can be divided by the FET.
本発明の高周波スイッチ回路の他の態様では、前記第４のスイッチ回路は、ｎ個（ｎは２以上の整数）のゲート電極を有するマルチゲート電界効果トランジスタによって構成され、前記オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（４）が成立する。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（４）
In another aspect of the high-frequency switch circuit of the present invention, the fourth switch circuit is configured by a multi-gate field effect transistor having n (n is an integer of 2 or more) gate electrodes, and the off-state active terminal side When the gate width of the i-th field effect transistor (i is an integer from 1 to n) counted from is Wg (i), the following equation (4) is established.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (4)
多段接続のＦＥＴのゲート幅を一律に規定するのではなく、現実のゲート・ソース間電圧に見合ったゲート幅を、適宜設定するという柔軟なトランジスタサイズの設計思想を導入するものである。 Rather than uniformly defining the gate width of a multi-stage FET, a flexible transistor size design concept of appropriately setting the gate width corresponding to the actual gate-source voltage is introduced.
また、本発明の高周波スイッチ回路は、前記第１、第２、第３、第４のスイッチ回路を任意に組み合わせて、複数の入出力端子間で任意に高周波信号の流れを切り替えるように構成される。 The high-frequency switch circuit of the present invention is configured to arbitrarily switch the flow of a high-frequency signal between a plurality of input / output terminals by arbitrarily combining the first, second, third, and fourth switch circuits. The
本発明の基本スイッチ部を構成するスイッチ回路（トランスファースイッチやシャントスイッチ）を組み合わせることによって、複数の入出力端子間で任意に高周波信号の流れを切り替えることができる高周波スイッチを、効率的かつ自在に構築することができる。 By combining a switch circuit (transfer switch or shunt switch) constituting the basic switch unit of the present invention, a high-frequency switch that can arbitrarily switch the flow of a high-frequency signal between a plurality of input / output terminals can be efficiently and freely used. Can be built.
また、本発明の単極双投スイッチは、第１〜第３の入出力端子と、第１および第２の接地端子と、第１および第２の制御端子と、前記第１の入出力端子と前記第３の入出力端子との間に接続された第１のトランスファースイッチと、前記第２の入出力端子と前記第３の入出力端子との間に接続された第２のトランスファースイッチと、前記第１の入出力端子と前記第１の接地端子との間に接続された第１のシャントスイッチと、前記第２の入出力端子と前記第２の接地端子との間に接続された第２のシャントスイッチと、を有し、かつ、前記第１のトランスファースイッチおよび前記第２のシャントスイッチを、前記第１の制御端子から入力される第１の制御信号によって同時にオン／オフさせ、また、前記第２のトランスファースイッチおよび前記第１のシャントスイッチを、前記第２の制御端子から入力される第２の制御信号によって同時にオン／オフさせ、これによって、前記第１および第３の入出力端子間の高周波信号経路、あるいは、前記第２および第３の入出力端子間の高周波信号経路を相補的に形成して、高周波信号の流れを制御する単極双投スイッチ（ＳＰＤＴ：Single Pole Double Throw）回路であって、前記第１および第２のトランスファースイッチとして、前記第１のスイッチ回路、あるいは、前記第３のスイッチ回路を使用し、また、前記第１および第２のシャントスイッチとして、前記第２のスイッチ回路、あるいは、前記第４のスイッチ回路を使用することを特徴とする。 The single pole double throw switch of the present invention includes first to third input / output terminals, first and second ground terminals, first and second control terminals, and the first input / output terminals. A first transfer switch connected between the second input / output terminal and the third input / output terminal; and a second transfer switch connected between the second input / output terminal and the third input / output terminal. A first shunt switch connected between the first input / output terminal and the first ground terminal; and a second shunt switch connected between the second input / output terminal and the second ground terminal. A second shunt switch, and simultaneously turning on / off the first transfer switch and the second shunt switch by a first control signal input from the first control terminal; In addition, the second transfer switch And the first shunt switch is simultaneously turned on / off by a second control signal input from the second control terminal, whereby a high-frequency signal path between the first and third input / output terminals, Or a single pole double throw (SPDT) circuit that complementarily forms a high frequency signal path between the second and third input / output terminals to control the flow of the high frequency signal, The first switch circuit or the third switch circuit is used as the first and second transfer switches, and the second switch circuit is used as the first and second shunt switches. Alternatively, the fourth switch circuit is used.
これによって、ＦＥＴの段数が最小限に抑えられ、挿入損失や高調波歪が従来程度に抑えられた、高性能の単極双投スイッチ回路（ＳＰＤＴ回路）を実現することができる。 As a result, it is possible to realize a high-performance single-pole double-throw switch circuit (SPDT circuit) in which the number of FET stages is minimized and insertion loss and harmonic distortion are suppressed to a conventional level.
また、本発明の半導体装置は、高周波信号を入出力する複数の入出力端子と、前記入出力端子の間の電気的な接続をオン／オフする、多段接続の電界効果トランジスタにより構成されるスイッチ回路と、を含んで構成される高周波スイッチ回路が半導体基板に集積されてなる半導体装置であって、前記スイッチ回路は、複数の個別の電界効果トランジスタを多段接続してなる構成、あるいは、前記半導体基板上に互いに間隔を置いて設けられたソース電極とドレイン電極との間に複数のゲート電極が配設されたマルチゲート電界効果トランジスタを含む構成のいずれかを有し、かつ、前記スイッチ回路がオフ状態のときに信号電力が印加される入出力端子をオフ時活性端子としたとき、前記スイッチ回路においては、前記多段接続された複数の電界効果トランジスタのうち、前記オフ時活性端子に最も近い電界効果トランジスタのゲート幅が、そのオフ時活性端子から、より遠い位置にある残余の電界効果トランジスタのいずれかのゲート幅よりも大きく設定され、これによって、前記多段接続の電界効果トランジスタの各々のサイズの均一性が意図的に崩されていることを特徴とする。 The semiconductor device of the present invention is a switch composed of a plurality of input / output terminals for inputting and outputting a high-frequency signal and a multi-stage field effect transistor for turning on / off electrical connection between the input / output terminals. A high-frequency switch circuit including a circuit integrated on a semiconductor substrate, wherein the switch circuit has a configuration in which a plurality of individual field effect transistors are connected in multiple stages, or the semiconductor A switch circuit comprising: a multi-gate field effect transistor including a plurality of gate electrodes disposed between a source electrode and a drain electrode provided on a substrate at intervals; When the input / output terminal to which signal power is applied in the off state is an off-time active terminal, the switch circuit includes a plurality of multi-stage connected Among the field effect transistors, the gate width of the field effect transistor closest to the off-state active terminal is set larger than the gate width of any of the remaining field effect transistors located farther from the off-state active terminal. As a result, the uniformity of the size of each of the multistage connected field effect transistors is intentionally broken.
これにより、占有面積ならびに消費電力が最小限に抑えられた、効率的な高周波スイッチ回路を集積した半導体装置を得ることができる。 Thereby, it is possible to obtain a semiconductor device in which an efficient high-frequency switch circuit is integrated with an occupation area and power consumption being minimized.
また、本発明の高周波スイッチの設計方法は、高周波スイッチ回路を構成するトランスファースイッチを、多段接続の電界効果トランジスタを用いて構成する高周波スイッチ回路の設計方法であって、前記多段接続の電界効果トランジスタのゲート・ソース間容量を不均一化し、前記トランスファースイッチがオフ状態のときに信号電力が印加される入出力端子に近い位置にある電界効果トランジスタのゲート・ソース間容量を、より遠い位置にある、いずれかの電界効果トランジスタのゲート・ソース間容量よりも大きく設定することを特徴とする。 The high-frequency switch design method of the present invention is a high-frequency switch circuit design method in which a transfer switch constituting a high-frequency switch circuit is configured using a multi-stage connection field effect transistor, the multi-stage connection field effect transistor. The gate-source capacitance of the field-effect transistor located near the input / output terminal to which signal power is applied when the transfer switch is in the OFF state is further distant from the gate-source capacitance. The field-effect transistor is set to be larger than the gate-source capacitance.
多段接続のＦＥＴのゲート幅を一律に規定するのではなく、現実のゲート・ソース間電圧に見合ったゲート幅を、適宜設定するという柔軟なトランジスタサイズの設計思想を導入するものである。 Rather than uniformly defining the gate width of a multi-stage FET, a flexible transistor size design concept of appropriately setting the gate width corresponding to the actual gate-source voltage is introduced.
本発明の高周波スイッチ回路およびこれを用いた半導体装置によれば、多段接続された電界効果トランジスタ（あるいは、マルチゲート電界効果トランジスタ）のゲート幅として、異なるゲート幅を使用することにより、従来の高周波スイッチ回路と同等の性能を保ちながら、入力電力を増やすことができる。 According to the high-frequency switch circuit of the present invention and the semiconductor device using the same, by using different gate widths as the gate widths of the multi-stage connected field effect transistors (or multi-gate field effect transistors), The input power can be increased while maintaining the same performance as the switch circuit.
したがって、、高周波スイッチ回路において、高調波歪、挿入損失を劣化させることなく、入力電力を無理なく増大させることが可能となる。 Therefore, in the high frequency switch circuit, the input power can be increased without difficulty without deteriorating harmonic distortion and insertion loss.
次に、本発明の実施形態について、図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
（第１の実施の形態）
図１〜図３を参照して、本発明の第１の実施の形態に係る高周波スイッチ回路、および、これを用いた半導体装置について説明する。
(First embodiment)
With reference to FIGS. 1-3, the high frequency switch circuit based on the 1st Embodiment of this invention and a semiconductor device using the same are demonstrated.
図１は、本発明の第１の実施の形態に係る高周波スイッチ回路の回路図である。本実施の形態では、高周波スイッチ回路を構成する電界効果トランジスタのうち、入出力端子側に接続された電界効果トランジスタのゲート幅を、残余のいずれの電界効果トランジスタのゲート幅よりも大きくしたことを特徴とする。 FIG. 1 is a circuit diagram of a high-frequency switch circuit according to the first embodiment of the present invention. In the present embodiment, among the field effect transistors constituting the high frequency switch circuit, the gate width of the field effect transistor connected to the input / output terminal side is made larger than the gate width of any remaining field effect transistor. Features.
図１に示す高周波スイッチ回路１００は、多段接続されたＦＥＴによって構成される４つの基本スイッチ部を含み、単極双投スイッチＳＰＤＴ（Single Pole Double Throw）回路として機能する。高周波スイッチ回路は、ＦＥＴ１０１〜１０８、１１１〜１１８、第１〜第３の入出力端子１２１〜１２３、第１および第２の制御端子１３１、１３２、並びに、接地端子１４１、１４２を備えている。
A high-
抵抗素子Ｒ１〜Ｒ１８の各々は、一方の端子がいずれかのＦＥＴのゲート電極に接続され、他方の端子がいずれかの制御端子（１３１，１３２）に接続されている。なお、図２以降では、各抵抗に参照符号を付すことを省略している。 Each of the resistance elements R1 to R18 has one terminal connected to the gate electrode of one of the FETs and the other terminal connected to one of the control terminals (131, 132). In FIG. 2 and subsequent figures, the reference numerals are not assigned to the respective resistors.
第１〜第３の入出力端子１２１〜１２３は、高周波信号を入出力するための端子である。例えば、第１の入出力端子１２１には受信機が接続され、第２の入出力端子１２２には送信機が接続され、第３の入出力端子１２３はアンテナに接続される。
The first to third input /
図１において、多段接続されたＦＥＴ１０１〜１０４は、第１の基本スイッチ部（第１のスイッチ回路）を構成する。同様に、ＦＥＴ１０５〜１０８は第２の基本スイッチ部（第２のスイッチ回路）を構成し、ＦＥＴ１１１〜１１４は第３の基本スイッチ部（第３のスイッチ回路）を構成し、ＦＥＴ１１５〜１１８は第４の基本スイッチ部（第４のスイッチ回路）を構成する。
In FIG. 1,
第１の基本スイッチ部は、第１の入出力端子１２１と第３の入出力端子１２３との間に設けられ、第２の基本スイッチ部は、第２の入出力端子１２２と第３の入出力端子１２３との間に設けられ、第３の基本スイッチ部は、第１の入出力端子１１１と接地端子１４１との間に設けられ、第４の基本スイッチ部は、第２の入出力端子１２２と接地端子１４２との間に設けられている。
The first basic switch section is provided between the first input /
入出力端子間に、信号の伝送経路に直列に挿入された第１および第２の基本スイッチ部は、高周波信号の流れを通過と遮断との間で切り替えるトランスファー回路（トランスファースイッチ回路）として機能する。一方、入出力端子と接地との間に、信号の伝送経路に並列に挿入された第３および第４の基本スイッチ部は、漏れ信号を接地へ逃がすシャント回路（シャントスイッチ回路）として機能する。このように、高周波スイッチ回路１００は、２個のトランスファー回路と２個のシャント回路とを組み合わせることにより構成されている。
The first and second basic switch units inserted in series in the signal transmission path between the input and output terminals function as a transfer circuit (transfer switch circuit) that switches between passing and blocking the flow of the high-frequency signal. . On the other hand, the third and fourth basic switch units inserted in parallel in the signal transmission path between the input / output terminal and the ground function as a shunt circuit (shunt switch circuit) for allowing the leakage signal to escape to the ground. As described above, the high-
以下、以上のように構成された高周波スイッチ回路１００の動作を説明する。
Hereinafter, the operation of the high-
第１の入出力端子１２１から第３の入出力端子１２３に信号を伝送する場合には、第１の制御端子１３１にはＨｉｇｈ電圧（例えば、３Ｖ）が印加され、第２の制御端子１３２にはＬｏｗ電圧（例えば、０Ｖ）が印加される。これにより、ＦＥＴ１０１〜１０４、１１５〜１１８はオン状態、ＦＥＴ１０５〜１０８、１１１〜１１４はオフ状態になるので、第１の入出力端子１２１と第３の入出力端子１２３とは短絡状態となる。したがって、第１の入出力端子１２１から第３の入出力端子１２３に信号を伝送することができる。
When a signal is transmitted from the first input /
これに対して、第２の入出力端子１２２から第３の入出力端子１２３に信号を伝送する場合には、第１の制御端子１３１にはＬｏｗ電圧が印加され、第２の制御端子１３２にはＨｉｇｈ電圧が印加される。これにより、ＦＥＴ１０１〜１０４、１１５〜１１８はオフ状態、ＦＥＴ１０５〜１０８、１１１〜１１４はオン状態になるので、第２の入出力端子１２２と第３の入出力端子１２３とは短絡状態となる。したがって、第２の入出力端子１２２から第３の入出力端子１２３に信号を伝送することができる。
On the other hand, when a signal is transmitted from the second input /
図２は、高周波スイッチ回路２００における、オフ状態のＦＥＴの容量成分を示す図である。
FIG. 2 is a diagram illustrating the capacitance component of the FET in the off state in the high-
図２には、第１の入出力端子２２１から第３の入出力端子２２３に信号を伝送する場合における、オフ状態のトランスファーＦＥＴの容量成分が記載されている。第１の入出力端子２２１から第３の入出力端子２２３に信号を伝送する場合、ＦＥＴ２０１〜２０４、２１５〜２１８はオン状態、ＦＥＴ２０５〜２０８、２１１〜２１４はオフ状態に制御される。このとき、第１の入出力端子２２１から入力された信号電圧は、オフ状態のＦＥＴの浮遊容量（Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２８）によって分圧される。このため、図２に示すＢ点、Ｃ点、Ｄ点の電圧は、それぞれ、Ａ点の電圧の約３／４倍、２／４倍、１／４倍になる。このように信号経路から離れるに従って端子電圧が低下するが、電圧の低下に比例して信号経路に影響を及ぼす度合いは小さくなるため、ＦＥＴのゲート幅も小さくすることができる。
FIG. 2 shows the capacitance component of the transfer FET in the off state when a signal is transmitted from the first input /
そこで、トランスファー回路を構成するＦＥＴのゲート幅には、トランスファー回路がオフ状態であるときにオフ時活性端子（スイッチ回路がオフ状態のときに信号電力が印加される入出力端子）に近いほど、大きなゲート幅を有するものが使用される。具体的には、第１の基本スイッチ部がオフ状態（すなわち、ＦＥＴ２０１〜２０４がオフ状態）のときには、第３の入出力端子２２３側に信号電力が印加されることを考慮して、ＦＥＴ２０４〜２０１のゲート幅には、順に４０００μｍ、３７００μｍ、３４００μｍ、３２５０μｍのゲート幅を有するＦＥＴが使用される。また、第２の基本スイッチ部がオフ状態（すなわち、ＦＥＴ２０５〜２０８がオフ状態）のときには、第３の入出力端子２２３側に信号電力が印加されることを考慮して、ＦＥＴ２０５〜２０８のゲート幅には、順に４０００ｕｍ、３７００ｕｍ、３４００ｕｍ、３２５０ｕｍのゲート幅を有するＦＥＴが使用される。
Therefore, the closer the gate width of the FET constituting the transfer circuit is to the active terminal when it is off (the input / output terminal to which signal power is applied when the switch circuit is off) when the transfer circuit is off, Those having a large gate width are used. Specifically, considering that the signal power is applied to the third input /
図３（ａ）は、図２の高周波スイッチ回路（参照符号２００）の挿入損失の入力電力依存性を示す図であり、図３（ｂ）は、高周波スイッチ回路（参照符号２００）の高調波歪の入力電力依存性を示す図である。 FIG. 3A is a diagram showing the input power dependence of the insertion loss of the high-frequency switch circuit (reference numeral 200) in FIG. 2, and FIG. 3B is a harmonic of the high-frequency switch circuit (reference numeral 200). It is a figure which shows the input power dependence of distortion.
なお、図２の高周波スイッチ回路２００では、第１の入出力端子２２１から第３の入出力端子２２３への経路が有効である場合の特性と、第２の入出力端子２２２から第３の入出力端子２２３への経路が有効である場合の特性とは同じである。したがって、図３（ａ）および（ｂ）に示す結果を、これらいずれの場合の特性とみなしてもよい。
In the high-
図３（ａ）において、縦軸は挿入損失を、横軸は入力電力を表す。図３（ａ）から分かるように、高周波スイッチ回路２００における低入力レベル時の挿入損失は、従来の高周波スイッチ回路と同等であり、高周波スイッチ回路１００において挿入損失が劣化する入力レベルは、従来の高周波スイッチ回路より約０．５ｄＢｍ大きくなっている。
In FIG. 3A, the vertical axis represents insertion loss, and the horizontal axis represents input power. As can be seen from FIG. 3A, the insertion loss at the low input level in the high-
図３（ｂ）において、縦軸は高調波歪を、横軸は入力電力を表す。図３（ｂ）から分かるように、高周波スイッチ回路２００における低入力レベル時の２次高調波歪は、従来の高周波スイッチ回路と同等であり、高周波スイッチ回路１００における２次高調波歪の劣化点は、従来の高周波スイッチ回路より約１．０ｄＢｍ大きくなっている。
In FIG. 3B, the vertical axis represents harmonic distortion, and the horizontal axis represents input power. As can be seen from FIG. 3B, the second harmonic distortion at the low input level in the high
以上の説明では、高周波スイッチ回路２００に含まれるＦＥＴのゲート幅の値は一例を示したが、上記の値に限定されるものではない。
In the above description, the value of the gate width of the FET included in the high-
一般に、基本スイッチ部が直列接続されたｎ個（ｎは２以上の整数）のＦＥＴによって構成されたトランスファー回路である場合には、オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）のＦＥＴのゲート幅をＷｇ（ｉ）としたとき、Ｗｇ（１）がＷｇ（２）〜Ｗｇ（ｎ）のいずれかよりも大きければよい。より好ましくは、次式（１１）が成立することとしてもよく、さらに好ましくは、次式（１２）が成立することとしてもよい。 In general, in the case of a transfer circuit composed of n (n is an integer of 2 or more) FETs in which the basic switch units are connected in series, the i-th (i is 1 or more and n) counting from the active terminal side when OFF. Wg (1) should be larger than any of Wg (2) to Wg (n), where Wg (i) is the gate width of the FET of the following integer). More preferably, the following equation (11) may be satisfied, and more preferably, the following equation (12) may be satisfied.
Ｗｇ（１）＞Ｗｇ（２）≧…≧Ｗｇ（ｎ−１）≧Ｗｇ（ｎ）…（１１） Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (11)
Ｗｇ（１）＞Ｗｇ（２）＞…＞Ｗｇ（ｎ−１）＞Ｗｇ（ｎ）…（１２） Wg (1)> Wg (2)> ...> Wg (n-1)> Wg (n) ... (12)
以上に示すように、多段接続されたＦＥＴのゲート幅を異なる値を有するＦＥＴを使用することにより、従来の高周波スイッチ回路と同等の性能を保ちながら、入力電力を増加させることができる。 As described above, by using FETs having different values for the gate widths of the FETs connected in multiple stages, the input power can be increased while maintaining the same performance as that of the conventional high-frequency switch circuit.
また、上記多段接続されたＦＥＴをマルチゲートＦＥＴ、またはシングルゲートＦＥＴとマルチゲートＦＥＴの混在した高周波スイッチ回路としても同様の結果が得られる。 The same result can be obtained when the FET connected in multiple stages is a multi-gate FET or a high-frequency switch circuit in which a single gate FET and a multi-gate FET are mixed.
実際には、例えば化合物半導体基板（ＧａＡｓ基板等）上に形成された、エンハンスメント型のＭＥＳＦＥＴのデバイスにおいては、ミアンダ状またはマルチフィンガーのゲート電極を有するＭＥＳＦＥＴが素子分離されて半導体基板上に複数個形成されており、それぞれのゲート電極のゲート幅は、現実のゲート・ソース間電圧に見合うように設定されている。 Actually, for example, in an enhancement type MESFET device formed on a compound semiconductor substrate (such as a GaAs substrate), a plurality of MESFETs having meander-like or multi-finger gate electrodes are separated from each other on the semiconductor substrate. The gate width of each gate electrode is set to match the actual gate-source voltage.
このように、多段接続のＦＥＴのゲート幅を一律に規定するのではなく、現実のゲート・ソース間電圧に見合ったゲート幅を、適宜設定するという柔軟なトランジスタサイズの設計思想を導入することによって、高性能な高周波スイッチ回路を、無理なく実現することができる。 In this way, by introducing a flexible transistor size design concept that appropriately sets the gate width corresponding to the actual gate-source voltage, rather than uniformly defining the gate width of the multi-stage FET. A high-performance high-frequency switch circuit can be realized without difficulty.
（第２の実施の形態）
図４、図５を参照して、本発明の第２の実施の形態に係る高周波スイッチ回路、および、これを用いた半導体装置について説明する。
(Second Embodiment)
With reference to FIGS. 4 and 5, a high-frequency switch circuit according to a second embodiment of the present invention and a semiconductor device using the same will be described.
図４は、本発明の第２の実施の形態に係る高周波スイッチ回路の回路図であり、高周波スイッチ回路４００における、オフ状態のＦＥＴの容量成分を示す図である。図４には、第１の入出力端子４２１から第３の入出力端子４２３に信号を伝送する場合における、オフ状態のシャントＦＥＴの容量成分が記載されている。
FIG. 4 is a circuit diagram of the high-frequency switch circuit according to the second embodiment of the present invention, and shows the capacitance component of the FET in the off state in the high-
第１の入出力端子４２１から第３の入出力端子４２３に信号を伝送する場合、ＦＥＴ４０１〜４０４、４１５〜４１８はオン状態、ＦＥＴ４０５〜４０８、４１１〜４１４はオフ状態に制御される。
When signals are transmitted from the first input /
このとき、第１の入出力端子４２１から入力された信号電圧は、オフ状態のＦＥＴの浮遊容量（Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４８）によって分圧される。このため、図４に示すＦ点、Ｇ点、Ｈ点の電圧は、それぞれ、Ｅ点の電圧の３／４倍、２／４倍、１／４倍になる。このように信号経路から離れるに従って端子電圧が低下するが、電圧の低下に比例して信号経路に影響を及ぼす度合いは小さくなるため、ＦＥＴのゲート幅も小さくすることができる。
At this time, the signal voltage input from the first input /
そこで、シャント回路を構成するＦＥＴのゲート幅には、シャント回路がオフ状態であるときにオフ時活性端子に近いほど、大きなゲート幅を有するものが使用される。具体的には、第１の基本スイッチ部がオフ状態（すなわち、ＦＥＴ４０１〜４０４がオフ状態）のときには、第３の入出力端子４２３側に信号電力が印加されることを考慮して、ＦＥＴ４０４〜４０１のゲート幅には、順に４００μｍ、３００μｍ、２４０μｍ、２００μｍのゲート幅を有するＦＥＴが使用される。また、第２の基本スイッチ部がオフ状態（すなわち、ＦＥＴ４０５〜４０８がオフ状態）のときには、第３の入出力端子４２３側に信号電力が印加されることを考慮して、ＦＥＴ４０５〜４０８のゲート幅には、順に４００μｍ、３００μｍ、２４０μｍ、２００μｍのゲート幅を有するＦＥＴが使用される。
Therefore, as the gate width of the FET constituting the shunt circuit, a gate having a larger gate width is used as it is closer to the off-time active terminal when the shunt circuit is in the off state. Specifically, considering that the signal power is applied to the third input /
図５（ａ）は、図４の高周波スイッチ回路（参照符号４００）の挿入損失の入力電力依存性を示す図であり、図５（ｂ）は、図４の高周波スイッチ回路（参照符号４００）の高調波歪の入力電力依存性を示す図である。 5A is a diagram showing the input power dependence of the insertion loss of the high-frequency switch circuit (reference numeral 400) in FIG. 4, and FIG. 5B is the high-frequency switch circuit (reference numeral 400) in FIG. It is a figure which shows the input power dependence of the harmonic distortion of.
なお、高周波スイッチ回路４００では、第１の入出力端子４２１から第３の入出力端子４２３への経路が有効である場合の特性と、第２の入出力端子４２２から第３の入出力端子４２３への経路が有効である場合の特性とは同じである。したがって、図５（ａ）および（ｂ）に示す結果を、これらいずれの場合の特性とみなしてもよい。
Note that in the high-
図５（ａ）において、縦軸は挿入損失を、横軸は入力電力を表す。図５（ａ）から分かるように、高周波スイッチ回路４００における低入力レベル時の挿入損失は、従来の高周波スイッチ回路と同等であり、高周波スイッチ回路４００における２次高調波歪の劣化点は、従来の高周波スイッチ回路より約０．２ｄＢｍ大きくなっている。
In FIG. 5A, the vertical axis represents insertion loss and the horizontal axis represents input power. As can be seen from FIG. 5A, the insertion loss at the low input level in the high-
図５（ｂ）において、縦軸は高調波歪を、横軸は入力電力を表す。図５（ｂ）から分かるように、高周波スイッチ回路４００における低入力レベル時の２次高調波歪は、従来の高周波スイッチ回路と同等であり、高周波スイッチ回路４００における２次高調波歪の劣化点は、従来の高周波スイッチ回路より約０．５ｄＢｍ大きくなっている。
In FIG. 5B, the vertical axis represents harmonic distortion and the horizontal axis represents input power. As can be seen from FIG. 5B, the second harmonic distortion at the low input level in the high
以上の説明では、高周波スイッチ回路４００に含まれるＦＥＴのゲート幅の値は一例を示したが、上記の値に限定されるものではない。
In the above description, the value of the gate width of the FET included in the high-
一般に、基本スイッチ部が直列接続されたｎ個（ｎは２以上の整数）のＦＥＴによって構成されたトランスファー回路である場合には、オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）のＦＥＴのゲート幅をＷｇ（ｉ）としたとき、Ｗｇ（１）がＷｇ（２）〜Ｗｇ（ｎ）のいずれかよりも大きければよい。より好ましくは、次式（２１）が成立することとしてもよく、さらに好ましくは、次式（２２）が成立することとしてもよい。 In general, in the case of a transfer circuit composed of n (n is an integer of 2 or more) FETs in which the basic switch units are connected in series, the i-th (i is 1 or more and n) counting from the active terminal side when OFF. Wg (1) should be larger than any of Wg (2) to Wg (n), where Wg (i) is the gate width of the FET of the following integer). More preferably, the following equation (21) may be satisfied, and more preferably, the following equation (22) may be satisfied.
Ｗｇ（１）＞Ｗｇ（２）≧…≧Ｗｇ（ｎ−１）≧Ｗｇ（ｎ）…（２１） Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (21)
Ｗｇ（１）＞Ｗｇ（２）＞…＞Ｗｇ（ｎ−１）＞Ｗｇ（ｎ）…（２２） Wg (1)> Wg (2)> ...> Wg (n-1)> Wg (n) ... (22)
以上に示すように、多段接続されたＦＥＴのゲート幅を異なる値を有するＦＥＴを使用することにより、従来の高周波スイッチ回路と同等の性能を保ちながら、入力電力を増加させることができる。 As described above, by using FETs having different values for the gate widths of the FETs connected in multiple stages, the input power can be increased while maintaining the same performance as that of the conventional high-frequency switch circuit.
また、上記多段接続されたＦＥＴをマルチゲートＦＥＴ、またはシングルゲートＦＥＴとマルチゲートＦＥＴの混在した高周波スイッチ回路としても同様の結果が得られる。 The same result can be obtained when the FET connected in multiple stages is a multi-gate FET or a high-frequency switch circuit in which a single gate FET and a multi-gate FET are mixed.
（第３の実施の形態）
図６、図７を参照して、本発明の第３の実施の形態に係る高周波スイッチ回路、および、これを用いた半導体装置について説明する。本実施の形態に係る高周波スイッチ回路は、第１の実施の形態と第２の実施の形態に係る高周波スイッチ回路を混在させたものである。
(Third embodiment)
A high frequency switch circuit according to a third embodiment of the present invention and a semiconductor device using the same will be described with reference to FIGS. The high-frequency switch circuit according to the present embodiment is a mixture of the high-frequency switch circuit according to the first embodiment and the second embodiment.
図６は、高周波スイッチ回路６００における、オフ状態のＦＥＴの容量成分を示す図である。図６には、第１の入出力端子６２１から第３の入出力端子６２３に信号を伝送する場合における、オフ状態のＦＥＴの容量成分が記載されている。第１の入出力端子６２１から第３の入出力端子６２３に信号を伝送する場合、ＦＥＴ６０１〜２０４、６１５〜６１８はオン状態、ＦＥＴ６０５〜６０８、６１１〜６１４はオフ状態に制御される。このとき、第１の入出力端子６２１から入力された信号電圧は、オフ状態のＦＥＴの浮遊容量Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２８、Ｃ３１〜Ｃ３４、Ｃ４１〜Ｃ４８によって分圧される。このため、図６に示すＢ点、Ｃ点、Ｄ点の電圧は、それぞれ、Ａ点の電圧の３／４倍、２／４倍、１／４倍になり、図６に示すＢ（Ｆ）点、Ｃ（Ｇ）点、Ｄ（Ｈ）点の電圧は、それぞれ、Ａ（Ｅ）点の電圧の３／４倍、２／４倍、１／４倍になる。
FIG. 6 is a diagram illustrating the capacitance component of the FET in the off state in the high-
このように信号経路から離れるに従って端子電圧が低下するが、電圧の低下に比例して信号経路に影響を及ぼす度合いは小さくなるため、ＦＥＴのゲート幅も小さくすることができる。 As described above, the terminal voltage decreases as the distance from the signal path increases. However, since the degree of influence on the signal path is reduced in proportion to the decrease in the voltage, the gate width of the FET can be reduced.
そこで、トランスファー回路を構成するＦＥＴのゲート幅には、トランスファー回路がオフ状態であるときにオフ時活性端子に近いほど、大きなゲート幅を有するものが使用される。具体的には、第１の基本スイッチ部がオフ状態（すなわち、ＦＥＴ６０１〜６０４がオフ状態）のときには、第３の入出力端子６２３側に信号電力が印加されることを考慮して、ＦＥＴ６０４〜６０１のゲート幅には、順に４０００μｍ、３７００μｍ、３４００μｍ、３２５０μｍのゲート幅を有するＦＥＴが使用される。また、第２の基本スイッチ部がオフ状態（すなわち、ＦＥＴ６０５〜６０８がオフ状態）のときには、第３の入出力端子６２３側に信号電力が印加されることを考慮して、ＦＥＴ６０５〜６０８のゲート幅には、順に４０００μｍ、３７００μｍ、３４００μｍ、３２５０μｍのゲート幅を有するＦＥＴが使用される。
Therefore, as the gate width of the FET constituting the transfer circuit, a gate having a larger gate width is used as it is closer to the off-time active terminal when the transfer circuit is in the off state. Specifically, when the first basic switch unit is in the off state (that is, the
また、シャント回路を構成するＦＥＴのゲート幅には、オフ状態であるときに入出力端子に近いほど、大きなゲート幅を有するものが使用される。具体的には、第３の基本スイッチ部がオフ状態（すなわち、ＦＥＴ６１１〜６１４がオフ状態）のときには、第１の入出力端子６２１側に信号電力が印加されることを考慮して、ＦＥＴ６１１〜６１４のゲート幅には、順に４００μｍ、３００μｍ、２４０μｍ、２００μｍのゲート幅を有するＦＥＴが使用される。また、第４の基本スイッチ部がオフ状態（すなわち、ＦＥＴ６１５〜６１８がオフ状態）のときには、第２の入出力端子６２２側に信号電力が印加されることを考慮して、ＦＥＴ６１５〜６１８のゲート幅には、順に４００μｍ、３００μｍ、２４０μｍ、２００μｍのゲート幅を有するＦＥＴが使用される。
As the gate width of the FET constituting the shunt circuit, a gate having a larger gate width is used as it is closer to the input / output terminal when in the off state. Specifically, in consideration of the fact that signal power is applied to the first input /
図７（ａ）は、図６の高周波スイッチ回路（参照符号６００）の挿入損失の入力電力依存性を示す図であり、図７（ｂ）は、図６の高周波スイッチ回路（参照符号６００）の高調波歪の入力電力依存性を示す図である。なお、高周波スイッチ回路６００では、第１の入出力端子６２１から第３の入出力端子６２３への経路が有効である場合の特性と、第２の入出力端子６２２から第３の入出力端子６２３への経路が有効である場合の特性とは同じである。したがって、図７（ａ）および（ｂ）に示す結果を、これらいずれの場合の特性とみなしてもよい。
7A is a diagram showing the input power dependence of the insertion loss of the high-frequency switch circuit (reference number 600) of FIG. 6, and FIG. 7B is the high-frequency switch circuit of FIG. 6 (reference number 600). It is a figure which shows the input power dependence of the harmonic distortion of. Note that in the high-
図７（ａ）において、縦軸は挿入損失を、横軸は入力電力を表す。図７（ａ）から分かるように、高周波スイッチ回路６００における低入力レベル時の挿入損失は、従来の高周波スイッチ回路と同等であり、高周波スイッチ回路６００における２次高調波歪の劣化点は、従来の高周波スイッチ回路より約０．５ｄＢｍ大きくなっている。
In FIG. 7A, the vertical axis represents insertion loss, and the horizontal axis represents input power. As can be seen from FIG. 7A, the insertion loss at the low input level in the high-
図７（ｂ）において、縦軸は高調波歪を、横軸は入力電力を表す。図７（ｂ）から分かるように、高周波スイッチ回路６００における低入力レベル時の２次高調波歪は、従来の高周波スイッチ回路と同等であり、高周波スイッチ回路６００における２次高調波歪の劣化点は、従来の高周波スイッチ回路より約２．０ｄＢｍ大きくなっている。
In FIG. 7B, the vertical axis represents harmonic distortion, and the horizontal axis represents input power. As can be seen from FIG. 7B, the second harmonic distortion at the low input level in the high
以上の説明では、高周波スイッチ回路６００に含まれるＦＥＴのゲート幅の値は一例を示したが、上記の値に限定されるものではない。
In the above description, the value of the gate width of the FET included in the high-
一般に、基本スイッチ部が直列接続されたｎ個（ｎは２以上の整数）のＦＥＴによって構成されたトランスファー回路である場合には、オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）のＦＥＴのゲート幅をＷｇ（ｉ）としたとき、Ｗｇ（１）がＷｇ（２）〜Ｗｇ（ｎ）のいずれかよりも大きければよい。より好ましくは、次式（３１）が成立することとしてもよく、さらに好ましくは、次式（３２）が成立することとしてもよい。 In general, in the case of a transfer circuit composed of n (n is an integer of 2 or more) FETs in which the basic switch units are connected in series, the i-th (i is 1 or more and n) counting from the active terminal side when OFF. Wg (1) should be larger than any of Wg (2) to Wg (n), where Wg (i) is the gate width of the FET of the following integer). More preferably, the following equation (31) may be satisfied, and more preferably, the following equation (32) may be satisfied.
Ｗｇ（１）＞Ｗｇ（２）≧…≧Ｗｇ（ｎ−１）≧Ｗｇ（ｎ）…（３１） Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (31)
Ｗｇ（１）＞Ｗｇ（２）＞…＞Ｗｇ（ｎ−１）＞Ｗｇ（ｎ）…（３２） Wg (1)> Wg (2)> ...> Wg (n-1)> Wg (n) ... (32)
以上に示すように、多段接続されたＦＥＴのゲート幅を異なる値を有するＦＥＴを使用することにより、従来の高周波スイッチ回路と同等の性能を保ちながら、入力電力を増加させることができる。 As described above, by using FETs having different values for the gate widths of the FETs connected in multiple stages, the input power can be increased while maintaining the same performance as that of the conventional high-frequency switch circuit.
また、上記多段接続されたＦＥＴをマルチゲートＦＥＴ、またはシングルゲートＦＥＴとマルチゲートＦＥＴの混在した高周波スイッチ回路としても同様の結果が得られる。 The same result can be obtained when the FET connected in multiple stages is a multi-gate FET or a high-frequency switch circuit in which a single gate FET and a multi-gate FET are mixed.
以上説明したように、本発明の高周波スイッチ回路およびこれを用いた半導体装置によれば、多段接続された電界効果トランジスタ（あるいは、マルチゲート電界効果トランジスタ）のゲート幅として、異なるゲート幅を使用することにより、従来の高周波スイッチ回路と同等の性能を保ちながら、入力電力を増やすことができる。 As described above, according to the high-frequency switch circuit of the present invention and the semiconductor device using the same, different gate widths are used as the gate widths of the multi-stage connected field effect transistors (or multi-gate field effect transistors). Thus, the input power can be increased while maintaining the same performance as the conventional high-frequency switch circuit.
したがって、、高周波スイッチ回路において、高調波歪、挿入損失を劣化させることなく、入力電力を無理なく増大させることが可能となる。 Therefore, in the high frequency switch circuit, the input power can be increased without difficulty without deteriorating harmonic distortion and insertion loss.
本発明の高周波スイッチ回路は、従来の高周波スイッチ回路と同等の性能を保ちながら、入力電力を増加することができるという効果を奏するので、アンテナ切り替え回路など、各種の高周波スイッチ回路に利用することができる。 The high-frequency switch circuit of the present invention has an effect that the input power can be increased while maintaining the same performance as the conventional high-frequency switch circuit. Therefore, the high-frequency switch circuit can be used for various high-frequency switch circuits such as an antenna switching circuit. it can.
１００、２００、４００、６００…高周波スイッチ回路
１０１〜１０８、１１１〜１１８、２０１〜２０８、２１１〜２１８、４０１〜４０８、４１１〜４１８、６０１〜６０８、６１１〜６１８…ＦＥＴ
１２１、２２１、４２１、６２１…第１の入出力端子
１２２、２２２、４２２、６２２…第２の入出力端子
１２３、２２３、４２３、６２３…第３の入出力端子
１３１、２３１、４３１、６３１…第１の制御端子
１３２、２３２、４３２、６３２…第２の制御端子
１４１、１４２、２４１、２４２、４４１、４４２、６４１、６４２…接地端子
100, 200, 400, 600 ... high frequency switch circuit 101-108, 111-118, 201-208, 211-218, 401-408, 411-418, 601-608, 611-618 ... FET
121, 221, 421, 621... First input /
Claims (13)
それらの入出力端子の一つと接地端子との間、あるいは、２つの前記入出力端子間に設けられた基本スイッチ部と、
この基本スイッチ部のオン／オフを制御するための制御電圧が入力される制御端子と、 を有し、
前記基本スイッチ部は、多段接続の電界効果トランジスタを含んで構成された、複数のゲート電極を備える構造をもつスイッチ回路により構成されると共に、そのスイッチ回路においては、前記複数の入出力端子のうちの一つの入出力端子に近いゲート電極を構成要素とする電界効果トランジスタのゲート幅を、その入出力端子から、より遠い位置にあるいずれかのゲート電極を構成要素とする電界効果トランジスタのゲート幅よりも大きくしたことを特徴とする高周波スイッチ回路。 A plurality of input / output terminals for inputting and outputting high-frequency signals;
A basic switch provided between one of the input / output terminals and the ground terminal, or between the two input / output terminals;
A control terminal to which a control voltage for controlling on / off of the basic switch unit is input, and
The basic switch unit is configured by a switch circuit having a structure including a plurality of gate electrodes configured to include a multi-stage field effect transistor, and the switch circuit includes a plurality of input / output terminals. The gate width of a field effect transistor having a gate electrode close to one input / output terminal as a component, and the gate width of a field effect transistor having any gate electrode farther from the input / output terminal as a component High-frequency switch circuit characterized by being larger than
前記入出力端子の一つと接地端子との間に設けられた前記基本スイッチ部は、
直列接続された複数の電界効果トランジスタと、
一方の端子がいずれかの前記電界効果トランジスタのゲート電極に接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第１のスイッチ回路により構成され、
この第１のスイッチ回路を構成する前記複数の電界効果トランジスタのうち、前記入出力端子に最も近い電界効果トランジスタのゲート幅が、その入出力端子から、より遠い位置にある残余のいずれかの電界効果トランジスタのゲート幅よりも大きいことを特徴とする高周波スイッチ回路。 The high-frequency switch circuit according to claim 1,
The basic switch portion provided between one of the input / output terminals and a ground terminal,
A plurality of field effect transistors connected in series;
A plurality of resistance elements each having one terminal connected to the gate electrode of any one of the field effect transistors and the other terminal connected to the control terminal;
Among the plurality of field effect transistors constituting the first switch circuit, any one of the remaining electric fields in which the gate width of the field effect transistor closest to the input / output terminal is located farther from the input / output terminal A high-frequency switch circuit characterized by being larger than the gate width of an effect transistor.
前記第１のスイッチ回路は、直列接続されたｎ個（ｎは２以上の整数）の前記電界効果トランジスタによって構成され、
前記入出力端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（１）が成立することを特徴とする高周波スイッチ回路。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（１） A high-frequency switch circuit according to claim 2,
The first switch circuit includes n (n is an integer of 2 or more) series-connected field effect transistors,
When the gate width of the i-th field effect transistor counted from the input / output terminal side (i is an integer of 1 to n) is Wg (i), the following equation (1) is satisfied. Switch circuit.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (1)
前記入出力端子間に設けられた基本スイッチ部は、
直列接続された複数の電界効果トランジスタと、
一方の端子がいずれかの前記電界効果トランジスタのゲート電極に接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第２のスイッチ回路により構成され、
この第２のスイッチ回路は、その第２のスイッチ回路がオフ状態のときに信号電力が印加される側の入出力端子をオフ時活性端子とするとき、その第２のスイッチ回路を構成する前記複数の電界効果トランジスタのうち、前記オフ時活性端子に最も近い電界効果トランジスタのゲート幅が、そのオフ時活性端子から、より遠い位置にある残余のいずれかの電界効果トランジスタのゲート幅よりも大きいことを特徴とする高周波スイッチ回路。 The high-frequency switch circuit according to claim 1,
The basic switch provided between the input / output terminals is:
A plurality of field effect transistors connected in series;
A plurality of resistance elements each having one terminal connected to the gate electrode of any one of the field effect transistors and the other terminal connected to the control terminal;
The second switch circuit constitutes the second switch circuit when the input / output terminal to which the signal power is applied when the second switch circuit is in the OFF state is used as the active terminal when OFF. Of the plurality of field effect transistors, the gate width of the field effect transistor closest to the off-state active terminal is larger than the gate width of any remaining field effect transistor located farther from the off-state active terminal. A high-frequency switch circuit characterized by that.
前記第２のスイッチ回路は、直列接続されたｎ個（ｎは２以上の整数）の電界効果トランジスタによって構成され、
前記オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（２）が成立することを特徴とする高周波スイッチ回路。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（２） A high-frequency switch circuit according to claim 4,
The second switch circuit includes n (n is an integer of 2 or more) field effect transistors connected in series,
When the gate width of the i-th field effect transistor counting from the active terminal side at the off time (i is an integer not less than 1 and not more than n) is Wg (i), the following equation (2) is satisfied. High frequency switch circuit.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (2)
前記入出力端子の一つと接地端子との間に設けられた前記基本スイッチ部は、
ソース電極とドレイン電極の間に複数のゲート電極を配設した構造をもつマルチゲート電界効果トランジスタと、
一方の端子が前記マルチゲート電界効果トランジスタのいずれかのゲートに接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第３のスイッチ回路により構成され、
この第３のスイッチ回路を構成する前記マルチゲート電界効果トランジスタのうち、前記入出力端子に最も近いゲート電極を構成要素とする電界効果トランジスタのゲート幅が、そのオフ時活性端子から、より遠い位置にある残余のいずれかのゲート電極を構成要素とする電界効果トランジスタのゲート幅よりも大きいことを特徴とする高周波スイッチ回路。 The high-frequency switch circuit according to claim 1,
The basic switch portion provided between one of the input / output terminals and a ground terminal,
A multi-gate field effect transistor having a structure in which a plurality of gate electrodes are disposed between a source electrode and a drain electrode;
A plurality of resistance elements each having one terminal connected to one of the gates of the multi-gate field effect transistor and the other terminal connected to the control terminal;
Among the multi-gate field effect transistors constituting the third switch circuit, the field effect transistor having a gate electrode closest to the input / output terminal as a component has a gate width farther from the active terminal when it is off. A high-frequency switch circuit characterized by being larger than the gate width of a field effect transistor having any one of the remaining gate electrodes as a constituent element.
前記第３のスイッチ回路は、ｎ個（ｎは２以上の整数）のゲート電極を有するマルチゲート電界効果トランジスタによって構成され、
前記入出力端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（３）が成立することを特徴とする高周波スイッチ回路。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（３） The high-frequency switch circuit according to claim 6,
The third switch circuit includes a multi-gate field effect transistor having n (n is an integer of 2 or more) gate electrodes,
When the gate width of the i-th field effect transistor counted from the input / output terminal side (i is an integer of 1 to n) is Wg (i), the following equation (3) is satisfied. Switch circuit.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (3)
前記入出力端子間に設けられた前記基本スイッチ部は、
ソース電極とドレイン電極の間に複数のゲート電極を配設した構造をもつマルチゲート電界効果トランジスタと、
一方の端子が前記マルチゲート電界効果トランジスタのいずれかのゲートに接続され、他方の端子が前記制御端子に接続される複数の抵抗素子と、を備える第４のスイッチ回路により構成され、
前記入出力端子のうち、前記第４のスイッチ回路がオフ状態のときに信号電力が印加される側の入出力端子をオフ時活性端子としたとき、前記マルチゲート電界効果トランジスタのゲート電極のうち、最も前記オフ時活性端子に近いゲート電極を構成要素とする電界効果トランジスタのゲート幅が、前記オフ時活性端子から、より遠い位置にある残余のいずれかのゲート電極を構成要素とする電界効果トランジスタのゲート幅よりも大きいことを特徴とする高周波スイッチ回路。 The high-frequency switch circuit according to claim 1,
The basic switch portion provided between the input / output terminals is
A multi-gate field effect transistor having a structure in which a plurality of gate electrodes are disposed between a source electrode and a drain electrode;
A plurality of resistance elements each having one terminal connected to one of the gates of the multi-gate field effect transistor and the other terminal connected to the control terminal.
Among the input / output terminals, when the input / output terminal to which signal power is applied when the fourth switch circuit is in the off state is an active terminal when off, of the gate electrodes of the multi-gate field effect transistor A field effect having a gate width of a field effect transistor having a gate electrode closest to the active terminal at the time of off as a constituent, and any remaining gate electrode at a position farther from the active terminal at the time of off. A high frequency switch circuit characterized by being larger than a gate width of a transistor.
前記第４のスイッチ回路は、ｎ個（ｎは２以上の整数）のゲート電極を有するマルチゲート電界効果トランジスタによって構成され、
前記オフ時活性端子側から数えてｉ番目（ｉは１以上ｎ以下の整数）の電界効果トランジスタのゲート幅をWg（ｉ）としたとき、次式（４）が成立することを特徴とする高周波スイッチ回路。
Wg（１）＞Wg（２）≧…≧Wg（ｎ−１）≧Wg（ｎ）…（４） A high-frequency switch circuit according to claim 8,
The fourth switch circuit includes a multi-gate field effect transistor having n (n is an integer of 2 or more) gate electrodes,
When the gate width of the i-th field effect transistor counting from the active terminal side in the off state (i is an integer not less than 1 and not more than n) is Wg (i), the following equation (4) is satisfied. High frequency switch circuit.
Wg (1)> Wg (2) ≧ ... ≧ Wg (n−1) ≧ Wg (n) (4)
第１および第２の接地端子（１４１，１４２）と、
第１および第２の制御端子（１３１，１３２）と、
前記第１の入出力端子（１２１）と前記第３の入出力端子（１２３）との間に接続された第１のトランスファースイッチ（１０１〜１０４）と、
前記第２の入出力端子（１２２）と前記第３の入出力端子（１２３）との間に接続された第２のトランスファースイッチ（１０５〜１０８）と、
前記第１の入出力端子（１２１）と前記第１の接地端子（１４１）との間に接続された第１のシャントスイッチ（１１１〜１１４）と、
前記第２の入出力端子（１２２）と前記第２の接地端子（１４２）との間に接続された第２のシャントスイッチ（１１５〜１１８）と、を有し、
かつ、前記第１のトランスファースイッチ（１０１〜１０４）および前記第２のシャントスイッチ（１１５〜１１８）を、前記第１の制御端子（１３１）から入力される第１の制御信号によって同時にオン／オフさせ、また、前記第２のトランスファースイッチ（１０５〜１０８）および前記第１のシャントスイッチ（１１１〜１１４）を、前記第２の制御端子（１３２）から入力される第２の制御信号によって同時にオン／オフさせ、これによって、前記第１および第３の入出力端子（１２１，１２３）間の高周波信号経路、あるいは、前記第２および第３の入出力端子（１２２，１２３）間の高周波信号経路を相補的に形成して、高周波信号の流れを制御する単極双投スイッチ（ＳＰＤＴ：Single Pole Double Throw）回路であって、
前記第１および第２のトランスファースイッチとして、請求項２または請求項３記載の前記第１のスイッチ回路、あるいは、請求項６または請求項７記載の前記第３のスイッチ回路を使用し、
また、前記第１および第２のシャントスイッチとして、請求項４または請求項５記載の前記第２のスイッチ回路、あるいは、請求項８または請求項９記載の前記第４のスイッチ回路を使用することを特徴とする単極双投スイッチ。 First to third input / output terminals (121, 122, 123);
First and second ground terminals (141, 142);
First and second control terminals (131, 132);
A first transfer switch (101 to 104) connected between the first input / output terminal (121) and the third input / output terminal (123);
A second transfer switch (105-108) connected between the second input / output terminal (122) and the third input / output terminal (123);
A first shunt switch (111 to 114) connected between the first input / output terminal (121) and the first ground terminal (141);
A second shunt switch (115-118) connected between the second input / output terminal (122) and the second ground terminal (142),
The first transfer switch (101 to 104) and the second shunt switch (115 to 118) are simultaneously turned on / off by a first control signal input from the first control terminal (131). In addition, the second transfer switch (105 to 108) and the first shunt switch (111 to 114) are simultaneously turned on by a second control signal input from the second control terminal (132). / High-frequency signal path between the first and third input / output terminals (121, 123) or high-frequency signal path between the second and third input / output terminals (122, 123) Is a single pole double throw (SPDT) circuit that controls the flow of high-frequency signals,
The first switch circuit according to claim 2 or claim 3 or the third switch circuit according to claim 6 or claim 7 is used as the first and second transfer switches,
Further, as the first and second shunt switches, the second switch circuit according to claim 4 or claim 5 or the fourth switch circuit according to claim 8 or claim 9 is used. Single pole double throw switch featuring
前記スイッチ回路は、複数の個別の電界効果トランジスタを多段接続してなる構成、あるいは、前記半導体基板上に互いに間隔を置いて設けられたソース電極とドレイン電極との間に複数のゲート電極が配設されたマルチゲート電界効果トランジスタを含む構成のいずれかを有し、
かつ、前記スイッチ回路がオフ状態のときに信号電力が印加される入出力端子をオフ時活性端子としたとき、前記スイッチ回路においては、前記多段接続された複数の電界効果トランジスタのうち、前記オフ時活性端子に最も近い電界効果トランジスタのゲート幅が、そのオフ時活性端子から、より遠い位置にある残余の電界効果トランジスタのいずれかのゲート幅よりも大きく設定され、これによって、前記多段接続の電界効果トランジスタの各々のサイズの均一性が意図的に崩されていることを特徴とする半導体装置。 A plurality of input / output terminals for inputting / outputting a high-frequency signal; and a switch circuit configured by a multi-stage field effect transistor for turning on / off electrical connection between the input / output terminals. A semiconductor device in which a high-frequency switch circuit is integrated on a semiconductor substrate,
The switch circuit has a configuration in which a plurality of individual field effect transistors are connected in multiple stages, or a plurality of gate electrodes are arranged between a source electrode and a drain electrode provided on the semiconductor substrate at intervals. Having any of the configurations including a multi-gate field effect transistor provided;
In addition, when an input / output terminal to which signal power is applied when the switch circuit is in an off state is an off-time active terminal, the switch circuit includes the plurality of field-effect transistors connected in multiple stages. The gate width of the field effect transistor closest to the active terminal is set to be larger than the gate width of any of the remaining field effect transistors located farther from the active terminal when the transistor is off. A semiconductor device, wherein the uniformity of the size of each field effect transistor is intentionally broken.
前記多段接続の電界効果トランジスタのゲート・ソース間容量を不均一化し、前記トランスファースイッチがオフ状態のときに信号電力が印加される入出力端子に近い位置にある電界効果トランジスタのゲート・ソース間容量を、より遠い位置にある、いずれかの電界効果トランジスタのゲート・ソース間容量よりも大きく設定することを特徴とする高周波スイッチ回路の設計方法。 A method for designing a high-frequency switch circuit in which a transfer switch constituting a high-frequency switch circuit is configured using a multi-stage field effect transistor,
The gate-source capacitance of the field-effect transistor in a position close to the input / output terminal to which signal power is applied when the transfer switch is in an OFF state is made non-uniform in the multi-stage field-effect transistor Is set to be larger than the gate-source capacitance of any one of the field-effect transistors located further away.
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