JP2007251463A

JP2007251463A - 半導体集積回路装置

Info

Publication number: JP2007251463A
Application number: JP2006070310A
Authority: JP
Inventors: Toshio Mochizuki; 俊男望月; Ryusei Anpo; 隆誠安保
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-03-15
Filing date: 2006-03-15
Publication date: 2007-09-27
Also published as: US7488927B2; US7714264B2; US20070229677A1; US20090095884A1

Abstract

【課題】半導体集積回路に好適で応答性を改善したカメラ用前処理ＬＳＩのような半導体集積回路装置を提供する。
ラ用前処理ＬＳＩを提供する。
【解決手段】カメラ用前処理ＬＳＩにおける黒レベル変動補償用帰還信号を形成するＤ／Ａ変換回路として、デジタル信号に対応した電流を第１導電型の第１電流源ＭＯＳＦＥＴで形成する。第１導電型の第１差動ＭＯＳＦＥＴと第２導電型の第２差動ＭＯＳＦＥＴのゲート及びドレインをそれぞれ共通に接続して上記デジタル信号を供給する。バイアス電圧が非反転入力端子に入力され、第１差動ＭＯＳＦＥＴの一方のドレインのアナログ電流出力ノードに反転入力端子が接続された差動増幅回路を設け、その出力端子と上記反転入力端子との間に抵抗素子を設けて出力端子からアナログ信号に変換された出力電圧を形成し、上記第１差動ＭＯＳＦＥＴの他方のドレインに上記バイアス電圧と同等の電圧を供給する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、例えば相関二重サンプリング（ＣＤＳ）回路やプログラマブル・ゲイン・アンプ（ＰＧＡ）のような可変増幅回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に利用して有効な技術に関するものである。

イメージセンサからの信号処理において、クランプオフセットをデジタル的に与えるようにしたフロンドエンド信号処理装置の例として、例えば特開２００１−１８９８９２公報がある。同公報の図３のように、黒レベル変動補償したデジタル輝度信号をＤＡＣによりアナログ信号に変換し、ゲートを通してコンデンサにより積分して黒レベル補償用のフィードバック電圧を記憶するというものである。
特開２００１−１８９８９２公報

特許文献１では、上記ＤＡＣの詳細は不明であるが、例えば一般的なＤＡＣである抵抗ラダーを用いた回路では、そこでの信号遅延が発生して高速性が損なわれる。また、コンデンサによって積分して黒レベル補償用のフィードバック電圧を記憶するものであるために、ＣＣＤからの信号の少なくとも１ラインの期間は保持される必要がある為、大きな容量値の容量素子であることが必要となる。そのため、かかるカメラ用前処理ＬＳＩにおいては大きな容量値の外付コンデンサ及外部端子が必要となる。

本願発明者においては、図７に示したような電流切り換え型のデジタル／アナログ（Ｄ／Ａ）変換回路（以下、単にＤＡＣという）を用いることを検討した。このＤＡＣは、３ビットの例で説明すると、電源電圧ＶＤＤ側に２進の重みを持つ電流Ｉ、２Ｉ、４Ｉを流すようにされたＰチャネルＭＯＳＦＥＴＭＰ０１、ＭＰ０２、ＭＰ０３が設けられる。これらの電流Ｉ、２Ｉ及び４Ｉは、デジタル信号Ｄ０，Ｄ１、Ｄ２とインバータ回路Ｎ１〜Ｎ３で形成された反転信号とをＰチャネル型の差動ＭＯＳＦＥＴＭＰ１とＭＰ２、ＭＰ３とＭＰ４及びＭＰ５とＭＰ６のゲートにそれぞれ供給して電流スイッチさせてアナログ電流信号を形成する。回路の接地電位ＶＳＳ側にも、２進の重みを持つ電流Ｉ、２Ｉ、４Ｉを流すようにされたＮチャネルＭＯＳＦＥＴＭＮ１１、ＭＮ１２、ＭＮ１３が設けられる。これらの電流Ｉ、２Ｉ及び４Ｉは、上記デジタル信号Ｄ０，Ｄ１、Ｄ２とインバータ回路Ｎ１〜Ｎ３で形成された反転信号とをＮチャネル型の差動ＭＯＳＦＥＴＭＮ１とＭＮ２、ＭＮ３とＭＮ４及びＭＮ５とＭＮ６のゲートにそれぞれ供給して電流加算を行ってアナログ電流信号を形成する。

上記デジタル信号Ｄ０とその反転信号をゲートに受ける差動ＭＯＳＦＥＴＭＰ１とＭＰ２及びＭＮ１とＭＮ２は、それぞれドレインが共通に接続されて、正電流と負電流を形成する。つまり、Ｐチャネル型の差動ＭＯＳＦＥＴＭＰ１とＭＰ２及びＮチャネル型の差動ＭＯＳＦＥＴＭＮ１とＭＮ２のゲートが共通に接続されることにより、デジタル信号Ｄ０がロウレベルのときには、ＰチャネルＭＯＳＦＥＴＭＰ１がオン状態になり、それに対応したＮチャネルＭＯＳＦＥＴＭＮ１がオフ状態になる。デジタル信号Ｄ０の反転信号のハイにより、ＰチャネルＭＯＳＦＥＴＭＰ２がオフ状態になり、ＮチャネルＭＯＳＦＥＴＭＮ２がオン状態になる。したがって、ＰチャネルＭＯＳＦＥＴＭＰ０１で形成された電流Ｉは、ＰチャネルＭＯＳＦＥＴＭＰ１を通して流れて正電流として出力される。これに対して、ＮチャネルＭＯＳＦＥＴＭＮ１１で形成された電流Ｉは、ＮチャネルＭＯＳＦＥＴＭＮ２を通して流れて負電流として出力される。

同様に、デジタル信号Ｄ１とその反転信号をゲートに受ける差動ＭＯＳＦＥＴＭＰ３とＭＰ４及びＭＮ３とＭＮ４も、それぞれドレインが共通に接続されて、正電流と負電流を形成する。デジタル信号Ｄ２とその反転信号をゲートに受ける差動ＭＯＳＦＥＴＭＰ５とＭＰ６及びＭＮ５とＭＮ６も、それぞれドレインが共通に接続されて、正電流と負電流を形成する。上記２進の重みを持つ電流Ｉ、２Ｉ及び４Ｉは、対応する差動ＭＯＳＦＥＴのドレインが共通接続されることにより加算されてアナログ電流信号にされる。これらの正電流と負電流は、差動増幅回路ＡＭＰ１の反転入力（−）と出力端子との間に設けられた抵抗Ｒ１及び同様な差動増幅回路ＡＭＰ２に設けられた抵抗Ｒ２に流れて、それぞれの差動増幅回路ＡＭＰ１，ＡＭＰ２の出力端子からアナログ電圧ＶＴ，ＶＢが形成される。上記差動増幅回路ＡＭＰ１，ＡＭＰ２の非反転入力端子（＋）には、バイアス電圧ＶＲＴ，ＶＲＢが供給される。これにより、差動増幅回路ＡＭＰ１は、バイアス電圧ＶＲＴを中心にして抵抗Ｒ１に流れる正電流又は負電流に対応して正電圧又は負電圧となる出力電圧ＶＴを形成する。差動増幅回路ＡＭＰ２は、バイアス電圧ＶＲＢを中心にして抵抗Ｒ２に流れる正電流又は負電流に対応して正電圧又は負電圧となる出力電圧ＶＢを形成することになる。

例えば入力デジタル信号Ｄ０が論理０から論理１に変化した時、電流源ＭＯＳＦＥＴＭＰ０１のドレインノードｎｐ１の電圧はＶＲＢ→ＶＲＴに、電流源ＭＯＳＦＥＴＭＮ１１のドレインノードｎｎ１の電圧は逆にＶＲＴ→ＶＲＢに変化する。ＭＯＳＦＥＴＭＰ０１及びＭＮ１１は、ゲート電圧がＶＢＰ及びＶＢＮのように一定でもドレイン電圧の変化により上記電流Ｉが微小に変化するという電圧−電流特性を持つので、合成されたアナログ電流が正しい電流になるまで時間を要するので、ノード電圧Ｖｘ及びＶｙは瞬間的に変化し安定するまでに時間を要して出力電圧ＶＴ，ＶＢの整定時間が長くなる。

この発明の目的は、半導体集積回路に好適で応答性を改善したカメラ用前処理ＬＳＩのような半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。撮像素子で形成された画素信号のフィードスルー部の黒レベルと信号部との差分信号に対応した出力信号を相関二重サンプリング回路で形成する。上記相関二重サンプリング回路の出力信号を可変増幅回路で増幅する。上記可変増幅回路の増幅信号をＡ／Ｄ変換回路でデジタル信号に変換する。上記デジタル出力信号とクランプ信号とから帰還信号を形成してＤ／Ａ変換回路によりアナログ信号に変換して上記可変利得増幅回路又は上記相関二重サンプリング回路に対して帰還させる。上記Ｄ／Ａ変換回路として、複数ビットのデジタル信号に対応した２進の重みの持つようにされた電流を複数の第１導電型の第１電流源ＭＯＳＦＥＴで形成する。上記複数ビットデジタル信号をそれぞれ受ける複数の第１導電型の第１差動ＭＯＳＦＥＴを設ける。上記複数の第１差動ＭＯＳＦＥＴとゲート及びドレインがそれぞれ共通に接続された複数の第２導電型の第２差動ＭＯＳＦＥＴを設ける。上記複数の第２差動ＭＯＳＦＥＴのソース側に設けられ、上記複数ビットのデジタル信号に対応した２進の重みの持つようにされた電流をそれぞれ流す複数の第２導電型の第２電流源ＭＯＳＦＥＴを設ける。非反転入力端子に所定のバイアス電圧が供給され、上記複数の第１差動ＭＯＳＦＥＴの一方のドレインが共通接続されたアナログ電流出力ノードに反転入力端子が接続された差動増幅回路を設ける。上記差動増幅回路の出力端子と上記反転入力端子との間に抵抗素子を設け、上記差動増幅回路の出力端子からアナログ信号に変換された出力電圧を形成し、上記第１差動ＭＯＳＦＥＴの他方のドレインに上記バイアス電圧と同等の電圧を供給する。

差動ＭＯＳＦＥＴの切り換わり時でも電流源ＭＯＳＦＥＴのドレイン電圧が一定であるから、入力デジタル信号の切り換わり時の出力電圧の整定時間を短縮できる。

図２には、この発明が適用されるカメラ用前処理ＬＳＩの一実施例のブロック図が示されている。図示しないＣＣＤのような撮像素子から出力される入力信号Ｖinは、カップリングコンデンサＣを介してＣＤＳ（相関二重サンプリング）によりサンプリングされる。この出力信号は、ＰＧＡ（プログラマブル・ゲイン・アンプ）で増幅される。この増幅出力信号は、Ａ／Ｄ（アナログ／デジタル）変換回路（以下、ＡＤＣという）でデジタル信号に変換される。更に、ＤＰＧＡ（デジタルＰＧＡ）により増幅されてＡＦＥ出力として取出される。また、ＰＧＡ部とＡＤＣ部のオフセットキャンセル及びクランプレベルの任意設定のためにＡＤＣの出力信号と、クランプレベル（クランプ設定値）とを加算（和）して、ＤＡＣでアナログ信号に変換してＰＧＡに加えている。

図３には、図２のＰＧＡの一実施例の回路図が示されている。この実施例のＰＧＡは、スイッチドキャパシタ増幅回路であり、スイッチＳ１がオン状態の時入力信号Ｖ１，Ｖ２をサンプリングし、スイッチＳ２がオン状態の時増幅する。スイッチＳ１とＳ２は同時にオンすることは無く、交互にオン／オフを繰り返す。本回路の入出力の関係を次式（１）に示す。
ＰＯＰ−ＰＯＮ＝Ｃ１／Ｃ２×[(Ｖ１−Ｖ２）−（ＶＲＴ−ＶＲＢ）］
＋（ＶＴ−ＶＢ） …………（１）

差動入力信号Ｖ１−Ｖ２は入力容量Ｃ１と帰還容量Ｃ２の比で決まる増幅度、つまりＣ１／Ｃ２倍となって出力に現れる。また、入力側で−（ＶＲＴ−ＶＲＢ）のレベルシフトを行い出力側で（ＶＴ−ＶＢ）のレベルシフトを行う構成になっている。このＰＧＡではオフセットキャンセルは、この出力側のレベルシフト量（ＶＴ−ＶＢ）を変えることで実行することができる。このとき、撮像素子ＣＣＤ等からの出力を処理する場合、可変範囲の中心値を（ＶＲＴ−ＶＲＢ）にすると都合が良い。そのため図４に示した特性図のようにＶＴ，ＶＢはそれぞれＶＲＴ，ＶＲＢを中心にして入力信号（入力コード）によって変化することが必要になる。カメラ用ＡＦＥに設けられるＤＡＣでは、図４に示した入出力特性を有し、高速で動作することが必要となる。

図１には、この発明に係るＤＡＣの一実施例の回路図が示されている。この実施例では、発明の理解を容易にするために３ビットの例で説明する。電源電圧ＶＤＤ側に２進の重みを持つ電流Ｉ、２Ｉ、４Ｉを流すようにされたＰチャネルＭＯＳＦＥＴＭＰ０１、ＭＰ０２、ＭＰ０３が設けられる。これらの電流Ｉ、２Ｉ及び４Ｉは、デジタル信号Ｄ０，Ｄ１、Ｄ２とインバータ回路Ｎ１〜Ｎ３で形成された反転信号とをＰチャネル型の差動ＭＯＳＦＥＴＭＰ１とＭＰ２、ＭＰ３とＭＰ４及びＭＰ５とＭＰ６のゲートにそれぞれ供給して電流スイッチさせてアナログ電流信号を形成する。この実施例では、高速で動作させるため、回路の接地電位ＶＳＳ側にも２進の重みを持つ電流Ｉ、２Ｉ、４Ｉを流すようにされたＮチャネルＭＯＳＦＥＴＭＮ０１、ＭＮ０２、ＭＮ０３が設けられる。これらの電流Ｉ、２Ｉ及び４Ｉは、上記デジタル信号Ｄ０，Ｄ１、Ｄ２とインバータ回路Ｎ１〜Ｎ３で形成された反転信号とをＮチャネル型の差動ＭＯＳＦＥＴＭＮ１とＭＮ２、ＭＮ３とＭＮ４及びＭＮ５とＭＮ６のゲートにそれぞれ供給して電流加算を行ってアナログ電流信号を形成する。

同様に、デジタル信号Ｄ１とその反転信号をゲートに受ける差動ＭＯＳＦＥＴＭＰ３とＭＰ４及びＭＮ３とＭＮ４も、それぞれドレインが共通に接続されて、正電流と負電流を形成する。デジタル信号Ｄ２とその反転信号をゲートに受ける差動ＭＯＳＦＥＴＭＰ５とＭＰ６及びＭＮ５とＭＮ６も、それぞれドレインが共通に接続されて、正電流と負電流を形成する。上記２進の重みを持つ電流Ｉ、２Ｉ及び４Ｉは、一方の差動ＭＯＳＦＥＴＭＰ２，ＭＮ２−ＭＰ４，ＭＮ４−ＭＰ６，ＭＮ６のドレインが共通接続されることにより加算されて上記正電流及び負電流のアナログ電流信号にされる。これらの正電流と負電流は、差動増幅回路ＡＭＰ１の反転入力（−）と出力端子との間に設けられた抵抗Ｒ１に流れて、差動増幅回路ＡＭＰ１の出力端子からアナログ電圧ＶＴが形成される。上記差動増幅回路ＡＭＰ１の非反転入力端子（＋）には、バイアス電圧ＶＲＴが供給される。これにより、差動増幅回路ＡＭＰ１は、バイアス電圧ＶＲＴを中心にして抵抗Ｒ１に流れる正電流又は負電流に対応して正電圧又は負電圧となる出力電圧ＶＴを形成する。

この実施例では、他方の差動ＭＯＳＦＥＴＭＰ１，ＭＮ１−ＭＰ３，ＭＮ３−ＭＰ５，ＭＮ５のドレインが共通接続されることにより加算されて上記とは逆の正電流及び負電流のアナログ電流信号が形成されるが、アナログ出力電流としては使われない。そして、これらのＭＯＳＦＥＴＭＰ１，ＭＮ１−ＭＰ３，ＭＮ３−ＭＰ５，ＭＮ５のドレインには、上記バイアス電圧ＶＲＴと同じ電圧にされたバイアス電圧ＶＲＴ’が印加される。理想的にはＶＲＴ＝ＶＲＴ’であるが、必ずしもこれに限定されず、差動ＭＯＳＦＥＴの切り換わり時に電流源ＭＯＳＦＥＴＭＰ０１〜ＭＰ０３のドレイン電圧の変動が実質的に問題にならない程度の微小な電位差があっても差し障りはない。

これにより、例えば入力デジタル信号Ｄ０が論理０から論理１に変化した時に、前記図７の回路のように電流源ＭＯＳＦＥＴＭＰ０１のドレインノードｎｐ１の電圧はＶＲＢ→ＶＲＴに、電流源ＭＯＳＦＥＴＭＮ１１のドレインノードｎｎ１の電圧は逆にＶＲＴ→ＶＲＢに変化することはなく、上記ＶＲＴ，ＶＲＴ’に維持される。したがって、入力デジタル信号Ｄ０〜Ｄ２のいずれか１つが変化した時に合成されたアナログ電流が正しい電流になるまでの待ち時間を必要しない。これにより、差動増幅回路ＡＭＰ１の反転入力端子（−）のノード電圧Ｖｘは、イマジナリーショートのために非反転入力端子（＋）のバイアス電圧ＶＲＴに安定しており、抵抗Ｒ１で形成された電圧降下に対応した出力電圧ＶＴの整定時間を短くできる。

出力電圧ＶＢに対応して上記同様な回路が設けられる。つまり、回路の接地電位ＶＳＳ側に２進の重みを持つ電流Ｉ、２Ｉ、４Ｉを流すようにされたＮチャネルＭＯＳＦＥＴＭＮ１１、ＭＮ１２、ＭＮ１３が設けられる。これらのＭＯＳＦＥＴＭＮ１１、ＭＮ１２、ＭＮ１３に対応してＮチャネル差動ＭＯＳＦＥＴＭＮ１’，ＭＮ２’と、ＭＮ３’，ＭＮ４’及びＭＮ５’，ＭＮ６’及びＰチャネル型の電流源ＭＯＳＦＥＴＭＰ１１，ＭＰ１２，ＭＰ１３及びＰチャネル差動ＭＯＳＦＥＴＭＰ１’，ＭＰ２’と、ＭＰ３’，ＭＰ４’及びＭＰ５’，ＭＰ６’が設けられる。そして、一方の差動ＭＯＳＦＥＴＭＰ２’，ＭＮ２’−ＭＰ４’，ＭＮ４’−ＭＰ６’，ＭＮ６’のドレインが共通接続されることにより加算されて上記正電流及び負電流のアナログ電流信号にされる。これらの正電流と負電流は、差動増幅回路ＡＭＰ２の反転入力（−）と出力端子との間に設けられた抵抗Ｒ２に流れて、差動増幅回路ＡＭＰ２の出力端子からアナログ電圧ＶＢが形成される。上記差動増幅回路ＡＭＰ２の非反転入力端子（＋）には、バイアス電圧ＶＲＢが供給される。これにより、差動増幅回路ＡＭＰ２は、バイアス電圧ＶＲＢを中心にして抵抗Ｒ２に流れる正電流又は負電流に対応して正電圧又は負電圧となる出力電圧ＶＢを形成する。

出力信号ＶＢは、図４の特性図のようにＶＴとは逆相であるので、前記デジタル信号Ｄ０，Ｄ１、Ｄ２とインバータ回路Ｎ１〜Ｎ３で形成された反転信号は、前記出力電圧ＶＴを形成する回路とは逆にクロスさせて供給される。上記出力信号ＶＢを形成する回路において、アナログ出力電流としては使われない他方の差動ＭＯＳＦＥＴＭＰ１’，ＭＮ１’−ＭＰ３’，ＭＮ３’−ＭＰ５’，ＭＮ５’のドレイン接続線には、上記バイアス電圧ＶＲＢと同じ電圧にされたバイアス電圧ＶＲＢ’が印加される。理想的にはＶＲＢ＝ＶＲＢ’であるが、必ずしもこれに限定されず、前記同様に差動ＭＯＳＦＥＴの切り換わり時に電流源ＭＯＳＦＥＴＭＮ１１〜ＭＮ１３のドレインノードｎｎ１〜ｎｎ３の電圧の変動が実質的に問題にならない程度の微小な電位差があってもよい。これにより、差動増幅回路ＡＭＰ２の反転入力端子（−）のノード電圧Ｖｙは、イマジナリーショートのために非反転入力端子（＋）のバイアス電圧ＶＲＢに安定しており、抵抗Ｒ２で形成された電圧降下に対応した出力電圧ＶＢの整定時間を短くできる。

上記のような２つの差動増幅回路ＡＭＰ１とＡＭＰ２に対応した２つのＤＡＣにより、図４に示した入力コードに対応した出力電圧ＶＴ，ＶＢを形成することができる。そして、この構成では、動作が高速であるとともに、出力電圧ＶＴ及びＶＢをＰＧＡに直線帰還させるので、前記特許文献１のようなコンデンサが不要であり、半導体集積回路に好適なものとなる。

図５には、この発明に係るＤＡＣの他の一実施例の回路図が示されている。この実施例では、図１のバイアス電圧ＶＲＴ’及びＶＲＢ’が省略されて、バイアス電圧ＶＲＴ及びＶＲＢそのものが用いられる。つまり、ＭＯＳＦＥＴＭＰ１、ＭＰ３、ＭＰ５及びＭＮ１、ＭＮ３、ＭＮ５のドレインは、差動増幅回路ＡＭＰ１の非反転入力端子（＋）と接続されて、バイアス電圧ＶＲＴが供給される。差動増幅回路ＡＭＰ２の反転入力端子（＋）に供給されるバイアス電圧ＶＲＢも、上記同様に差動ＭＯＳＦＥＴの共通接続された他方のドレインと接続される。

図６には、この発明に係るＤＡＣの他の更に一実施例の回路図が示されている。この実施例では、図５の差動増幅回路ＡＭＰ１に対しては、ＤＡＣを構成する負電流を供給するＮチャネル型の電流源ＭＯＳＦＥＴ及び差動ＭＯＳＦＥＴが省略される。また、差動増幅回路ＡＭＰ２に対しては、ＤＡＣを構成する正電流を供給するＰチャネル型の電流源及び差動ＭＯＳＦＥＴが省略される。このようにした場合には、図４の特性図の左半分の出力電圧ＶＴ，ＶＢが形成されない。このため、入力デジタル信号に対してオフセット分が加算されて、左半分の特性を使用して前記ＰＧＡ及びＡＤＣのオフセットキャンセル及び黒レベルクランプレベルを設定できるようにすればよい。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＤＡＣに入力される帰還信号を形成する回路は上記ＰＧＡ、ＡＤＣのオフセットキャンセルさせ、及び黒レベルクランプレベルを設定できるものであればよい。更に、ＣＳＤに帰還させてＣＤＳでのオフセット等もキャンセルさせるものであってもよい。ＣＤＳやＰＧＡ及びＡＤＣの具体的回路構成は、種々の実施例形態を採ることができる。この発明は、カメラ用前処理ＬＳＩに向けた半導体集積回路装置に広く利用することができる。

この発明に係るＤＡＣの一実施例を示す回路図である。この発明が適用されるカメラ用前処理ＬＳＩの一実施例を示すブロック図である。図２のＰＧＡの一実施例を示す回路図である。この発明に係るＤＡＣの動作を説明するための入出力特性図である。この発明に係るＤＡＣの他の一実施例を示す回路図である。この発明に係るＤＡＣの他の更に一実施例を示す回路図である。本願発明者において先に検討されたＤＡＣの回路図である。

符号の説明

ＭＰ０１〜ＭＰ０３，ＭＮ０１〜ＭＮ０３，ＭＮ１１〜ＭＮ１３…電流源ＭＯＳＦＥＴ、ＭＰ１〜ＭＰ６，ＭＮ１〜ＭＮ１２…差動ＭＯＳＦＥＴ、ＣＤＳ…相関二重サンプリングアンプ、Ｃ１，Ｃ２…キャパシタ、ＳＷ，Ｓ１，Ｓ２…スイッチ、ＰＧＡ…プログラマブル・ゲイン・アンプ、ＡＤＣ…アナログ／デジタル変換回路、ＤＰＧＡ…デジタル・プログラマブル・ゲイン・アンプ、ＤＡＣ…デジタル／アナログ変換回路、Ｓ１，Ｓ２…スイッチ、Ｃ１，Ｃ２…キャパシタ、

Claims

撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路と、
上記相関二重サンプリング回路の出力信号を増幅する可変増幅回路と、
上記可変増幅回路の増幅信号を受けるＡ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の出力信号とクランプ信号とから形成された帰還信号を受けて、アナログ信号に変換して上記可変利得増幅回路又は上記相関二重サンプリング回路に対して帰還させるＤ／Ａ変換回路とを備え、
上記Ｄ／Ａ変換回路は、
複数ビットのデジタル信号に対応した２進の重みの持つようにされた電流をそれぞれ流す複数の第１導電型の第１電流源ＭＯＳＦＥＴと、
上記複数ビットデジタル信号をそれぞれ受ける複数の第１導電型の第１差動ＭＯＳＦＥＴと、
上記複数の第１差動ＭＯＳＦＥＴとゲート及びドレインがそれぞれ共通に接続された複数の第２導電型の第２差動ＭＯＳＦＥＴと、
上記複数の第２差動ＭＯＳＦＥＴのソース側に設けられ、上記複数ビットのデジタル信号に対応した２進の重みの持つようにされた電流をそれぞれ流す複数の第２導電型の第２電流源ＭＯＳＦＥＴと、
非反転入力端子に所定のバイアス電圧が供給され、上記複数の第１差動ＭＯＳＦＥＴの一方のドレインが共通接続されたアナログ電流出力ノードに反転入力端子が接続された差動増幅回路と、
上記差動増幅回路の出力端子と上記反転入力端子との間に設けられた抵抗素子とを有し、
上記差動増幅回路の出力端子からアナログ信号に変換された出力電圧を形成する半導体集積回路装置。
請求項１において、
上記第１差動ＭＯＳＦＥＴの他方のドレインは、上記バイアス電圧と同等の電圧が供給され、
上記第１差動ＭＯＳＦＥＴの他方のドレインは、上記差動増幅回路の非反転入力端子に接続される半導体集積回路装置。
請求項２において、
上記可変利得増幅回路は、
第１タイミングで入力容量に入力信号を取り込み、
第２タイミングでは上記入力容量と帰還容量との容量比により電圧利得が設定されるものであり、
上記帰還信号は、第１タイミング期間中に上記帰還容量に加えられる半導体集積回路装置。
請求項３において、
上記可変利得増幅回路は、
非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子を持つ完全差動増幅回路と、
上記入力容量を有する第１と第２入力部と、
上記帰還容量を有する第１と第２帰還部とを有し、
上記Ｄ／Ａ変換回路は、
上記第１電流源ＭＯＳＦＥＴ、第１差動ＭＯＳＦＥＴ、第２電流源ＭＯＳＦＥＴ及び差動増幅回路と抵抗素子からなる第１回路及び第２回路を有し、
上記第１回路は、第１バイアス電圧が上記差動増幅回路の非反転入力端子に供給されて第１アナログ出力信号を形成して上記第１帰還部に帰還し、
上記第２回路は、上記第１バイアス電圧と異なる第２バイアス電圧が上記差動増幅回路の非反転入力端子に供給されて第２アナログ出力信号を形成して上記第２帰還部に帰還する半導体集積回路装置。
請求項４において、
上記Ａ／Ｄ変換回路の出力信号を受けてデジタル可変利得増幅回路を更に備える半導体集積回路装置。
撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路と、
上記相関二重サンプリング回路の出力信号を増幅する可変増幅回路と、
上記可変増幅回路の増幅信号を受けるＡ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の出力信号とクランプ信号とから形成された帰還信号を受けて、アナログ信号に変換して上記可変利得増幅回路又は上記相関二重サンプリング回路に対して帰還させるＤ／Ａ変換回路とを備え、
上記Ｄ／Ａ変換回路は、
複数ビットのデジタル信号に対応した２進の重みの持つようにされた電流をそれぞれ流す複数の第１導電型の第１電流源ＭＯＳＦＥＴと、
上記複数ビットデジタル信号をそれぞれ受ける複数の第１導電型の第１差動ＭＯＳＦＥＴと、
非反転入力端子に所定のバイアス電圧が供給され、上記複数の第１差動ＭＯＳＦＥＴの一方のドレインが共通接続されたアナログ電流出力ノードに反転入力端子が接続された差動増幅回路と、
上記差動増幅回路の出力端子と上記反転入力端子との間に設けられた抵抗素子とを有し、
上記差動増幅回路の出力端子からアナログ信号に変換された出力電圧を形成する半導体集積回路装置。
請求項６において、
上記第１差動ＭＯＳＦＥＴの他方のドレインは、上記バイアス電圧が供給され、
上記可変利得増幅回路は、
第１タイミングで入力容量に入力信号を取り込み、
第２タイミングでは上記入力容量と帰還容量との容量比により電圧利得が設定されるものであり、
上記帰還信号は、第１タイミング期間中に上記帰還容量に加えられる半導体集積回路装置。
請求項７において、
上記可変利得増幅回路は、
非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子を持つ完全差動増幅回路と、
上記入力容量を有する第１と第２入力部と、
上記帰還容量を有する第１と第２帰還部とを有し、
上記Ｄ／Ａ変換回路は、
上記第１電流源ＭＯＳＦＥＴ、第１差動ＭＯＳＦＥＴ及び差動増幅回路と抵抗素子により第１回路を構成し、
上記複数ビットのデジタル信号に対応した２進の重みの持つようにされた電流をそれぞれ流す複数の第２導電型の第２電流源ＭＯＳＦＥＴと、
上記複数ビットデジタル信号をそれぞれ受ける複数の第２導電型の第２差動ＭＯＳＦＥＴと、
非反転入力端子に所定のバイアス電圧が供給され、上記複数の第２差動ＭＯＳＦＥＴの一方のドレインが共通接続されたアナログ電流出力ノードに反転入力端子が接続された差動増幅回路と、
上記差動増幅回路の出力端子と上記反転入力端子との間に設けられた抵抗素子とを有し、
上記差動増幅回路の出力端子からアナログ信号に変換された出力電圧を形成し、
上記第２差動ＭＯＳＦＥＴの他方のドレインに上記バイアス電圧を供給した第２回路を更に備え、
上記第１回路は、第１バイアス電圧が上記差動増幅回路の非反転入力端子に供給されて第１アナログ出力信号を形成して上記第１帰還部に帰還し、
上記第２回路は、上記第１バイアス電圧と異なる第２バイアス電圧が上記差動増幅回路の非反転入力端子に供給されて第２アナログ出力信号を形成して上記第２帰還部に帰還する半導体集積回路装置。
請求項８において、
上記Ａ／Ｄ変換回路の出力信号を受けてデジタル可変利得増幅回路を更に備える半導体集積回路装置。