JP2007251095A - 半導体製造方法 - Google Patents

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Abstract

【課題】パターンコーナー部の形状を制御し、半導体装置の特性のばらつき、劣化を抑えることが可能な半導体製造方法を提供する。
【解決手段】（１００）シリコン基板の＜１００＞方向に沿ってトレンチパターンをレイアウトする工程と、レイアウトされたトレンチパターンに基づき、（１００）シリコン基板にトレンチを形成する工程と、トレンチの形成された（１００）シリコン基板を、低圧還元雰囲気中でアニールする工程を備える。
【選択図】図１

Description

本発明は、シリコン基板を用いた半導体製造方法に関する。
半導体装置の製造工程において、シリコン基板や、その上に積層したポリシリコン膜、その他の絶縁膜をパターニングする際、パターンのコーナーとなるべき箇所（以下パターンコーナー部と記す）は、リソグラフィの光学的限界やエッチング時の制御性の限界が存在するため、直角に形成することができず、丸まりを持つことになる。
通常、パターンのレイアウトにはある程度のマージンが設けられている。これは、各パターンのサイズばらつきや、パターン間の合わせずれにより、活性化領域とゲート電極の重なり部分の幅で決められるチャネル幅が変動して、ＭＯＳＦＥＴの駆動電流が変動したり、活性化領域とコンタクトの重なり面積が小さくなり、コンタクト抵抗が上昇するため、特性がばらつき、集積回路動作に悪影響を与えるためである。
デザインルールの縮小に伴い、９０ｎｍ、６５ｎｍ世代においては、例えば活性化領域とゲート電極との重なりマージンを０．１μｍ程度以下にする必要がある。
しかしながら、実際の加工で形成されるパターンコーナー部の丸まり形状は、曲率半径０．１μｍ程度となるため、実質的なマージンが得られないことになり、特性のばらつき、劣化を抑えることが困難であるという問題がある。
一方、非特許文献１、２に開示されているように、低圧還元雰囲気においてアニールを行うことにより、シリコンマイグレーションが引き起こされることを用いて、加工後の形状を熱処理により変形させる手法が提案されている。（例えば特許文献１の［図８］など参照）。しかしながら、パターンコーナー部の形状を制御するには至っていない。
特開２０００−３５７７７９号公報 Ｔ.Ｓａｉｔｏ,ｅｔ.ａｌ."Ｔｒｅｎｃｈ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ Ｈｙｄｒｏｇｅｎ Ａｎｎｅａｌｉｎｇ ｆｏｒ Ｒｅａｌｉｚｉｎｇ Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｔｈｉｎ Ｄｉｅｌｅｃｔｒｉｃ Ｆｉｌｍｓ"，１９９８ ＶＬＳＩ Ｓｙｍｐｏ. Ｓ．Ｍａｔｓｕｄａ，ｅｔ．ａｌ．"Ｎｏｖｅｌ Ｃｏｒｎｅｒ Ｒｏｕｎｄｉｎｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｕｔｉｌｉｚｉｎｇ ＭＳＴＳ （Ｍｉｃｒｏ−Ｓｔｒｕｃｔｕｒｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）"，１９９８ ＩＥＤＭ
本発明は、パターンコーナー部の形状を制御し、半導体装置の特性のばらつき、劣化を抑えることが可能な半導体製造方法を提供することを目的とするものである。
本発明の一態様によれば、（１００）シリコン基板の＜１００＞方向に沿ってトレンチパターンをレイアウトする工程と、レイアウトされたトレンチパターンに基づき、（１００）シリコン基板にトレンチを形成する工程と、トレンチの形成された（１００）シリコン基板を、低圧還元雰囲気中でアニールする工程を備えることを特徴とする半導体製造方法が提供される。
本発明の一実施態様によれば、半導体製造方法において、パターンコーナー部の形状を制御し、半導体装置の特性ばらつき、劣化を抑えることが可能となる。
以下本発明の実施形態について、図を参照して説明する。
（実施形態１）
図１（ａ）〜（ｃ）に、本実施形態により形成される半導体装置の、レイアウトパターンと加工形状、変形形状の概念図を示す。図１（ａ）に示すように、パターンは、＜１００＞方向に沿って、すなわち活性化領域１の辺１ａ、１ｂが、＜１００＞方向となるようにレイアウトされている。
このようなレイアウトに従い、図１（ｂ）に示すように、通常のプロセスにより、シリコン基板（１００）面上に、パターンコーナー部１ｃ’が丸まりを持つ活性化領域１’のパターンを形成する。
そして、図１（ｃ）に示すように、これを所定条件にてアニールすることにより、パターンコーナー部１ｃ”の丸まりの曲率半径が小さくなる方向（鋭角）に変形させ、活性化領域１”を形成する。
このような半導体装置のパターンは、具体的には図２に示すようなフローにより形成される。以下に一般的に半導体装置の素子分離として用いられる、絶縁膜埋め込み素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）形成の工程を例に挙げて説明する。尚、図３〜図８において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面図を示す。
先ず、図３（ａ）、（ｂ）に示すように、シリコン基板１０の（１００）面上に、活性化領域のパターンのマスク１２を形成する。このとき、シリコン基板１１の結晶方向またはリソグラフィ時のマスク位置を調整（回転）することによって、活性化領域の辺となる１２ａ、１２ｂが＜１００＞方向に沿うようにレイアウトする。そして、絶縁膜、例えばＳｉＮ膜やＣＶＤ酸化膜、又はこれらの積層膜を形成し、通常のリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など通常のエッチング加工によってパターニングすることにより、基板加工時のマスクを形成する。
このとき、形成されたマスクのコーナー部分１２ｃは、光学的限界や加工プロセス的限界によって決まる丸まり形状を持つ。丸まり形状は、例えば９０ｎｍ、６５ｎｍ世代で、ＡｒＦエキシマレーザを用いたリソグラフィや、通常のエッチング加工により、曲率半径０．１μｍ程度となる。
次いで、図４（ａ）、（ｂ）に示すように、形成されたマスク１２を用いて、シリコン基板１０を所定量、例えば９０ｎｍ、６５ｎｍ世代では３００ｎｍ程度を、ＲＩＥなど通常の手法によりエッチングして、活性化領域１１及びトレンチ１３を形成する。
そして、図５（ａ）、（ｂ）に示すように、低圧還元雰囲気、例えば減圧のＨ２雰囲気でアニールを施す。このとき、アニール条件を、例えば、温度：９５０℃、圧力：３８０Ｔｏｒｒで６０秒とする。このとき、例えばＭＯＳＦＥＴのチャネルとなる（１００）面は、マスクにより保護されている。
このような条件でアニールすることにより、シリコンマイグレーションを引き起こし、絶縁膜のマスク１２形状は変わらないが、活性化領域１０のパターンコーナー部１０ｃが鋭角、すなわち曲率半径が小さくなる方向に変形する。
これは、シリコンマイグレーションによりシリコン結晶表面が流動して、表面エネルギーが安定する面の面積が広くなるためである。すなわち、シリコン結晶面の表面エネルギーは、（１１１）：８．５ｅＶ／ｎｍ２＜（１００）：９．０ｅＶ／ｎｍ２＜（１１０）：１０．４ｅＶ／ｎｍ２の順で大きくなるため、マイグレーション後には、（１１０）面より安定する（１００）面の面積が増える。つまり、＜１００＞方向にレイアウトした場合、シリコンマイグレーションにより（１００）面が増える方向にシフトし、パターンコーナー部が鋭角となるように形状が変わることになる。
そして、通常の素子分離工程と同様に、図６（ａ）、（ｂ）に示すように、トレンチ１３内を酸化し、絶縁膜１４を成膜した後、ＣＭＰ等の工程を経て素子分離構造が形成される。
次いで、図７（ａ）、（ｂ）に示すように、ゲート部を酸化してゲート絶縁膜１５ａを形成し、ゲート電極用のポリシリコン膜１５ｂを成膜する。
そして、図８（ａ）、（ｂ）に示すように、通常のリソグラフィ法により、ゲート電極１５を形成する。さらに、通常の半導体装置の製造プロセスと同様に、コンタクト、上層配線、層間絶縁膜などを形成して、半導体装置が形成される。
このようにして、シリコン基板にトレンチパターンを形成した後、低圧還元雰囲気においてアニールを行なうことにより、パターンコーナー部を鋭角に変形させることができる。
そして、さらに、例えば図９に示すような活性化領域１に対して、ゲート電極２、コンタクト３をレイアウトしたパターンにおいて、図１０に示すように、通常のプロセスにより形成されたパターンコーナー部が丸まりを持つ活性化領域１’上に、ゲート電極２’、コンタクト３’を形成すると、図１１に示すように、デザインルールに基づくマージンでは、合わせずれが生じた際に、パターンコーナー部の丸まりと、ゲート下のチャネルやコンタクトが重なってしまうことが懸念されるため、パターンコーナー部とゲート、コンタクト間の距離をより大きく取る必要がある。しかしながら、図１２に示すように、活性化領域１’’のパターンコーナー部を、鋭角に変形させることにより、図１３にパターンコーナー部の拡大図を示すように、実線で示す変形後の活性化領域１”は、破線で示す変形前の活性化領域１’よりΔ分マージンを大きく取ることができ、ゲート電極２”、コンタクト３”を形成する際の合わせずれにより、チャネル幅や活性化領域との接触面積が変動することによる特性のばらつき、集積回路動作への悪影響を抑えることが可能となる。
従って、デザインルールの縮小によるチップサイズのシュリンクや、半導体装置の歩留り向上を図ることが可能となる。
本実施形態において、アニールの雰囲気として、減圧のＨ２雰囲気で、温度：９５０℃、圧力：３８０Ｔｏｒｒで６０秒という条件を挙げているが、圧力１０Ｔｏｒｒで温度９００〜１１００℃、温度１０００℃で圧力１００Ｔｏｒｒ以下など、シリコンマイグレーションが生じる条件であれば特に限定されるものではない。
また、適用される半導体装置は特に限定されるものではなく、例えばＭＯＳＦＥＴ、バイポーラ、抵抗素子、ダイオードなどの種々の回路に適用することが可能である。
尚、通常のシリコン基板では、シリコン基板の外周にノッチまたはオリフラと呼ばれる結晶方向識別用の加工がされており、通常の半導体製造工程においては、（１００）面を上にして円形のシリコン基板の＜１１０＞方向に、結晶方向識別用の加工を施した半導体基板を用いることが多い。このようなシリコン基板を用いる場合、４５度回転した方向に沿ったレイアウトを行う必要がある。しかしながら、ウエハ上＜１００＞方向にノッチまたはオリフラを形成したシリコン基板を用いることにより、そのまま０度、９０度方向にレイアウトして、リソグラフィやエッチング加工を行うことができるため、従来のリソグラフィ装置等の半導体製造装置をそのまま用いることが可能である。
本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
本発明の一態様により形成される半導体装置のレイアウトパターンと加工形状、変形形状の概念図。 本発明の一態様における半導体装置の製造工程のフローを示す図。 本発明の一態様における半導体製造工程を示す図。 本発明の一態様における半導体製造工程を示す図。 本発明の一態様における半導体製造工程を示す図。 本発明の一態様における半導体製造工程を示す図。 本発明の一態様における半導体製造工程を示す図。 本発明の一態様における半導体製造工程を示す図。 本発明の一態様により形成される半導体装置のレイアウトパターンを示す図。 本発明の一態様により形成されるパターンの加工形状を示す図。 本発明の一態様により形成されるパターンの加工形状を示す図。 本発明の一態様により形成されるパターンの変形形状を示す図。 本発明の一態様により形成されるパターンの変形形状を示す図。
符号の説明
１、１’、１”、１１ 活性化領域
２、２’、２” ゲート電極
３、３’、３” コンタクト
１０ シリコン基板
１２ マスク
１３ トレンチ
１４ 絶縁膜
１５ ゲート電極

Claims (5)

  1. （１００）シリコン基板の＜１００＞方向に沿ってトレンチパターンをレイアウトする工程と、
    前記レイアウトされたトレンチパターンに基づき、前記（１００）シリコン基板にトレンチを形成する工程と、
    前記トレンチの形成された前記（１００）シリコン基板を、低圧還元雰囲気中でアニールする工程を備えることを特徴とする半導体製造方法。
  2. 前記アニールは、水素雰囲気で、温度９００〜１１００℃、圧力１００Ｔｏｒｒ以下で行なわれることを特徴とする請求項１に記載の半導体製造方法。
  3. 前記アニールする工程において、前記（１００）シリコン基板表面にマスクが施されていることを特徴とする請求項１又は２に記載の半導体製造方法。
  4. 前記（１００）シリコン基板は、＜１００＞方向の結晶識別用加工が施されていることを特徴とする請求項１乃至３のいずれかに記載の半導体製造方法。
  5. 前記トレンチを絶縁膜で埋め込み、素子分離することを特徴とする請求項１乃至４のいずれかに記載の半導体製造方法。
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