JP2006332404A - 半導体装置の製造方法及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- 230000001590 oxidative effect Effects 0.000 claims abstract description 14
- 238000001039 wet etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 24
- 230000015556 catabolic process Effects 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- 238000000137 annealing Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 143
- 238000002955 isolation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
【課題】 能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 ウェットエッチング工程による下地酸化膜１２の後退は、トレンチ１４における上部エッジ１４１の形状変化に影響を与える。従って、下地酸化膜１２の厚さも重要で最適化を図る。また、トレンチ１４内の表面を酸化する際、１０００℃を越えて酸化し、さらに、この酸化工程より高温でアニール工程を実施することにより、ストレスを緩和させる。また、プレ酸化膜１６は、面内均一性向上のため制御し得る程度で薄膜化される。プレ酸化膜１６を完全に除去する際、トレンチ１４上部エッジ１４１のラウンド形状の表面を露出させる。これにより、トレンチ１４上縁部のシリコンの供給を増大させる。
【選択図】 図１
【解決手段】 ウェットエッチング工程による下地酸化膜１２の後退は、トレンチ１４における上部エッジ１４１の形状変化に影響を与える。従って、下地酸化膜１２の厚さも重要で最適化を図る。また、トレンチ１４内の表面を酸化する際、１０００℃を越えて酸化し、さらに、この酸化工程より高温でアニール工程を実施することにより、ストレスを緩和させる。また、プレ酸化膜１６は、面内均一性向上のため制御し得る程度で薄膜化される。プレ酸化膜１６を完全に除去する際、トレンチ１４上部エッジ１４１のラウンド形状の表面を露出させる。これにより、トレンチ１４上縁部のシリコンの供給を増大させる。
【選択図】 図１
Description
本発明は、半導体装置製造に係り、特に微細化が要求される半導体集積回路において、トレンチ素子分離技術を用いた高耐圧ＭＯＳ型素子を有する半導体装置の製造方法及び半導体装置に関する。
液晶表示装置等に用いられるドライバＩＣでは、駆動出力部に電源電圧１０Ｖ以上で動作可能な厚いゲート絶縁膜とソース−ドレイン間耐圧（ドレイン耐圧）を有する高耐圧ＭＯＳトランジスタが構成される。高耐圧ＭＯＳトランジスタは、高いドレイン耐圧を確保するためオフセットゲート構造を有する。オフセットゲート構造は、混載されるロジック部（ＣＭＯＳ）で用いられているトレンチ素子分離膜を伴う。すなわち、ゲート−ドレイン電極間に溝部（トレンチ）を形成し、この溝部の表面に沿って低濃度ドリフト領域を設ける（例えば、特許文献１）。
特開２００１−１５７３４号公報（４頁、図２〜図５）
高耐圧ＭＯＳトランジスタのオフセットゲート構造に関し、トレンチ構造を使用した場合、能動部端部のゲート絶縁膜の膜厚が不十分で、信頼性低下が懸念される。例えば、トレンチ分離膜としてトレンチ全体を酸化膜で埋め込んだ状態にする。その後、酸化工程によってシリコン基板上にゲート酸化膜を形成するのであるが、能動部端部はトレンチ分離膜（酸化膜）にシリコンの供給を阻まれ、厚さ不十分のゲート酸化膜ができ易い。これにより、所要の膜厚に到達しないゲート酸化膜部分が存在し、耐圧不十分の素子となる恐れがある。
本発明は上記のような事情を考慮してなされたもので、能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供しようとするものである。
本発明に係る半導体装置の製造方法は、シリコン半導体基板における第１導電型のウェル領域上を含んで下地酸化膜を形成する工程と、前記下地酸化膜上に窒化膜を形成する工程と、前記窒化膜及び下地酸化膜を選択的にエッチングしてマスクパターンを形成する工程と、前記マスクパターンに従って前記半導体基板をエッチングし、トレンチを形成する工程と、前記下地酸化膜の縁部を後退させるウェットエッチング工程と、千数十℃のドライ酸化雰囲気により前記トレンチ内の表面を酸化する工程と、前記酸化する工程より高い温度で行うアニール工程と、前記トレンチ内に絶縁膜を埋め込む工程と、前記絶縁膜を平坦化する工程と、前記マスクパターンを除去する工程と、前記下地酸化膜の残膜を除去する工程と、前記半導体基板上にプレ酸化膜を形成する工程と、前記第１導電型領域上に前記絶縁膜を跨ぐ深さの第２導電型の不純物領域を形成する工程と、前記プレ酸化膜を除去すると共に前記トレンチ上部のラウンド形状の表面が露出されるようにするエッチング工程と、縁部側が前記第２導電型の不純物領域縁部上から前記絶縁膜縁部上にかけて配されるよう前記第１導電型領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。
上記本発明に係る半導体装置の製造方法によれば、ウェットエッチング工程による下地酸化膜の後退は、トレンチにおける上部エッジの形状変化に影響を与える。従って、下地酸化膜の厚さも重要である。また、トレンチ内の表面を酸化する際、１０００℃を越えて酸化することにより、良質な絶縁体が形成される。さらに、酸化工程より高温でアニール工程を実施することによりストレス緩和に寄与する。プレ酸化膜は、面内均一性向上のため制御し得る程度で薄膜化される。下地酸化膜と同等の厚さで設けられれば、除去する場合に、制御が参照でき扱い易い。プレ酸化膜を完全に除去する際、オーバーエッチングによりトレンチ上部のラウンド形状の表面を露出させる。これにより、トレンチ上縁部のシリコンの供給を増大させる。ゲート絶縁膜は、その縁部において、極端な先細りが解消され、中央部の平均的な厚さに近付けられる形態となる。
上記本発明に係る半導体装置の製造方法において、前記ウェル領域は高耐圧デバイス用の高耐圧ウェル領域であり、前記ゲート絶縁膜は、その縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足することを特徴とする。トレンチ上縁部において酸化に必要なシリコンが緩やかなラウンド形状で露出するので、ゲート絶縁膜の端部の膜減りが大幅に抑えられる。
また、上記本発明に係る半導体装置の製造方法において、前記下地酸化膜は１０ｎｍの膜厚を目標に形成することを特徴とする。ウェットエッチング工程による下地酸化膜の後退は、トレンチにおける上部エッジの形状変化に影響を与える。従って、下地酸化膜の厚さも重要である。下地酸化膜を１０ｎｍ程度にすることで、より緩やかなラウンド形状のトレンチ上部エッジの形状が実現される。
本発明に係るより好ましい半導体装置の製造方法は、シリコン半導体基板に第１導電型の第１ウェル領域を形成する工程と、前記第１ウェル領域上を含んで下地酸化膜を形成する工程と、前記下地酸化膜上にマスク用の窒化膜を形成する工程と、前記窒化膜及び下地酸化膜を選択的にエッチングしてマスクパターンを形成する工程と、前記マスクパターンに従って前記半導体基板をエッチングし、トレンチを形成する工程と、前記下地酸化膜の縁部を後退させるウェットエッチング工程と、千数十℃のドライ酸化雰囲気により前記トレンチ内の表面を酸化する工程と、前記酸化する工程より高い温度で行うアニール工程と、前記トレンチ内に絶縁膜を埋め込む工程と、前記絶縁膜を化学的機械的研磨により平坦化する工程と、前記マスクパターンを除去する工程と、前記下地酸化膜の残膜を除去する工程と、前記半導体基板上にプレ酸化膜を１０ｎｍ±０．５ｎｍの厚さになるように形成する工程と、前記第１導電型領域上に前記絶縁膜を跨ぐ深さの第２導電型の不純物領域を形成する工程と、前記プレ酸化膜を完全に除去すると共に前記トレンチ上部のラウンド形状の表面が露出されるようにするエッチング工程と、少なくとも縁部側が前記第２導電型の不純物領域縁部上から前記絶縁膜縁部上にかけて配されるよう前記第１導電型領域上に第１ゲート絶縁膜を形成する工程と、前記第１ウェル領域以外の前記半導体基板の所定部に前記第１導電型または第２導電型の第２ウェル領域を形成する工程と、前記第２ウェル領域における前記半導体基板上に前記第１ゲート絶縁膜より膜厚の小さい第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上及び前記第２ゲート絶縁膜上にそれぞれ第１ゲート電極及び第２のゲート電極を形成する工程と、前記第２ゲート電極を隔てて両側の前記半導体基板上に前記第２ウェル領域と反対導電型の不純物領域を形成する工程と、を含む。
上記本発明に係る半導体装置の製造方法において、ウェットエッチング工程による下地酸化膜の後退は、トレンチにおける上部エッジの形状変化に影響を与える。従って、下地酸化膜の厚さも重要である。また、トレンチ内の表面を酸化する際、１０００℃を越えて酸化することにより、良質な絶縁体が形成される。さらに、酸化工程より高温でアニール工程を実施することによりストレス緩和に寄与する。プレ酸化膜は、面内均一性向上のため制御し得る程度で薄膜化され１０ｎｍ±０．５ｎｍの厚さになるように形成する。下地酸化膜と同等の厚さで設けられれば、除去する場合に、制御が参照でき扱い易い。プレ酸化膜を完全に除去する際、オーバーエッチングによりトレンチ上部のラウンド形状の表面を露出させる。これにより、トレンチ上縁部のシリコンの供給を増大させる。第１ゲート絶縁膜は、その縁部において、極端な先細りが解消され、中央部の平均的な厚さに近付けられる形態となる。第１ゲート絶縁膜形成後、他のデバイスとして第２ウェル領域、第２ゲート絶縁膜が形成される。第１ゲート電極及び第２ゲート電極は同一工程で形成可能である。
なお、本発明に係る半導体装置の製造方法は、次のいずれかの特徴を有することによって高信頼性の半導体デバイスが構成できる。
前記下地酸化膜は１０ｎｍの膜厚を目標に形成することを特徴とする。
前記トレンチ内の表面を酸化する工程は、前記トレンチ内壁が略３０ｎｍの厚さの酸化膜になるような酸化処理時間がとられることを特徴とする。
前記絶縁膜はプラズマシリコン酸化膜であり、高密度プラズマによって成膜されることを特徴とする。
前記第２ゲート絶縁膜は通常耐圧に用いられるのに対して前記第１ゲート絶縁膜は高耐圧用として用いられ、前記第１ゲート絶縁膜は、その縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足することを特徴とする。
前記下地酸化膜は１０ｎｍの膜厚を目標に形成することを特徴とする。
前記トレンチ内の表面を酸化する工程は、前記トレンチ内壁が略３０ｎｍの厚さの酸化膜になるような酸化処理時間がとられることを特徴とする。
前記絶縁膜はプラズマシリコン酸化膜であり、高密度プラズマによって成膜されることを特徴とする。
前記第２ゲート絶縁膜は通常耐圧に用いられるのに対して前記第１ゲート絶縁膜は高耐圧用として用いられ、前記第１ゲート絶縁膜は、その縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足することを特徴とする。
本発明に係る半導体装置は、シリコン半導体基板における第１導電型のウェル領域に、互いに離間して設けられトレンチに埋め込まれた第１、第２の絶縁膜と、前記ウェル領域上に前記第１の絶縁膜を跨ぐ深さで形成された第２導電型の第１不純物領域、及び前記ウェル領域上に前記第２の絶縁膜を跨ぐ深さで形成された第２導電型の第２不純物領域と、前記第１、第２不純物領域間における前記ウェル領域表面のチャネル部上を含み両端が前記第１絶縁膜の一方縁部、前記第２絶縁膜の一方縁部に繋がり、縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１、第２不純物領域より高濃度の第２導電型で、前記第１絶縁膜の他方縁部側近傍の前記第１不純物領域上に形成されたソース拡散層及び前記第２絶縁膜の他方縁部側近傍の前記第２不純物領域上に形成されたドレイン拡散層と、を具備する。
上記本発明に係る半導体装置によれば、ゲート絶縁膜は、両端が第１絶縁膜の一方縁部、第２絶縁膜の一方縁部に繋がり、縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足する。これにより、ゲート絶縁膜の膜減りが抑えられた信頼性ある高耐圧デバイスが実現される。
図１（ａ）〜（ｇ）は、それぞれ本発明の一実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。トレンチ分離絶縁膜に囲まれる半導体基板上に比較的厚いゲート絶縁膜を要する高耐圧素子を構成する場合に次のような製造工程を経る。
図１（ａ）に示すように、シリコン半導体基板において第１導電型のウェル領域１１が形成されている。このウェル領域１１は高耐圧ウェルとして、後述のトレンチ分離領域形成工程前に配備する。このウェル領域１１上を含んで下地酸化膜１２を形成する。下地酸化膜１２はウェット酸化法を用い、シリコン酸化膜を１０ｎｍ程度成膜する。次に、下地酸化膜１１上にＣＶＤ法を用いてシリコン窒化膜１３を１５０ｎｍ程度成膜する。次に、フォトリソグラフィ工程、エッチング工程を経て、マスクパターンＭＰを形成する。その後、マスクパターンＭＰに従って、半導体基板をエッチングし、トレンチ１４を形成する。
図１（ａ）に示すように、シリコン半導体基板において第１導電型のウェル領域１１が形成されている。このウェル領域１１は高耐圧ウェルとして、後述のトレンチ分離領域形成工程前に配備する。このウェル領域１１上を含んで下地酸化膜１２を形成する。下地酸化膜１２はウェット酸化法を用い、シリコン酸化膜を１０ｎｍ程度成膜する。次に、下地酸化膜１１上にＣＶＤ法を用いてシリコン窒化膜１３を１５０ｎｍ程度成膜する。次に、フォトリソグラフィ工程、エッチング工程を経て、マスクパターンＭＰを形成する。その後、マスクパターンＭＰに従って、半導体基板をエッチングし、トレンチ１４を形成する。
次に、図１（ｂ）に示すように、ウェットエッチング工程を経て、下地酸化膜１２の縁部を３５ｎｍ程度後退させる。その後、千数十℃、好ましくは１０５０℃程度のドライ酸化雰囲気によりトレンチ１４内の表面を酸化する（破線）。そして、ストレスを緩和させるため、上記酸化工程より高い温度、例えば１１００℃でアニールを行う。
図２は、図１（ｂ）に関するトレンチ部の拡大図を示す。上記工程により、トレンチ１４における上部エッジ１４１及び底部エッジ１４２に、より緩やかなラウンド形状を与えることができる。特に上部エッジ１４１は、下地酸化膜１２の厚さ（１０ｎｍ）の最適化、後退制御により、緩やかな傾斜に近い部分が含まれるような形状となる（１４１ｓ）。しかも、トレンチ１４内表面は、結晶欠陥の抑えられた絶縁性の高い良質な熱酸化膜１４３で覆われる。
図２は、図１（ｂ）に関するトレンチ部の拡大図を示す。上記工程により、トレンチ１４における上部エッジ１４１及び底部エッジ１４２に、より緩やかなラウンド形状を与えることができる。特に上部エッジ１４１は、下地酸化膜１２の厚さ（１０ｎｍ）の最適化、後退制御により、緩やかな傾斜に近い部分が含まれるような形状となる（１４１ｓ）。しかも、トレンチ１４内表面は、結晶欠陥の抑えられた絶縁性の高い良質な熱酸化膜１４３で覆われる。
次に、図１（ｃ）に示すように、トレンチ１４内に絶縁膜１５を埋め込む。絶縁膜１５は、高密度プラズマ工程を用いたプラズマシリコン酸化膜の成膜とする。次に、ＣＭＰ（化学的機械的研磨）技術を用いて絶縁膜１５を平坦化する。その後、マスクパターンＭＰを除去する。熱リン酸によるシリコン窒化膜１３の除去、または、フッ酸を用いた下地酸化膜１２からのリフトオフエッチングが考えられる。下地酸化膜１２を完全に除去するため、フッ酸やフッ化アンモニウムを用いたウェットエッチングを追加する。トレンチ１４内の絶縁膜１５の表面も所定量エッチングされる。
次に、図１（ｄ）に示すように、ウェル領域１１の基板上にプレ酸化膜（シリコン酸化膜）１６を形成する。ウェット酸化法を用い、１０ｎｍ±０．５ｎｍの厚さになるように形成する。より好ましくは、１０．３ｎｍとする。この厚さはウェハの面内均一性を考慮して算出した。次に、ウェル領域１１上に図示しないマスクパターンを形成し、マスクパターンに従って、ウェル領域１１とは反対導電型の第２導電型の不純物領域１７を形成する。不純物領域１７は高耐圧ドリフト領域であって、絶縁膜１５を跨ぐ深さになるようイオン注入される。
次に、図１（ｅ）に示すように、プレ酸化膜１６を除去する。フッ化アンモニウム等を用いたライトエッチである。この際、トレンチ１４上部のラウンド形状の表面が露出されるようにする。すなわち、上部エッジ１４１の緩やかなラウンド形状表面が露出される。
次に、図１（ｆ）に示すように、縁部側が不純物領域１７縁部上から絶縁膜１５縁部上にかけて配されるようウェル領域１１上にゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、６５ｎｍ程度のシリコン酸化膜であり、熱酸化法により形成する。
図３は、図１（ｆ）に関する能動部端部のゲート絶縁膜１８の状態を示す拡大図である。トレンチ上部エッジ１４の、より緩やかなラウンド形状により、シリコンの供給量が極端に減らない。よって、ゲート絶縁膜１８は、その縁部側の厚さＴ２が中央付近の平均的な厚さＴ１に対して７０％以上を満足する。
図３は、図１（ｆ）に関する能動部端部のゲート絶縁膜１８の状態を示す拡大図である。トレンチ上部エッジ１４の、より緩やかなラウンド形状により、シリコンの供給量が極端に減らない。よって、ゲート絶縁膜１８は、その縁部側の厚さＴ２が中央付近の平均的な厚さＴ１に対して７０％以上を満足する。
次に、図１（ｇ）に示すように、ゲート絶縁膜１８上にゲート電極１９を形成する。すなわち、ＣＶＤ技術を利用してポリシリコン層を堆積し、フォトリソグラフィ工程を経てパターニングする。その後、ゲート電極１９を隔てた不純物領域１７内に、それぞれ不純物領域１７より高濃度の第２導電型で、ソース拡散層２１及びドレイン拡散層２２を形成してもよい。
上記実施形態の方法、高耐圧素子によれば、ウェットエッチング工程による下地酸化膜１２の後退は、トレンチ１４における上部エッジ１４１の形状変化に影響を与える。従って、下地酸化膜１２の厚さも重要である。この実施形態では１０ｎｍとして最適化を図った。また、トレンチ１４内の表面を酸化する際、１０００℃を越えて酸化することにより、良質な絶縁体が形成される。さらに、この酸化工程より高温でアニール工程を実施することにより、ストレス緩和、結晶欠陥防止に寄与する。また、プレ酸化膜１６は、面内均一性向上のため制御し得る程度で薄膜化される。この実施形態では１０ｎｍ±０．５ｎｍ、より好ましくは、１０．３ｎｍとして最適化を図った。プレ酸化膜１６は、下地酸化膜と同等の厚さで設けられれば、除去する場合に、制御が参照でき扱い易い。プレ酸化膜１６を完全に除去する際、オーバーエッチングによりトレンチ１４上部エッジ１４１のラウンド形状の表面を露出させる。これにより、トレンチ１４上縁部のシリコンの供給を増大させる。ゲート絶縁膜１８は、その縁部において、極端な先細りが解消され、中央部の平均的な厚さに近付けられる形態となる。
なお、集積回路内のロジック部との工程の共有は容易である。薄膜トランジスタ形成の工程は、前記図１（ａ）〜図１（ｆ）までの工程において、トレンチ分離構成のみを維持する。すなわち、ウェル領域１１の高耐圧ウェル形成、不純物領域１７の高耐圧ドリフト領域形成、高耐圧用のゲート絶縁膜１８の形成等、高耐圧系の工程時は、マスクするなどして形成されないようにする。図１（ｆ）のゲート絶縁膜１８の形成時に、通常耐圧用のゲート絶縁膜を形成し、その後、図１（ｇ）のゲート電極１９形成時に、フォトリソグラフィ工程を経て通常耐圧用のゲート電極をパターニングすればよい。
図４（ａ），（ｂ）は、それぞれ集積回路内のロジック部にある通常耐圧用の薄膜トランジスタ形成の工程を示す断面図である。図４（ａ）は、図１（ｆ）の工程と一部共有して行われ、図４（ｂ）は、図１（ｇ）の工程と共有して行われる。
図４（ａ）では、トレンチ分離工程がなされてから、ロジック部におけるウェル領域（Well）が形成されている。その後、図１（ｆ）のゲート絶縁膜１８の形成時に一部工程を共有させて、通常耐圧用のゲート絶縁膜２８を形成する。
次に、図４（ｂ）に示すように、図１（ｇ）のゲート電極１９の形成時に工程を共有させて、通常耐圧用のゲート電極２９を形成する。その後、サイドウォール等の形成を経てソース／ドレイン拡散層３１，３２を形成する。
図４（ａ）では、トレンチ分離工程がなされてから、ロジック部におけるウェル領域（Well）が形成されている。その後、図１（ｆ）のゲート絶縁膜１８の形成時に一部工程を共有させて、通常耐圧用のゲート絶縁膜２８を形成する。
次に、図４（ｂ）に示すように、図１（ｇ）のゲート電極１９の形成時に工程を共有させて、通常耐圧用のゲート電極２９を形成する。その後、サイドウォール等の形成を経てソース／ドレイン拡散層３１，３２を形成する。
以上説明したように、本発明によれば、窒化膜マスクに伴う下地酸化膜厚の最適化、後退の最適化は有用で、トレンチにおける上部エッジの形状変化に影響を与える。また、トレンチ内の表面を酸化する際、１０００℃を越えて酸化し、良質な絶縁体が形成され、さらに、高温でアニール工程を実施することによりストレス緩和に寄与する。プレ酸化膜は、面内均一性向上のため制御し得る程度で薄膜化される。プレ酸化膜を完全に除去する際、トレンチ上部のラウンド形状の表面を露出させる。これにより、トレンチ上縁部のシリコンの供給を増大させる。よって、高耐圧ゲート絶縁膜は、その縁部において、極端な先細りが解消され、中央部の平均的な厚さに近付けられる形態となる。この結果、能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供することができる。
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
１１…ウェル領域、１２…下地酸化膜、１３…シリコン窒化膜、１４…トレンチ、１４１…トレンチ上部エッジ、１４２…トレンチ底部エッジ、１４３…熱酸化膜、１５…絶縁膜、１６…プレ酸化膜、１７…不純物領域（高耐圧ドリフト領域）、１８，２８…ゲート絶縁膜、１９，２９…ゲート電極、２１，３１…ソース拡散層、２２，３２…ドレイン拡散層、ＭＰ…マスクパターン。
Claims (9)
- シリコン半導体基板における第１導電型のウェル領域上を含んで下地酸化膜を形成する工程と、
前記下地酸化膜上に窒化膜を形成する工程と、
前記窒化膜及び下地酸化膜を選択的にエッチングしてマスクパターンを形成する工程と、
前記マスクパターンに従って前記半導体基板をエッチングし、トレンチを形成する工程と、
前記下地酸化膜の縁部を後退させるウェットエッチング工程と、
千数十℃のドライ酸化雰囲気により前記トレンチ内の表面を酸化する工程と、
前記酸化する工程より高い温度で行うアニール工程と、
前記トレンチ内に絶縁膜を埋め込む工程と、
前記絶縁膜を平坦化する工程と、
前記マスクパターンを除去する工程と、
前記下地酸化膜の残膜を除去する工程と、
前記半導体基板上にプレ酸化膜を形成する工程と、
前記第１導電型領域上に前記絶縁膜を跨ぐ深さの第２導電型の不純物領域を形成する工程と、
前記プレ酸化膜を除去すると共に前記トレンチ上部のラウンド形状の表面が露出されるようにするエッチング工程と、
縁部側が前記第２導電型の不純物領域縁部上から前記絶縁膜縁部上にかけて配されるよう前記第１導電型領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含む半導体装置の製造方法。 - 前記ウェル領域は高耐圧デバイス用の高耐圧ウェル領域であり、前記ゲート絶縁膜は、その縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足する請求項１に記載の半導体装置の製造方法。
- 前記下地酸化膜は１０ｎｍの膜厚を目標に形成する請求項１または２に記載の半導体装置の製造方法。
- シリコン半導体基板に第１導電型の第１ウェル領域を形成する工程と、
前記第１ウェル領域上を含んで下地酸化膜を形成する工程と、
前記下地酸化膜上にマスク用の窒化膜を形成する工程と、
前記窒化膜及び下地酸化膜を選択的にエッチングしてマスクパターンを形成する工程と、
前記マスクパターンに従って前記半導体基板をエッチングし、トレンチを形成する工程と、
前記下地酸化膜の縁部を後退させるウェットエッチング工程と、
千数十℃のドライ酸化雰囲気により前記トレンチ内の表面を酸化する工程と、
前記酸化する工程より高い温度で行うアニール工程と、
前記トレンチ内に絶縁膜を埋め込む工程と、
前記絶縁膜を化学的機械的研磨により平坦化する工程と、
前記マスクパターンを除去する工程と、
前記下地酸化膜の残膜を除去する工程と、
前記半導体基板上にプレ酸化膜を１０ｎｍ±０．５ｎｍの厚さになるように形成する工程と、
前記第１導電型領域上に前記絶縁膜を跨ぐ深さの第２導電型の不純物領域を形成する工程と、
前記プレ酸化膜を完全に除去すると共に前記トレンチ上部のラウンド形状の表面が露出されるようにするエッチング工程と、
少なくとも縁部側が前記第２導電型の不純物領域縁部上から前記絶縁膜縁部上にかけて配されるよう前記第１導電型領域上に第１ゲート絶縁膜を形成する工程と、
前記第１ウェル領域以外の前記半導体基板の所定部に前記第１導電型または第２導電型の第２ウェル領域を形成する工程と、
前記第２ウェル領域における前記半導体基板上に前記第１ゲート絶縁膜より膜厚の小さい第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上及び前記第２ゲート絶縁膜上にそれぞれ第１ゲート電極及び第２のゲート電極を形成する工程と、
前記第２ゲート電極を隔てて両側の前記半導体基板上に前記第２ウェル領域と反対導電型の不純物領域を形成する工程と、
を含む半導体装置の製造方法。 - 前記下地酸化膜は１０ｎｍの膜厚を目標に形成する請求項４に記載の半導体装置の製造方法。
- 前記トレンチ内の表面を酸化する工程は、前記トレンチ内壁が略３０ｎｍの厚さの酸化膜になるような酸化処理時間がとられる請求項４または５に記載の半導体装置の製造方法。
- 前記絶縁膜はプラズマシリコン酸化膜であり、高密度プラズマによって成膜される請求項４〜６いずれか一つに記載の半導体装置の製造方法。
- 前記第２ゲート絶縁膜は通常耐圧に用いられるのに対して前記第１ゲート絶縁膜は高耐圧用として用いられ、前記第１ゲート絶縁膜は、その縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足する請求項４〜７いずれか一つに記載の半導体装置の製造方法。
- シリコン半導体基板における第１導電型のウェル領域に、互いに離間して設けられトレンチに埋め込まれた第１、第２の絶縁膜と、
前記ウェル領域上に前記第１の絶縁膜を跨ぐ深さで形成された第２導電型の第１不純物領域、及び前記ウェル領域上に前記第２の絶縁膜を跨ぐ深さで形成された第２導電型の第２不純物領域と、
前記第１、第２不純物領域間における前記ウェル領域表面のチャネル部上を含み両端が前記第１絶縁膜の一方縁部、前記第２絶縁膜の一方縁部に繋がり、縁部側の厚さが中央付近の平均的な厚さに対して７０％以上を満足するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１、第２不純物領域より高濃度の第２導電型で、前記第１絶縁膜の他方縁部側近傍の前記第１不純物領域上に形成されたソース拡散層及び前記第２絶縁膜の他方縁部側近傍の前記第２不純物領域上に形成されたドレイン拡散層と、
を具備する半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005155004A JP2006332404A (ja) | 2005-05-27 | 2005-05-27 | 半導体装置の製造方法及び半導体装置 |
| US11/382,183 US20060270182A1 (en) | 2005-05-27 | 2006-05-08 | Manufacturing process of semiconductor device and semiconductor device |
| CNB2006100827151A CN100447965C (zh) | 2005-05-27 | 2006-05-18 | 半导体装置的制造方法及半导体装置 |
| KR1020060047353A KR100756709B1 (ko) | 2005-05-27 | 2006-05-26 | 반도체 장치의 제조 방법 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005155004A JP2006332404A (ja) | 2005-05-27 | 2005-05-27 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006332404A true JP2006332404A (ja) | 2006-12-07 |
Family
ID=37443842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005155004A Withdrawn JP2006332404A (ja) | 2005-05-27 | 2005-05-27 | 半導体装置の製造方法及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060270182A1 (ja) |
| JP (1) | JP2006332404A (ja) |
| KR (1) | KR100756709B1 (ja) |
| CN (1) | CN100447965C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100756709B1 (ko) * | 2005-05-27 | 2007-09-07 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
| JP2016046337A (ja) * | 2014-08-21 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140939A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344915B1 (ko) * | 1993-03-08 | 2003-01-10 | 세이코 인스트루먼트 가부시키가이샤 | 고전압금속절연반도체전계효과트랜지스터및반도체집적회로장치및그제조방법 |
| JPH10303289A (ja) * | 1997-04-30 | 1998-11-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5863827A (en) * | 1997-06-03 | 1999-01-26 | Texas Instruments Incorporated | Oxide deglaze before sidewall oxidation of mesa or trench |
| US6020621A (en) * | 1998-01-28 | 2000-02-01 | Texas Instruments - Acer Incorporated | Stress-free shallow trench isolation |
| US6172401B1 (en) * | 1998-06-30 | 2001-01-09 | Intel Corporation | Transistor device configurations for high voltage applications and improved device performance |
| JP4592837B2 (ja) * | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3955404B2 (ja) * | 1998-12-28 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6194772B1 (en) * | 1999-05-12 | 2001-02-27 | United Microelectronics Corp. | High-voltage semiconductor device with trench structure |
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| EP1220312A1 (en) * | 2000-12-29 | 2002-07-03 | STMicroelectronics S.r.l. | Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well |
| KR100512167B1 (ko) * | 2001-03-12 | 2005-09-02 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 |
| JP2003017556A (ja) * | 2001-06-29 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6773999B2 (en) * | 2001-07-18 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | Method for treating thick and thin gate insulating film with nitrogen plasma |
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| JP2004095886A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006332404A (ja) * | 2005-05-27 | 2006-12-07 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
-
2005
- 2005-05-27 JP JP2005155004A patent/JP2006332404A/ja not_active Withdrawn
-
2006
- 2006-05-08 US US11/382,183 patent/US20060270182A1/en not_active Abandoned
- 2006-05-18 CN CNB2006100827151A patent/CN100447965C/zh not_active Expired - Fee Related
- 2006-05-26 KR KR1020060047353A patent/KR100756709B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20060270182A1 (en) | 2006-11-30 |
| KR100756709B1 (ko) | 2007-09-07 |
| KR20060122753A (ko) | 2006-11-30 |
| CN100447965C (zh) | 2008-12-31 |
| CN1870232A (zh) | 2006-11-29 |
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Legal Events
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|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A761 | Written withdrawal of application |
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