JP2007243062A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ヘテロ接合を有する半導体装置におけるオン抵抗の低減を図ることを課題とする。
【解決手段】ドレイン領域２とヘテロ半導体領域３とゲート絶縁膜４とが接する３重点ａとゲート電極５との距離が最短となるゲート電極最短点ｂからゲート絶縁膜４とドレイン領域２との接合面に下ろした垂線が接合面と接する接触点ｃと、３重点ａとの距離が、ゲート絶縁膜４の厚みよりも小さくなるように構成される。
【選択図】図２

Description

本発明は、ヘテロ接合を有する電界効果トランジスタの半導体装置及びその製造方法に関する。
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された技術では、Ｎ＋ 型の炭化珪素基板上にＮ− 型の炭化珪素のエピタキシャル領域が形成された半導体基体の一主面に、Ｎ− 型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ− 型の多結晶シリコン領域とはヘテロ接合を形成している。また、エピタキシャル領域とＮ− 型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。
Ｎ− 型多結晶シリコン領域はソース電極に接続され、Ｎ＋ 型の炭化珪素基板の裏面にはドレイン電極が形成されている。
このような構成の半導体装置は、ソース電極を接地しドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、電界効果トランジスタのスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。これに対して、ゲート電極に所定の正電圧が印加された状態では、Ｎ− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用して、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなり、ドレイン電極とソース電極との間に電流が流れる。
この半導体装置では、電流の遮断／導通の制御チャネルとしてヘテロ接合部を用いており、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するＮ− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界ならびにドレイン電界が高いほどより低抵抗の導通が得られる。
特開２００３−３１８３９８
しかしながら、上記従来の構造では、ゲート絶縁膜を介してゲート電極が接する多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面に印加されるゲート電界ならびにドレイン電界を高めるにも限界があった。このため、トランジスタにおけるオン抵抗の低抵抗化の障害となっていた。
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ヘテロ接合を有する半導体装置におけるオン抵抗の低減を図った半導体装置及びその製造方法を提供することにある。
上記目的を達成するために、本発明の課題を解決する手段は、第一導電型の半導体基体と、前記半導体基体の一主面に接して前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを有する半導体装置において、前記接合端部と前記ゲート電極との距離が最短となるゲート電極最短点から前記ゲート絶縁膜と前記半導体基体との接合面に下ろした垂線が前記接合面と接する接触点と、前記接合端部との距離が、前記半導体基体に接する前記ゲート絶縁膜の厚みよりも小さいことを特徴とする。
本発明によれば、前記ヘテロ半導体領域と前記半導体基体との接合端部に、従来構造に比べてより高いゲート電界ならびにドレイン電界を印加することが可能となり、さらなるオン抵抗の低減が可能となる。
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
図１は本発明の実施例１に係る半導体装置の構成を示す断面図であり、図１ではこの実施例１の半導体装置となる電界効果トランジスタの単位セルが２つ対面した断面を示している。なお、実施例１を含む以下に示す実施例２ならびに実施例３では、炭化珪素を基板材料とした実施例で説明する。
図１において、炭化珪素のポリタイプが例えば４ＨタイプのＮ＋ 型の基板領域１上に
Ｎ− 型のドレイン領域２が形成されて半導体基体を形成し、ドレイン領域２の基板領域１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３が形成されている。すなわち、ドレイン領域２とヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。
ヘテロ半導体領域３とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が形成されている。ヘテロ半導体領域３のドレイン領域２との接合面に対向する対面には、ソース電極６が形成されている。基板領域１にはドレイン電極７が接続するように形成されている。
さらに、本実施例１の特徴となり、図１に示すように、ヘテロ半導体領域３、ドレイン領域２ならびにゲート絶縁膜４の３つ領域が共に接する点ａ（以下、「３重点」と呼ぶ）を含むドレイン領域２とヘテロ半導体領域３との接合端部（３領域交差点）の形状が鋭角に形成されている。
次に、図２（ａ）〜同図（ｄ）の工程断面図を参照して、上記図１に示す装置の製造方法の一例を説明する。
まず、Ｎ＋ 型の基板領域１の上にＮ− 型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により多結晶シリコン層を積層形成する。続いて、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のヘテロ半導体領域３を形成する。
このとき、上記多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後、レーザーアニールなどで再結晶化させて形成してもよい。また、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。さらに、不純物ドーピングには固相拡散や気相拡散を用いても構わない。
その後、ヘテロ半導体領域３上に、例えばフォトリソグラフィにより所定のマスク材１２を形成する。このとき、マスク材１２に用いるフォトレジストの種類や厚み、さらにはリソグラフィの条件を制御してマスク材１２の端部の形状を変えることによって、接合端部の角度（後述する図３に示すθｓｉの角度）を制御することができる。したがって、図２（ａ）に示すように、マスク材１２の端部の形状を積極的に鋭角形状にしておくことで、θｓｉの角度をより鋭角にすることが可能となる。また、マスク材１２としてＳｉＯ２ 膜やＳｉＮ膜など他の材料を用いていてもよい（図２（ａ））。
次に、上記工程で形成されたマスク材１２をマスクとして、例えば反応性イオンエッチング（ドライエッチング）によりヘテロ半導体領域３を選択的に除去する。このとき、マスク材１２もヘテロ半導体領域３と共に所定の選択比でエッチングされて、端部の厚みが薄い部分はエッチングされて端部自体が徐々に後退し、ヘテロ半導体領域３層の開口部は徐々に広がるようになる。このような作用により、エッチング終了時には、マスク材１２が後退した分だけ、ヘテロ半導体領域３の端部は傾斜を有することになり、θｓｉの角度を制御することができる。
なお、エッチング方法として、ウェットエッチ法や酸化及び酸化膜除去によるエッチング法など他のエッチング方法を用いてもよい。これらのプロセスと組み合わせることで、ヘテロ半導体領域３端部の形状をいかようにも制御することが可能となる（図２（ｂ））。
次に、マスク材１２を除去した後、例えば９００℃のドライＯ２ 酸化にて犠牲酸化及び例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングによる犠牲酸化膜除去を行い、ドライエッチングよるエッチングダメージを除去する処理を行ってもよい。また、犠牲酸化膜の形成方法としては、ドライＯ２ 酸化での酸化を一例としてあげているが、ドレイン領域２のエッチングダメージが除去できれば、どのような方法であっても構わない。なお、マスク材１２の材料によっては、マスク材１２を有した状態で上記犠牲酸化などのエッチングダメージ除去の工程を行ってもよい。
その後、ヘテロ半導体領域３ならびにドレイン領域２の表層部に沿って、ゲート絶縁膜４を形成する。ゲート絶縁膜４は熱酸化によって形成してもよいし、あるいはＣＶＤ法によって形成した酸化膜を用いてもよい。また、酸化膜を形成後、所定温度や所定雰囲気中でアニールする工程を行ってもよい。
続いて、例えばＬＰ−ＣＶＤ法によって多結晶シリコン層をゲート電極５としてゲート絶縁膜４上に堆積形成する。その後、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、Ｎ型のゲート電極５層を形成する。なお、不純物導入には固相拡散や気相拡散を用いても構わない。
引き続いて、ゲート電極５層上に、例えばフォトリソグラフィにより所定のマスク材を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にゲート電極５層をエッチングしてパターニングし、ゲート電極５を形成する。このとき、マスク材として、ＳｉＯ２ 膜やＳｉＮ膜など他の材料を用いていてもよい（図２（ｃ））。
最後に、上記マスク材を除去した後、必要であれば層間膜などを形成し、裏面側に相当する基板領域１に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成する。また、基板領域１の表面側には、ヘテロ半導体領域３に接するように、所定のコンタクトホールを形成した後、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成し、図１に示した実施例１の半導体装置が完成する（図２（ｄ））。
以上のように、この実施例１の半導体装置は従来から採用されている製造技術で容易に実現することが可能である。
次に、上記図１に示す装置の動作を説明する。
本実施例１においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。まず、ゲート電極５を例えば接地電位もしくは負電位とした場合に、遮断状態を保持する。これは、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合には、ゲート絶縁膜４を介してゲート電界が及ぶヘテロ半導体領域３ならびにドレイン領域２の表層部には電子の蓄積層が形成される。これにより、ヘテロ半導体領域３ならびにドレイン領域２の表層部においては、３重点近傍まで自由電子が存在可能なポテンシャルとなり、ドレイン領域２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が流れる。
このとき、本実施例１においては、従来構造と同等のゲート電圧ならびにドレイン電圧を印加した場合に、従来構造に比べてより低抵抗で電流を流すことができる。以下に、その理由について詳述する。
図３は図１中の破線で囲まれた部分Ａを拡大した拡大図である。図３において、３重点と接するヘテロ半導体領域端部の角度θsiを従来構造の９０°から鋭角となる所定の角度例えば６０°、４５°、３０°に変えたときに、トランジスタの導通特性がどの様に変化するのかについて、数値計算を試みた。この計算には、ドレイン領域２には例えば不純物濃度を１０１６ｃｍ−３としたＮ型の４Ｈ−ＳｉＣのモデルパラメータを、ヘテロ半導体領域３には例えば不純物濃度を１０２０ｃｍ−３としたＮ型の単結晶Ｓｉのモデルパラメータを、ゲート絶縁膜４にはＳｉＯ２ のモデルパラメータをそれぞれ使用した。そして、ヘテロ半導体領域３の所定部分にソース電位を、ドレイン領域２の所定部分にドレイン電位を、ゲート絶縁膜４の所定部分にゲート電位を印加した。ソース電位を接地とし、ゲート電位を所定の電位とした際のドレイン電流とドレイン電圧の関係を表す電流Ｉ−電圧Ｖ特性を図４に示す。図４から分かるように、角度θsiがより鋭角に（小さく）なる程、Ｉ−Ｖ特性は低いドレイン電圧で立ち上がり、低オン抵抗を示す。
この角度θsiがより鋭角になる程、低オン抵抗を示す理由としては、２つの構造的要因があることが数値計算によるさらなる解析にて今回はじめて判明した。
その理由の１つ目は、ヘテロ半導体領域端部の角度θsiをより急峻な鋭角にしていくと、３重点により高いゲート電界が印加されることである。上述したように、本実施例１では、ゲート電界が３重点近傍までドレイン領域２の表層部に蓄積層を形成し、ドレイン領域２側に伸びていたエネルギー障壁の厚みを小さくして、電子電流を流す構造となっている。このため、特にゲート絶縁膜４に接するドレイン領域２の表層部に沿って３重点まで高いゲート電界が印加されることが望ましい。
図３において、３重点ａから最短距離となるゲート電極５の最短点ｂからゲート絶縁膜４に接するドレイン領域２の接触面に垂線をおろした接触点ｃと３重点ａとの距離をｔgsとすると、３重点ａから距離ｔgsの範囲にあるドレイン領域２の表層部は、ゲート電極５からの距離がドレイン領域２に接する部分のゲート絶縁膜４の厚みｔoxより大きくなる。このため、３重点から距離ｔgsの範囲にあるドレイン領域２の表層部においては、ゲート電極５との最短距離がｔoxとなるドレイン領域２の所定部分に比べて、ゲート電界が３重点に近づくに従って徐々に小さくなってしまう。このことから、距離ｔgsは小さいほど３重点近傍のドレイン領域２の表層部に高いゲート電界が印加されるため、オン抵抗を低減することが可能となる。
すなわち、角度θsiが９０°となる従来構造の場合には、上記ｔgsはｔoxと同等であったのに対して、本実施例１では角度θsiを鋭角にすることでｔgsをｔoxより小さくし、例えば角度θsiを３０°とした場合では、ｔgsはｔoxの半分程度に短くなる。その結果、図４で示したように、従来に比べてより低オン抵抗の特性を得ることが可能になる。
次に、２つ目の理由として、ヘテロ半導体領域端部の角度θsiをより急峻な鋭角にしていくと、３重点により高いドレイン電界が印加されることが挙げられる。３重点に印加されるドレイン電界はヘテロ半導体領域３とドレイン領域２間に生じるポテンシャル障壁をより急峻にする働きを持っている。このため、高いドレイン電界が印加されるとより低いオン抵抗が得られることになる。
本実施例１においては、ヘテロ半導体領域３の端部が鋭角になっているため、従来構造に比べて３重点において高いドレイン電界が得られ易い。このため、オン抵抗が低いＩ−Ｖ特性を得ることができる。
以上説明したように、本実施例１においては、距離ｔgsがゲート絶縁膜４の厚みｔoxよりも小さくなるように、かつ角度θsiが鋭角になるように構成されているため、従来構造に比べてより高いゲート電界ならびにドレイン電界を３重点に印加することが可能となる。これにより、従来構造に比べてさらなるオン抵抗の低減が可能となる。
次に、本実施例１において、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３ならびにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板領域１に流れ枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、本実施例１においては、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６ならびにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側からヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用することも可能である。
以上、本実施例１においては、具体的な効果が判り易いように、一例として図３に示すようなヘテロ半導体領域３の端部構造で説明してきたが、実施例１の変形例として図５〜図９に示すような構造でも同様な効果を得ることができる。
図４には、破線で囲まれた部分Ｂに示すように３重点の部分に厚みを有する変形例を例示している。一般的な半導体プロセスで鋭角形状を実現する場合には、厳密には端部に厚みを有する形状になる。この端部の厚みは、少なくともゲート絶縁膜４の厚みtoxより小さければ、図３で説明した場合と同様に、本発明の効果を得ることができる。
図６ならびに図７には、破線で囲まれた部分Ｃ１（図６）ならびに部分Ｃ２（図７）に示すように、ヘテロ半導体領域３の３重点から所定距離だけ離れた部分に所定の段差が形成されている変形例を示している。
本発明においては、少なくとも距離ｔgsがゲート絶縁膜４の厚みｔoxより小さくなるような３重点近傍の形状となっていれば、少なくとも上述した効果が得られるので、３重点から離れたヘテロ半導体領域３側に関しては、どのような形状をとっていても構わない。すなわち、図６に示すような直角に段差を有する形状や、図７に示すような鈍角に段差を有する形状や、図示はしないものの鋭角に段差を有する形状であってもよい。
このような形状にすることによって、トランジスタの駆動ポイントとなる３重点は鋭角形状で駆動力を得つつ、かつ３重点からソース電極６までのヘテロ半導体領域３自体の抵抗は、広い範囲で所定の厚みを確保することができるため、小さくすることができるという利点もある。
なお、このような形状は、例えば所定の厚みまで反応性イオンエッチング（ドライエッチング）で形成し、その後残りをウェットエッチ法や酸化及び酸化膜除去の処理を行うことで、容易に実現することが可能である。
図８ならびに図９には、ヘテロ半導体領域３の端部におけるゲート絶縁膜４と接する面が湾曲して、ヘテロ半導体領域３の端部における角度（ドレイン領域２とヘテロ半導体領域３との接合界面と、ヘテロ半導体領域３とゲート絶縁膜４の接合界面の接線とのなす角度）が３重点から離れるに従って変化する変形例を例示したものである。図８は３重点から離れるに従って角度θsiが大きくなる変形例を示し、図９は３重点から離れるに従って角度θsiが小さくなる変形例を示している。いずれの変形例においても、先に説明した実施例１の効果を得るための要件を満たしているので、同様の効果を得ることができる。
なお、図８に示す構成では、さらに駆動ポイントである３重点はより急峻な鋭角形状となるので、上述した理由により大きな駆動力を得ることができるという利点を有する。
このような形状は、マスク材の種類や反応性イオンエッチング（ドライエッチング）に使用するガス条件を変えることで、容易に形状を制御して形成することが可能である。
また、今回例示していないが、少なくとも距離ｔgsが厚みｔoxより小さくなるような３重点近傍の形状となっていれば、ヘテロ半導体領域３の端部における角度が鋭角でなく、鈍角であってもよい。
以上説明したように、本実施例１においては、図１に例示した少なくともスイッチ動作が可能なトランジスタの基本構造で説明してきたが、図１０〜図１３に示す実施例１の変形例に示すような各構造を単独もしくは複数備えていても構わない。
図９に示す構成では、図１の構成に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れてヘテロ半導体領域３に接するように、ドレイン領域２の表面に第一の電界緩和領域８と、ゲート絶縁膜４に接するようにドレイン領域２の表面に第二の電界緩和領域９が形成されている。
このような構成にすることにより、トランジスタの遮断状態においては、第一の電界緩和領域８ならびに第二の電界緩和領域９とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されたドレイン電界が第一の電界緩和領域８ならびに第二の電界緩和領域９によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。なお、この変形例においては、第一の電界緩和領域８ならびに第二の電界緩和領域９が共に形成された場合を一例として示しているが、どちらか一方が形成されていてもよい。
図１０に示す構成では、ゲート絶縁膜４ならびにヘテロ半導体領域３が接するドレイン領域２の表面に、ドレイン領域２より高濃度のＮ＋ 型の導通領域１０が形成されている。このような構成にすることにより、トランジスタの導通状態においては、ヘテロ半導体領域３と導通領域１０とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。
図１２ならびに図１３に示す構成では、図１に示す構成に加えて、ヘテロ半導体領域３とは反対導電型の電界緩和ヘテロ半導体領域１１をドレイン領域２に接するように、ヘテロ半導体領域３中（図１２）、またはドレイン領域２中（図１３）に形成している。
このような構成にすることにより、トランジスタの遮断状態においては、電界緩和ヘテロ半導体領域１１とドレイン領域２との仕事関数差が、ヘテロ半導体領域３とドレイン領域２との仕事関数差より大きくなるので、ドレイン領域２側にドレイン電位に応じた空乏層がより拡がる。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されたドレイン電界が仕事関数差が大きい電界緩和ヘテロ半導体領域１１によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。
また、図１３に示すように、３重点よりも深い位置に電界緩和ヘテロ半導体領域１１を形成することで、さらに高い遮断性を得ることができる。
以上の説明において、図１ならびに図１０〜図１３では、ヘテロ半導体領域３をＮ型とし、トランジスタが導通状態においては３重点近傍に蓄積領域が形成される実施例について説明してきたが、３重点近傍に反転領域を形成するような、Ｐ型のチャネル領域を有していてもよく、本発明の効果を得ることができる。
図１４は本発明の実施例２に係る半導体装置の構成を示す断面図であり、図１４ではこの実施例２の半導体装置となる電界効果トランジスタの単位セルが２つ対面した断面を示している。
図１４において、この実施例２の特徴とするところは、先の図１に示す実施例１に比べて、ヘテロ半導体領域３の端部の角度θsiを鋭角としつつ、かつゲート絶縁膜４と接するドレイン領域２の一部がドレイン領域２側に掘り込まれていることにある。
図１５は図１４に示す破線で囲まれた部分Ｄを拡大した拡大図である。図１５に示すように、ドレイン領域２とヘテロ半導体領域３とが接する面と、ドレイン領域２とゲート絶縁膜４とが接する面とがなす角度をθsic とすると、先の実施例１では角度θsic が１８０°であったのに対して、本実施例２においては角度θsic が１８０°以下となっている。このような構成にすることによって、実施例１では先に説明した距離ｔgsが０＜ｔgs＜ｔoxの範囲であったのに対して、この実施例２では０≦ｔgs＜ｔoxの範囲を取ることができる。すなわち、一例として挙げた図１５では、３重点ａから最短距離となるゲート電極５の最短点ｂから、ゲート絶縁膜４に接するドレイン領域２に垂線を下ろした接触点が３重点ａと一致する。すなわち、距離ｔgs＝０となる。これにより、トランジスタの導通状態においては、より高いゲート電界が３重点に印加されるため、実施例１に比べてさらにオン抵抗を低減することができる。
また、３重点におけるドレイン電界は、トランジスタの導通時は実施例１と同等の大きさが得られることに加えて、トランジスタの遮断状態においては、ゲート絶縁膜４を介してゲート電極５からのビルトインポテンシャルによって、ドレイン電界を緩和することができる。これにより、トランジスタの遮断性をさらに高めることができる。
なお、ヘテロ半導体領域３の端部の形状は、ヘテロ半導体領域３ならびにドレイン領域２をエッチングする際のマスク材の種類、厚み、形状と、反応性イオンエッチングに用いるガスの種類で容易に制御することができる。
上記実施例２でも、具体的な効果が判り易いように、一例として図１５に示すようなヘテロ半導体領域３の端部構造、ならびにドレイン領域２の掘り込み構造で説明してきたが、図１６〜図１９の変形例に示すような構成であっても同様の効果を得ることができる。
図１４ではゲート絶縁膜４に接するヘテロ半導体領域３ならびにドレイン領域２の各面が同一平面状となる実施例を示したのに対して、図１６ならびに図１７では、破線で囲まれた部分Ｅ１（図１６）、部分Ｅ２（図１７）に示すように、３重点近傍を境にゲート絶縁膜４が角部を有する変形例を例示している。
一般的な半導体プロセスでヘテロ半導体領域３端部の鋭角形状ならびにドレイン領域２の掘り込み形状を実現する場合には、エッチングガスなどとの組み合わせにより、図１６ならびに図１７に示すような角部を有する形状となる。本発明においては、角度θsic が１８０°以下である要件を満たしていれば、どのような形状であっても同様の効果を得ることができる。ただし、製造の容易性などの観点から見ると、角度θsic が９０°以上である場合が容易に実現可能である。
図１８ならびに図１９では、先の図８または図９に示す変形例で採用した特徴を、実施例２でも採用しており、ヘテロ半導体領域３の端部における角度が３重点から離れるに従って変化する変形例を例示したものである。図８は３重点から離れるに従って角度θsiが大きくなる変形例を示し、図９は３重点から離れるに従って角度θsiが小さくなる変形例を示している。いずれの変形例においても、本発明の効果を得ることができる。
また、今回例示していないが、少なくとも距離ｔgsが厚みｔoxより小さくなるような３重点近傍の形状、ならびに角度θsic が１８０°以下となっていればどのような形状であってもよい。
以上説明したように、本実施例２においては、図１４に例示した少なくともスイッチ動作が可能なトランジスタの基本構造で説明してきたが、図２０〜図２３に示す実施例２の変形例に示すような各構造を単独もしくは複数備えていても構わない。
図２０に示す構成では、図１４の構成に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れてヘテロ半導体領域３に接するように、ドレイン領域２の表面に第一の電界緩和領域８と、ゲート絶縁膜４に接するようにドレイン領域２の表面に第二の電界緩和領域９が形成されている。
このような構成にすることにより、トランジスタの遮断状態においては、第一の電界緩和領域８ならびに第二の電界緩和領域９とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されたドレイン電界が第一の電界緩和領域８ならびに第二の電界緩和領域９によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。なお、この変形例においては、第一の電界緩和領域８ならびに第二の電界緩和領域９が共に形成された場合を一例として示しているが、どちらか一方が形成されていてもよい。
図２１に示す構成では、ゲート絶縁膜４ならびにヘテロ半導体領域３が接するドレイン領域２の表面に、ドレイン領域２より高濃度のＮ＋ 型の導通領域１０が形成されている。このような構成にすることにより、トランジスタの導通状態においては、ヘテロ半導体領域３と導通領域１０とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。
図２２ならびに図２３に示す構成では、図１４に示す構成に加えて、ヘテロ半導体領域３とは反対導電型の電界緩和ヘテロ半導体領域１１をドレイン領域２に接するように、ヘテロ半導体領域３中（図２２）、またはドレイン領域２中（図２３）に形成している。
このような構成にすることにより、トランジスタの遮断状態においては、電界緩和ヘテロ半導体領域１１とドレイン領域２との仕事関数差が、ヘテロ半導体領域３とドレイン領域２との仕事関数差より大きくなるので、ドレイン領域２側にドレイン電位に応じた空乏層がより拡がる。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されたドレイン電界が仕事関数差が大きい電界緩和ヘテロ半導体領域１１によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。
また、図２３に示すように、３重点よりも深い位置に電界緩和ヘテロ半導体領域１１を形成することで、さらに高い遮断性を得ることができる。
以上の説明において、図１４ならびに図２０〜図２３では、ヘテロ半導体領域３をＮ型とし、トランジスタが導通状態においては３重点近傍に蓄積領域が形成される実施例について説明してきたが、３重点近傍に反転領域を形成するような、Ｐ型のチャネル領域を有していてもよく、本発明の効果を得ることができる。
図２４は本発明の実施例３に係る半導体装置の構成を示す断面図であり、図２４ではこの実施例３の半導体装置となる電界効果トランジスタの単位セルが２つ対面した断面を示している。
図２４において、この実施例３の特徴とするところは、先の図１に示す実施例１に比べて、ドレイン領域２の所定部分にヘテロ半導体領域３を埋め込み、かつヘテロ半導体領域３の端部の角度θsiを鋭角とし、角度θsicを１８０°以下としていることにある。
図２５は図２４に示す破線で囲まれた部分Ｆを拡大した拡大図である。図２５に示すように、このような構成を採用することによって、先の実施例１では距離ｔgsが０＜ｔgs＜ｔoxの範囲であったのに対して、この実施例３では先の実施例２と同様に０≦ｔgs＜ｔoxの範囲を取ることができる。すなわち、一例として挙げた図２５では、３重点ａから最短距離となるゲート電極５の最短点ｂから、ゲート絶縁膜４に接するドレイン領域２に垂線を下ろした接触点が３重点ａと一致する。すなわち、距離ｔgs＝０となる。これにより、トランジスタの導通状態においては、より高いゲート電界が３重点に印加されるため、実施例１に比べてさらにオン抵抗を低減することができる。
また、３重点におけるドレイン電界は、トランジスタの導通時は実施例１と同等の大きさが得られることに加えて、トランジスタの遮断状態においては、ゲート絶縁膜４を介してゲート電極５からのビルトインポテンシャルによって、ドレイン電界を緩和することができる。これにより、トランジスタの遮断性をさらに高めることができる。
さらに、この実施例３においては、実施例１ならびに実施例２で得られる効果に加えて、電流の経路となるヘテロ半導体領域３が平坦な形状であるので、トランジスタの導通時に電流集中によって生じる熱ストレスによる膜自身の応力集中が緩和されるので、信頼性を向上することができる。
この実施例３においては、例えば反応性イオンエッチング（ドライエッチング）により、選択的にドレイン領域２をエッチングした後、多結晶シリコン層を形成し、さらに多結晶シリコン層をエッチバックやＣＭＰ処理をすることで、容易にドレイン領域２の所定部分にヘテロ半導体領域３を埋め込んだ形状を得ることができる。ヘテロ半導体領域３の端部の形状は、ドレイン領域２をエッチングする際のマスク材の種類、厚み、形状と、反応性イオンエッチングに用いるガスの種類で容易に制御することができる。
上記実施例３でも、具体的な効果が判り易いように、一例として図２５に示すようなヘテロ半導体領域３の埋め込み構造ならびに端部構造で説明してきたが、図２６〜図２８の変形例に示すような構成であっても同様の効果を得ることができる。
図２４ではゲート絶縁膜４に接するヘテロ半導体領域３ならびにドレイン領域２の各面が同一平面状となる実施例を示したのに対して、図２６では、破線で囲まれた部分Ｇに示すように、３重点近傍を境にゲート絶縁膜４が角部を有する変形例を例示している。一般的な半導体プロセスを用いてヘテロ半導体領域３を埋め込み形成する際には、ヘテロ半導体領域３がドレイン領域２の表面より高くなったりもしくは低くなったりするが、少なくとも角度θsic が１８０°以下である要件を満たしていれば、いずれの形状であっても同様の効果を得ることができる。
図２７ならびに図２８では、先の図８または図９に示す変形例で採用した特徴を実施例３でも採用し、ヘテロ半導体領域３の端部における角度が３重点から離れるに従って変化する変形例を例示したものである。図２７は３重点から離れるに従って角度θsiが大きくなる変形例を示し、図２８は３重点から離れるに従って角度θsiが小さくなる変形例を示している。いずれの変形例においても、本発明の効果を得ることができる。
また、今回例示していないが、少なくとも距離ｔgsが厚みｔoxより小さくなるような３重点近傍の形状、ならびに角度θsic が１８０°以下となっていればどのような形状であってもよい。
以上説明したように、本実施例３においては、図２４に例示した少なくともスイッチ動作が可能なトランジスタの基本構造で説明してきたが、図２９〜図３１に示す実施例３の変形例に示すような各構造を単独もしくは複数備えていても構わない。
図２９に示す構成では、図２４の構成に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れてヘテロ半導体領域３に接するように、ドレイン領域２の表面に第一の電界緩和領域８と、ゲート絶縁膜４に接するようにドレイン領域２の表面に第二の電界緩和領域９が形成されている。
このような構成にすることにより、トランジスタの遮断状態においては、第一の電界緩和領域８ならびに第二の電界緩和領域９とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されたドレイン電界が第一の電界緩和領域８ならびに第二の電界緩和領域９によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。なお、この変形例においては、第一の電界緩和領域８ならびに第二の電界緩和領域９が共に形成された場合を一例として示しているが、どちらか一方が形成されていてもよい。
図３０に示す構成では、ゲート絶縁膜４ならびにヘテロ半導体領域３が接するドレイン領域２の表面に、ドレイン領域２より高濃度のＮ＋ 型の導通領域１０が形成されている。このような構成にすることにより、トランジスタの導通状態においては、ヘテロ半導体領域３と導通領域１０とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。
図３１に示す構成では、図２４に示す構成に加えて、ヘテロ半導体領域３とは反対導電型の電界緩和ヘテロ半導体領域１１をドレイン領域２に接するように、ヘテロ半導体領域３中に形成している。
このような構成にすることにより、トランジスタの遮断状態においては、電界緩和ヘテロ半導体領域１１とドレイン領域２との仕事関数差が、ヘテロ半導体領域３とドレイン領域２との仕事関数差より大きくなるので、ドレイン領域２側にドレイン電位に応じた空乏層がより拡がる。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されたドレイン電界が仕事関数差が大きい電界緩和ヘテロ半導体領域１１によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。
以上の説明において、図２４ならびに図２９〜図３１では、ヘテロ半導体領域３をＮ型とし、トランジスタが導通状態においては３重点近傍に蓄積領域が形成される実施例について説明してきたが、３重点近傍に反転領域を形成するような、Ｐ型のチャネル領域を有していてもよく、本発明の効果を得ることができる。
上記実施例１〜３においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、ドレイン電極７とソース電極６とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極７とソース電極６とを基板の同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
さらに、ヘテロ半導体領域３および電界緩和ヘテロ半導体領域１１に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料や、ゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、何れの材料であってもかまわない。
また、ドレイン領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせであってもよい。
本発明の実施例１に係る半導体装置の構成を示す断面図である。 本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。 図１の一部拡大を示す図である。 実施例１に係る半導体装置の電流Ｉ−電圧Ｖ特性を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例１の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２に係る半導体装置の構成を示す断面図である。 図１４の一部拡大を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例２の変形例に係る半導体装置の構成を示す図である。 本発明の実施例３に係る半導体装置の構成を示す断面図である。 図２４の一部拡大を示す図である。 本発明の実施例３の変形例に係る半導体装置の構成を示す図である。 本発明の実施例３の変形例に係る半導体装置の構成を示す図である。 本発明の実施例３の変形例に係る半導体装置の構成を示す図である。 本発明の実施例３の変形例に係る半導体装置の構成を示す図である。 本発明の実施例３の変形例に係る半導体装置の構成を示す図である。 本発明の実施例３の変形例に係る半導体装置の構成を示す図である。
符号の説明
１…基板領域
２…ドレイン領域
３…ヘテロ半導体領域
４…ゲート絶縁膜
５…ゲート電極
６…ソース電極
７…ドレイン電極
８…第一の電界緩和領域
９…第二の電界緩和領域
１０…導通領域
１１…電界緩和ヘテロ半導体領域
１２…マスク材

Claims (6)

  1. 第一導電型の半導体基体と、
    前記半導体基体の一主面に接して前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、
    前記ヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
    前記ヘテロ半導体領域に接続されたソース電極と、
    前記半導体基体に接続されたドレイン電極と
    を有する半導体装置において、
    前記接合端部と前記ゲート電極との距離が最短となるゲート電極最短点から前記ゲート絶縁膜と前記半導体基体との接合面に下ろした垂線が前記接合面と接する接触点と、前記接合端部との距離が、前記半導体基体に接する前記ゲート絶縁膜の厚みよりも小さい
    ことを特徴とする半導体装置。
  2. 前記ゲート絶縁膜と前記ヘテロ半導体領域との接合端部のなす角度が鋭角である
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基体と前記ヘテロ半導体領域との接合面と、前記半導体基体と前記ゲート絶縁膜との接合面とでなす角度は、１８０°以下である
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体基体は炭化珪素からなる
    ことを特徴とする請求項１，２及び３のいずれか１項に記載の半導体装置。
  5. 前記ヘテロ半導体領域は、単結晶シリコン、多結晶シリコンならびにアモルファスシリコンのいずれかで構成されている
    ことを特徴とする請求項１、２，３及び４のいずれか１項に記載の半導体装置。
  6. 第一導電型の半導体基体に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を形成する第１の工程と、
    前記ヘテロ半導体領域に前記ヘテロ半導体領域を選択的に除去するマスク材を形成する第２の工程と、
    前記マスク材をマスクにして、前記ヘテロ半導体領域を選択的に除去する第３の工程と、
    前記半導体基体と前記ヘテロ半導体領域上にゲート絶縁膜を形成する第４の工程と、
    前記ゲート絶縁膜を介して、前記半導体基体と前記ヘテロ半導体領域との接合端部に隣接してゲート電極を形成する第５の工程と、
    前記ヘテロ半導体領域に接続されたソース電極を形成する第６の工程と、
    前記半導体基体に接続されたドレイン電極を形成する第７の工程とを備え、
    前記第３の工程は、前記接合端部と前記ゲート電極との距離が最短となるゲート電極最短点から前記ゲート絶縁膜と前記半導体基体との接合面に下ろした垂線が前記接合面と接する接触点と、前記接合端部との距離が、前記半導体基体に接する前記ゲート絶縁膜の厚みよりも小さく形成する
    ことを特徴とする半導体装置の製造方法。
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